KR20210099943A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20210099943A
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배성원
정동재
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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 복수의 메모리 블록들을 각각 포함하는 수퍼 블록들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 응답하여 상기 수퍼 블록들 중 어느 하나에 포함된 선택된 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 선택된 메모리 블록에 대한 상기 프로그램 동작 중 프로그램 페일이 발생할 경우, 상기 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대해 테스트 리드 동작을 수행하도록 상기 메모리 장치를 제어한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 장치에 포함된 메모리 블록들의 에러 발생 가능성을 억제할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들을 각각 포함하는 수퍼 블록들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 응답하여 상기 수퍼 블록들 중 어느 하나에 포함된 선택된 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 선택된 메모리 블록에 대한 상기 프로그램 동작 중 프로그램 페일이 발생할 경우, 상기 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대해 테스트 리드 동작을 수행하도록 상기 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 응답하여 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 제1 메모리 블록에 대한 상기 프로그램 동작 중 프로그램 페일이 발생할 경우, 상기 제1 메모리 블록과 동일한 수퍼 블록에 포함된 제2 메모리 블록들에 대해 테스트 리드 동작을 수행하고, 상기 테스트 리드 동작 결과에 따라 제2 메모리 블록들에 대한 데이터 이동 동작을 수행하도록 상기 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하는 단계; 상기 선택된 메모리 블록에서 프로그램 페일이 발생한 경우, 상기 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대하여 테스트 리드 동작을 수행하는 단계; 및 상기 나머지 메모리 블록들 중 상기 테스트 리드 동작 결과 리드 페일이 발생한 메모리 블록들에 대해 데이터 이동 동작을 수행하는 단계를 포함한다.
본 기술은 메모리 장치의 수퍼 블록에 포함된 메모리 블록에서 페일이 발생할 경우 수퍼 블록에 포함된 나머지 메모리 블록들에 대하여 테스트 리드 동작을 수행함으로써, 에러 발생 가능성을 억제할 수 있습니다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 6은 수퍼 블록을 설명하기 위한 구성도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 및 컨트롤러(Controller; 1200)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들(GR1~GRn)로 분할될 수 있다. 또한 메모리 시스템(1000)은 복수의 반도체 메모리(100)들에 포함된 복수의 메모리 블록들을 적어도 하나의 메모리 블록을 포함하여 구성되는 복수의 수퍼 블록들로 분할할 수 있다. 상술한 수퍼 블록에 대한 설명은 도 6을 참조하여 후술하도록 한다.
도 1에서, 복수의 그룹들(GR1~GRn)은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹(GR1~GRn)은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHk)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 요청에 응답하여 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 또한 컨트롤러(1200)는 호스트(1400)의 요청에 따라 메모리 장치(1100)에 포함된 수퍼 블록 내의 메모리 블록에 대한 프로그램 동작 또는 리드 동작 시 페일이 발생할 경우, 수퍼 블록에 포함된 다른 메모리 블록에 대해서 테스트 리드 동작을 수행하도록 제어할 수 있다. 컨트롤러(1200)는 테스트 리드 동작 결과 리드 페일이 검출된 메모리 블록에 대하여 잠재적으로 에러가 발생할 수 있는 것으로 판단하여 해당 메모리 블록에 대하여 저장된 유효 데이터를 다른 메모리 블록으로 이동시켜 저장하는 데이터 이동 동작을 수행하도록 제어할 수 있다.
상술한 메모리 시스템(1000)은 버퍼 메모리(Buffer memory)가 추가적으로 구비되어 설계될 수 있다
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 커맨드를 통해 요청할 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어부(1210), 프로세서부(1220), 메모리 버퍼부(1230), 에러 정정부(1240), 플래쉬 제어부(1250), 및 버스(1310)를 포함할 수 있다.
버스(1310)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어부(1210)는 도 1의 호스트(1400)와 메모리 버퍼부(1230) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(1210)는 호스트(1400)로부터 입력된 데이터를 메모리 버퍼부(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(1210)는 메모리 버퍼부(1230)에 버퍼링(buffering)된 데이터를 호스트(1400)로 출력하는 동작을 제어할 수 있다. 호스트 제어부(1210)는 호스트 인터페이스를 포함하여 구성될 수 있다.
프로세서부(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1220)는 호스트 제어부(1210)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 제어부(1250)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 프로세서부(1220)는 도 1의 호스트(1400)로부터 수신되는 복수의 호스트 커맨드들을 우선 순위에 따라 재정렬하여 플래쉬 제어부(1250)을 제어하기 위한 커맨드 큐를 생성할 수 있다. 또한 프로세서부(1220)는 메모리 버퍼부(1230)를 제어할 수 있다. 프로세서부(1220)는 메모리 버퍼부(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템의 동작을 제어할 수 있다.
프로세서부(1220)는 플래쉬 변환 계층(FTL: Flash Translation Layer, 1221) 및 수퍼 블록 관리부(1222)를 포함하여 구성될 수 있다.
플래쉬 변환 계층(FTL; 1221)은 펌웨어(firmware)를 구동시킨다. 펌웨어는 버퍼 메모리(1230) 또는 프로세서부(1220)와 직접적으로 연결되는 추가적인 메모리(미도시) 또는 프로세서부(1220) 내의 저장 공간에 저장될 수 있다. 또한 플래쉬 변환 계층(FTL; 1221)은 라이트 동작 시 호스트(1400)로부터 입력된 어드레스(예를 들어 논리 어드레스(logical address))에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래쉬 변환 계층(FTL; 1221)은 리드 동작 시 호스트(1400)로부터 입력된 논리 어드레스에 맵핑된 물리 어드레스를 확인한다.
또한 플래쉬 변환 계층(FTL; 1221)은 호스트(1400)로부터 수신되는 호스트 커맨드에 응답하여 플래쉬 제어부(1250)을 제어하기 위한 커맨드 큐를 생성할 수 있다.
플래쉬 변환 계층(FTL; 1221)은 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 제1 메모리 블록에 대한 프로그램 동작 또는 리드 동작 시 페일이 발생한 경우, 페일이 발생한 제1 메모리 블록과 동일한 수퍼 블록에 포함된 제2 메모리 블록들에 대해 테스트 리드 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 또한 제2 메모리 블록들 중 테스트 리드 동작 결과 리드 페일이 발생한 제3 메모리 블록들에 대해서 데이터 이동 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 테스트 리드 동작은 제2 메모리 블록들의 모든 페이지에 대하여 수행하거나, 제2 메모리 블록들의 페이지들 중 페일이 발생한 제1 메모리 블록의 페이지와 동일한 페이지에 대하여 수행할 수 있다. 예를 들어 제1 메모리 블록의 제n 페이지에서 프로그램 동작 페일 또는 리드 동작 페일이 발생한 경우, 제2 메모리 블록들의 제n 페이지에 대하여 테스트 리드 동작을 수행할 수 있다.
수퍼 블록 관리부(1222)는 도 1의 메모리 장치(1100)에 포함되는 복수의 반도체 메모리(100)들의 메모리 블록들을 적어도 하나의 메모리 블록을 포함하여 구성되는 복수의 수퍼 블록들로 분할하여 관리할 수 있다. 수퍼 블록 관리부(1222)는 하나의 수퍼 블록 내에 포함된 메모리 블록에 대해 데이터 이동 동작을 수행할 경우, 이동되는 데이터가 저장되는 새로운 메모리 블록을 수퍼 블록에 포함시켜 관리할 수 있다.
메모리 버퍼부(1230)는 프로세서부(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1230)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 생성된 커맨드 큐를 저장할 수 있다.
에러 정정부(1240)는 에러 정정을 수행할 수 있다. 에러 정정부(1240)는 플래쉬 제어부(1250)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 제어부(1250)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(1240)는 메모리 장치(1100)로부터 플래쉬 제어부(1250)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1240)는 플래쉬 제어부(1250)의 구성 요소로서 플래쉬 제어부(1250)에 포함될 수 있다. 또한 에러 정정부(1240)는 테스트 리드 동작 시 리드된 데이터들에 기초하여 테스트 리드 동작 결과를 판단할 수 있다. 예를 들어 에러 정정부(1240)는 리드된 데이터에 포함된 에러 비트 수가 에러 비트 최대 허용수보다 클 경우 테스트 리드 동작 결과를 페일로 판단하고, 에러 비트 수가 에러 비트 최대 허용수와 같거나 작을 경우 테스트 리드 동작 결과를 패스로 판단한다.
플래쉬 제어부(1250)는 프로세서부(1220)에서 생성된 커맨드 큐에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 플래쉬 제어부(1250)는 데이터 쓰기 동작 시 메모리 버퍼부(1230)에 버퍼링(buffering)된 데이터를 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(1250)는 읽기 동작시 커맨드 큐에 응답하여 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 플래쉬 제어부(1250)는 플래쉬 인터페이스를 포함하여 구성될 수 있다.
또한 플래쉬 제어부(1250)는 프로세스부(1220)의 제어에 따라 선택된 메모리 블록들에 대한 테스트 리드 동작을 수행하도록 메모리 장치(1100)를 제어하고, 테스트 리드 동작 시 메모리 장치(1100)로부터 수신되는 리드 데이터를 에러 정정부(1240)로 전송할 수 있다.
또한 플래쉬 제어부(1250)는 프로세스부(1220)의 제어에 따라 선택된 메모리 블록들에 대한 데이터 이동 동작을 수행하도록 메모리 장치(1100)를 제어하고, 데이터 이동 동작 시 선택된 메모리 블록들로부터 수신되는 리드 데이터를 메모리 버퍼부(1230)에 저장한 후, 메모리 버퍼부(1230)에 저장된 데이터를 소거 상태의 새로운 메모리 블록으로 전송할 수 있다.
도 3은 도 1의 반도체 메모리(100)를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리(100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 반도체 메모리(100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 반도체 메모리(100)는 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 11)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 11)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 11)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 11)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압, 및 선택 트랜지스터 동작 전압을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 디코더 제어 신호들(AD_signals1, AD_signals2)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(11)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 동작 전압들(예를 들어 프로그램 전압, 검증 전압, 패스 전압 등)을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가할 수 있다.
로우 디코더(220)는 프로그램 전압 인가 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 리드 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(10)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(11)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(11)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(11)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(11)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 6은 수퍼 블록을 설명하기 위한 구성도이다.
도 6을 참조하면, 복수의 반도체 메모리들(100_1 내지 100_x) 각각은 복수의 메모리 블록들(MB1 내지 MBk)을 포함하여 구성된다. 복수의 수퍼 블록들(SB1 내지 SB3)은 복수의 반도체 메모리들(100_1 내지 100_x) 각각에 포함된 복수의 메모리 블록들(MB1 내지 MBk) 중 적어도 하나 이상의 메모리 블록을 포함하여 구성된다. 예를 들어 제1 수퍼 블록(SB1)의 경우 제1 반도체 메모리(100_1)의 제1 메모리 블록(MB1) 및 제2 반도체 메모리(100_2)의 제1 메모리 블록(MB1)을 포함하여 구성된다. 또한 제2 수퍼 블록(SB2)의 경우 제1 반도체 메모리(100_1)의 제2 메모리 블록(MB2)을 포함하여 구성된다.
수퍼 블록들에 포함되지 않는 메모리 블록들 중 소거 상태인 프리 블록들은 새로운 수퍼 블록 구성 시 포함되도록 구성되거나, 기존의 수퍼 블록에 추가적인 프리 블록이 필요할 경우 새롭게 추가되어 할당될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 메모리 장치(1100)의 수퍼 블록들 중 수퍼 블록(SB3)에 포함된 메모리 블록들 중 하나의 메모리 블록(100_1의 MB3)에 대한 프로그램 동작을 수행하는 것을 일예로 설명한다.
호스트(1400)로부터 쓰기 동작에 대응하는 호스트 커맨드 및 프로그램할 데이터가 수신되면, 컨트롤러(1200)는 메모리 장치(1100)에 포함된 다수의 메모리 블록들 중 선택된 메모리 블록의 쓰기 동작을 수행하도록 메모리 장치(1100)를 제어한다. 예를 들어 컨트롤러(1200)는 호스트 커맨드를 큐잉하여 커맨드 큐를 생성하고, 커맨드 큐에 따라 커맨드(CMD)를 생성하여 선택된 메모리 블록(100_1의 MB3)이 포함된 반도체 메모리(100_1)로 전송한다. 이때 프로그램할 데이터(DATA)도 함께 전송할 수 있다. 반도체 메모리(100_1)은 수신되는 커맨드(CMD)에 따라 선택된 메모리 블록(MB3)에 대한 프로그램 동작을 페이지 단위로 수행한다(S710).
상술한 페이지 단위의 프로그램 동작 시 선택된 페이지에 대한 프로그램 동작에서 페일이 발생하였는지를 판단한다(S720). 예를 들어 선택된 페이지에 대한 ISPP(incremental step pulse programming) 방식의 프로그램 동작 시 설정된 프로그램 펄스를 모두 인가하여도 선택된 페이지의 프로그램 동작이 완료되지 않을 경우 이를 프로그램 페일이 발생한 것으로 판단할 수 있다.
상술한 판단 단계(S720)에서 선택된 메모리 블록(100_1의 MB3)에 포함된 페이지들에서 프로그램 페일이 발생하지 않았을 경우(아니오), 프로그램 동작을 종료할 수 있다.
상술한 판단 단계(S720)에서 선택된 메모리 블록(100_1의 MB3)의 선택된 페이지에 대한 프로그램 동작에서 페일이 발생할 경우(예), 선택된 메모리 블록(100_1의 MB3)을 배드 블록으로 판단하고, 소거 상태의 다른 메모리 블록을 선택하여 프로그램 동작을 재수행한다. 새롭게 선택된 소거 상태의 다른 메모리 블록은 컨트롤러(1200)의 수퍼 블록 관리부(1222)에 의해 수퍼 블록(SB3)에 포함되도록 관리될 수 있다.
컨트롤러(1200)의 플래쉬 변환 계층(FTL; 1221)은 프로그램 페일이 발생한 메모리 블록(100_1의 MB3)이 포함된 수퍼 블록(SB3)에 포함된 나머지 메모리 블록들(예를 들어 100_2의 MB2 및 MB3, 100_x의 MB1)에 대해 테스트 리드 동작을 수행하도록 메모리 장치(1100)를 제어한다. 메모리 장치(1100)는 컨트롤러(1200)의 제어에 따라 수퍼 블록(SB3)에 포함된 나머지 메모리 블록들(예를 들어 100_2의 MB2 및 MB3, 100_x의 MB1)에 대해 테스트 리드 동작을 수행한다(S730). 테스트 리드 동작은 나머지 메모리 블록들(예를 들어 100_2의 MB2 및 MB3, 100_x의 MB1)의 모든 페이지에 대하여 수행하거나, 프로그램 페일이 발생한 메모리 블록(100_1의 MB3)의 페이지와 동일 페이지에 대하여 수행할 수 있다.
테스트 리드 동작 시 리드된 데이터는 컨트롤러(1200)의 에러 정정부(1240)로 전송되어 테스트 리드 동작 결과를 판단한다(S740). 예를 들어 에러 정정부(1240)는 테스트 리드 동작 시 리드된 데이터들에 기초하여 테스트 리드 동작 결과를 판단할 수 있다. 예를 들어 에러 정정부(1240)는 리드된 데이터에 포함된 에러 비트 수가 에러 비트 최대 허용수보다 클 경우 테스트 리드 동작 결과를 페일로 판단하고, 에러 비트 수가 에러 비트 최대 허용수와 같거나 작을 경우 테스트 리드 동작 결과를 패스로 판단한다.
상술한 판단 결과(S740), 나머지 메모리 블록들(예를 들어 100_2의 MB2 및 MB3, 100_x의 MB1)에서 리드 페일이 발생하지 않은 것으로 판단될 경우(아니오), 프로그램 동작을 종료한다.
상술한 판단 결과(S740), 나머지 메모리 블록들(예를 들어 100_2의 MB2 및 MB3, 100_x의 MB1) 중 적어도 어느 하나에서 리드 페일이 발생할 경우(예), 컨트롤러(1200)의 플래쉬 변환 계층(FTL; 1221)은 테스트 리드 페일이 발생한 메모리 블록에 대해 데이터 이동 동작을 수행하도록 메모리 장치(1100)를 제어한다(S750). 메모리 장치(1100)는 데이터 이동 동작 시 테스트 리드 페일이 발생한 메모리 블록에 저장된 유효 데이터를 리드하여 컨트롤러(1200)로 전송하고, 컨트롤러(1200)는 수신된 데이터를 메모리 버퍼부(1230)에 임시 저장한 후 데이터를 새롭게 저장할 새로운 메모리 블록을 선정하고, 선정된 메모리 블록을 포함하는 반도체 메모리에 프로그램할 데이터를 전송한다. 선정된 메모리 블록을 포함하는 반도체 메모리는 프로그램할 데이터를 전송받아 선정된 메모리 블록에 프로그램한다. 컨트롤러(1200)의 수퍼 블록 관리부(1222)는 선정된 메모리 블록을 수퍼 블록(SB3)에 포함되도록 관리할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 선택된 메모리 블록의 프로그램 동작 시 페일이 발생할 경우, 선택된 메모리 블록과 동일 수퍼 블록에 포함된 나머지 메모리 블록들에 대해 테스트 리드 동작을 수행하여 잠재적 에러가 발생할 수 있는 메모리 블록들을 검출하고, 검출된 메모리 블록들에 저장된 유효 데이터를 다른 메모리 블록들에 이동시켜 저장할 수 있다. 이로 인하여 잠재적 에러가 발생할 수 있는 메모리 블록들을 사전에 검출할 수 있다.
상술한 본원 발명의 실시 예에서는 선택된 메모리 블록의 프로그램 동작을 일예로 설명하였으나, 선택된 메모리 블록의 리드 동작시에도 동일한 방식으로 적용할 수 있다. 예를 들어 선택된 메모리 블록의 리드 동작 시 리드 페일이 발생할 경우, 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대해 테스트 리드 동작을 수행하여 잠재적 에러가 발생할 수 잇는 메모리 블록들을 검출하고, 검출된 메모리 블록들에 저장된 유효 데이터를 다른 메모리 블록들에 이동시켜 저장할 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서부(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
메모리 장치(1100)는 도 6과 같이 적어도 하나 이상의 수퍼 블록으로 구성될 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서부(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서부(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서부(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서부(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서부(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서부(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서부(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서부(3100)의 일부로서 구현될 수 있고 또한 프로세서부(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 도 6과 같이 적어도 하나 이상의 수퍼 블록으로 구성될 수 있다.
프로세서부(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서부(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서부(4100)의 일부로서 구현되거나, 프로세서부(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서부(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서부(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서부(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
메모리 장치(1100)는 도 6과 같이 적어도 하나 이상의 수퍼 블록으로 구성될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서부(5100)의 일부로서 구현되거나 프로세서부(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
메모리 장치(1100)는 도 6과 같이 적어도 하나 이상의 수퍼 블록으로 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서부(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 100: 반도체 메모리
10 : 메모리 셀 어레이 200: 주변 회로들
300: 제어 로직
SB1 내지 SB3 : 제1 내지 제3 수퍼 블록

Claims (20)

  1. 복수의 메모리 블록들을 각각 포함하는 수퍼 블록들을 포함하는 메모리 장치; 및
    호스트로부터의 요청에 응답하여 상기 수퍼 블록들 중 어느 하나에 포함된 선택된 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 선택된 메모리 블록에 대한 상기 프로그램 동작 중 프로그램 페일이 발생할 경우, 상기 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대해 테스트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 상기 선택된 메모리 블록에서 상기 프로그램 페일이 발생할 경우, 상기 복수의 메모리 블록들 중 소거 상태의 새로운 메모리 블록을 선택하여 상기 프로그램 동작을 수행하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 장치는 상기 테스트 리드 동작 시 상기 나머지 메모리 블록들 각각의 페이지들 중 상기 선택된 메모리 블록의 상기 프로그램 페일이 발생한 페이지와 동일한 페이지에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 장치는 상기 테스트 리드 동작 시 상기 나머지 메모리 블록들 각각의 페이지들 전체에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 테스트 리드 동작 결과 페일이 발생한 메모리 블록에 대하여 데이터 이동 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 데이터 이동 동작은 상기 페일이 발생한 상기 메모리 블록에 저장된 유효 데이터를 리드하여 상기 복수의 메모리 블록들 중 소거 상태의 새로운 메모리 블록에 저장하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 컨트롤러는 상기 새로운 메모리 블록을 상기 페일이 발생한 메모리 블록이 포함된 상기 수퍼 블록에 포함되도록 관리하는 메모리 시스템.
  8. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    호스트로부터의 요청에 응답하여 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 제1 메모리 블록에 대한 상기 프로그램 동작 중 프로그램 페일이 발생할 경우, 상기 제1 메모리 블록과 동일한 수퍼 블록에 포함된 제2 메모리 블록들에 대해 테스트 리드 동작을 수행하고, 상기 테스트 리드 동작 결과에 따라 제2 메모리 블록들에 대한 데이터 이동 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 컨트롤러는 상기 수퍼 블록을 관리하고, 상기 테스트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서부; 및
    상기 테스트 리드 동작 결과를 판단하기 위한 에러 정정부를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 프로세서부는 상기 제2 메모리 블록들 중 상기 테스트 리드 동작 결과 페일이 발생한 제3 메모리 블록들에 대하여 상기 데이터 이동 동작을 수행하도록 상기 메모리 장치를 제어하며,
    상기 데이터 이동 동작은 상기 제3 메모리 블록들에 저장된 유효 데이터를 상기 복수의 메모리 블록들 중 소거 상태의 제4 메모리 블록들에 이동시켜 저장하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 프로세서부는 상기 데이터 이동 동작이 완료된 상기 제4 메모리 블록들을 상기 제1 메모리 블록, 상기 제2 메모리 블록들과 동일한 상기 수퍼 블록에 포함되도록 관리하는 메모리 시스템.
  12. 제 8 항에 있어서,
    상기 메모리 장치는 상기 테스트 리드 동작 시 상기 제2 메모리 블록들 각각의 페이지들 중 상기 제1 메모리 블록의 상기 프로그램 페일이 발생한 페이지와 동일한 페이지에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템.
  13. 제 8 항에 있어서,
    상기 메모리 장치는 상기 테스트 리드 동작 시 상기 제2 메모리 블록들 각각의 페이지들 전체에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템.
  14. 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하는 단계;
    상기 선택된 메모리 블록에서 프로그램 페일이 발생한 경우, 상기 선택된 메모리 블록과 동일한 수퍼 블록에 포함된 나머지 메모리 블록들에 대하여 테스트 리드 동작을 수행하는 단계; 및
    상기 나머지 메모리 블록들 중 상기 테스트 리드 동작 결과 리드 페일이 발생한 메모리 블록들에 대해 데이터 이동 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  15. 제 14 항에 있어서,
    상기 선택된 메모리 블록에서 상기 프로그램 페일이 발생한 경우, 상기 선택된 메모리 블록을 배드 블록으로 판단하고, 상기 복수의 메모리 블록들 중 소거 상태의 새로운 메모리 블록을 선택하여 상기 프로그램 동작을 재수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  16. 제 14 항에 있어서,
    상기 테스트 리드 동작 시 상기 나머지 메모리 블록들 각각의 페이지들 중 상기 선택된 메모리 블록의 상기 프로그램 페일이 발생한 페이지와 동일한 페이지에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  17. 제 14 항에 있어서,
    상기 테스트 리드 동작 시 상기 나머지 메모리 블록들 각각의 페이지들 전체에 대하여 상기 테스트 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  18. 제 14 항에 있어서,
    상기 데이터 이동 동작은 상기 리드 페일이 발생한 메모리 블록들에 저장된 유효 데이터를 리드하여 상기 복수의 메모리 블록들 중 소거 상태의 새로운 메모리 블록들에 저장하는 메모리 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 소거 상태의 새로운 메모리 블록들은 상기 수퍼 블록에 포함되도록 관리하는 메모리 시스템의 동작 방법.
  20. 제 14 항에 있어서,
    상기 복수의 메모리 블록들은 복수의 수퍼 블록들로 그룹핑되어 관리되는 메모리 시스템의 동작 방법.
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