CN111755055A - 控制器、包括控制器的存储器系统及其操作方法 - Google Patents

控制器、包括控制器的存储器系统及其操作方法 Download PDF

Info

Publication number
CN111755055A
CN111755055A CN201911016947.0A CN201911016947A CN111755055A CN 111755055 A CN111755055 A CN 111755055A CN 201911016947 A CN201911016947 A CN 201911016947A CN 111755055 A CN111755055 A CN 111755055A
Authority
CN
China
Prior art keywords
read
memory
voltage
memory device
read voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201911016947.0A
Other languages
English (en)
Inventor
赵赞赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111755055A publication Critical patent/CN111755055A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator

Abstract

本申请可以提供一种控制器、包括该控制器的存储器系统以及操作该存储器系统的方法。该控制器可以包括：处理器，被配置为响应于从主机接收的读取命令而控制存储器装置的读取操作；以及错误校正电路，被配置为在读取操作期间对从存储器装置接收的读取数据执行错误校正操作。该处理器可以在读取操作期间确定存储器装置的劣化特性，并控制该存储器装置选择并对已执行读取操作的存储器单元执行重新编程操作和回收操作中的任何一个。

Description

控制器、包括控制器的存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2019年3月26日提交的申请号为10-2019-0034676的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，并且特别地，涉及一种控制器、包括该控制器的存储器系统以及操作该存储器系统的方法。
背景技术
近来，计算机环境范例已经转变为普适计算，以便能够随时随地使用计算机系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。通常，便携式电子装置使用采用存储器装置的存储器系统来存储数据，即用作数据存储装置。存储器装置可以被用作便携式电子装置的主存储器装置或辅助存储器装置。
因为不存在机械驱动部件，所以使用存储器装置的存储器系统提供的优点在于，稳定性和耐久性优异，信息访问速度提高，并且功耗降低。具有这些优点的存储器系统的示例可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置可以分类为易失性存储器装置和非易失性存储器装置。
尽管非易失性存储器装置具有相对较低的读取和写入速度，但是非易失性存储器装置即使在电源中断的情况下也可以保持存储在其中的数据。因此，无论非易失性存储器装置是否连接到电源都需要存储需要保持数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例可以包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器分为NOR型存储器和NAND型存储器。
发明内容
本公开的各个实施例涉及一种控制器，该控制器能够在读取操作期间确定存储器单元的阈值电压分布特性并执行保持特性改善操作。本公开的各个实施例还涉及一种包括控制器的存储器系统以及操作该存储器系统的方法。
本公开的实施例可以提供一种控制器，包括：处理器，被配置为响应于从主机接收的读取命令而控制存储器装置的读取操作；以及错误校正电路，被配置为在读取操作期间对从存储器装置接收的读取数据执行错误校正操作。处理器可以在读取操作期间确定存储器装置的劣化特性，并控制存储器装置选择并且对已经执行读取操作的存储器单元执行重新编程操作和回收操作中的任何一种。
本公开的另一个实施例可以提供一种存储器系统，该存储器系统包括：存储器装置，包括多个经编程数据的存储器单元；以及控制器，被配置为响应于从主机接收的读取命令来控制存储器装置对多个存储器单元执行读取操作。当在读取操作期间发生失败时，控制器可以确定多个存储器单元的劣化特性，并且控制存储器装置对多个存储器单元执行重新编程操作或回收操作。
本公开的又一实施例可以提供一种操作存储器系统的方法，该方法包括：使用参考读取电压和读取重试电压对包括在存储器装置中的存储器单元执行第一读取操作；当第一读取操作的结果指示已发生失败时，使用最佳读取电压对存储器单元执行第二读取操作；通过将参考读取电压和最佳读取电压进行比较来确定存储器单元的劣化特性；基于所确定的劣化特性，选择并对存储器单元执行重新编程操作和回收操作中的任何一种。
本公开的又一实施例可以提供一种操作存储器系统的方法，该方法包括：控制存储器装置利用参考读取电压对存储器区域执行第一读取操作；当由于从存储器区域读取的数据的错误导致第一读取操作失败时，控制存储器装置利用最佳读取电压对存储器区域执行第二读取操作；并且当第一编程状态的参考读取电压与最佳读取电压之间的差异大于第二编程状态的参考读取电压与最佳读取电压之间的差异时，控制该存储器装置对存储器区域执行重新编程操作，其中第一编程状态是比第二编程状态更高的有效编程状态。
通过结合以下附图对特定实施例的以下详细描述，本发明所属领域的普通技术人员将更好地理解本发明的这些和其它优点和特征。
附图说明
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出根据本公开的实施例的图1的控制器的配置的框图。
图3是示出根据本公开的实施例的图2的控制器的保持特性改善块的框图。
图4是描述根据本公开的实施例的图1的存储器系统的半导体存储器的示图。
图5是示出根据本公开的实施例的图4的半导体存储器的存储块的示图。
图6是示出根据本公开的实施例的具有三维结构的图4的半导体存储器的存储块的示图。
图7是示出根据本公开的实施例的具有三维结构的图4的半导体存储器的存储块的示图。
图8是根据本公开的实施例的存储器系统的操作的流程图。
图9是描述根据本公开的实施例的在读取操作期间的参考读取电压和eBoost读取电压的阈值电压分布图。
图10是示出根据本公开的另一实施例的存储器系统的示图。
图11-13是示出根据本公开的实施例的各种存储器系统的框图。
具体实施方式
注意的是，在本说明书或申请中引入的本公开的实施例中的具体结构或功能性描述仅用于描述本公开的实施例。而且，该描述不应被解释为限于本说明书或申请中所描述的实施例。
现在将通过参考附图并基于特定实施例详细描述本公开。然而，本公开可以以许多不同的形式来实施，并且不应被解释为仅限于本文阐述的实施例，而是应被解释为涵盖落入本发明公开的发明构思和技术范围内的修改、等同方案或替代方案。
将进一步理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
将理解的是，当元件被称为“连接”或“联接”到另一个元件时，它可以直接联接或连接到另一个元件，或者在它们之间可以存在中间元件。相反，应理解的是，当元件被称为“直接联接”或“直接连接”到另一个元件时，则不存在中间元件。应以相同的方式来解释描述元件之间关系的其它表述，诸如“在……之间”、“直接在...之间”、“与...相邻”或“与...直接相邻”。
本文所使用的术语仅出于描述特定实施例的目的，而不旨在限制。在本公开中，单数形式也旨在包括复数形式，除非上下文另外明确说明。将进一步被理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所陈述的特征、整数、步骤、操作、元件、组件和/或其组合的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或增加。
除非另有定义，否则本文中使用的包括技术术语和科学术语的所有术语具有与本公开所属领域的普通技术人员鉴于本公开通常理解的相同含义。将进一步理解的是，本文所使用的术语应被解释为具有与其在本说明书和相关技术的背景下的含义一致的含义，并且不应以理想化或过于形式化的意义来解释，除非本文明确地如此定义。
将省略对于本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在省略不必要的描述，以便使本公开的主题清楚。
现在将在下文中参考附图更充分地描述本公开的各种实施例，在附图中示出了本公开的优选实施例，使得本领域的普通技术人员可以在不进行过多的实验的情况下实现本发明的技术思想。
图1是示出根据本公开的实施例的存储器系统1000的框图。
参照图1，存储器系统1000可以包括存储器装置1100、控制器1200和主机1300。存储器装置1100可以包括多个半导体存储器100。多个半导体存储器100可以分为多个组GRP1-GRPn。尽管在本实施例中，主机1300已被图示和描述为被包括在存储器系统1000中，但是存储器系统1000可以仅包括控制器1200和存储器装置1100，并且主机1300可以被设置在存储器系统1000的外部。
在图1中，示出了存储器装置1100的多个组分别通过第一至第n通道CH1至CHn与控制器1200通信。下文将参考图4描述每个半导体存储器100。
半导体存储器100的多个组中的每一个可以通过一个公共通道与控制器1200通信。控制器1200可以通过多个通道CH1至CHn来控制存储器装置1100的多个半导体存储器100。
控制器1200可以联接在主机1300与存储器装置1100之间。在操作中，控制器1200可以响应于从主机1300接收的请求来访问存储器装置1100。例如，控制器1200可以响应于从主机1300接收的主机命令Host_CMD来控制存储器装置1100的读取操作、写入操作、擦除操作或后台操作。在写入操作期间，主机1300可以与主机命令Host_CMD一起传送数据和地址。在读取操作期间，主机1300可以与主机命令Host_CMD一起传送地址。控制器1200可以提供存储器装置1100和主机1300之间的接口。控制器1200可以运行用于控制存储器装置1100的固件。
控制器1200可以响应于从主机1300接收的并且对应于读取操作的主机命令Host_CMD，来控制存储器装置1100的读取操作。基于读取操作的结果，控制器1200可以确定已对其执行读取操作的存储器单元的劣化特性。基于确定的结果，控制器1200可以执行重新编程算法或回收算法以改善存储器单元的保持特性。例如，在读取操作期间，在存储器单元的多个编程状态中，如果具有相对较高的阈值电压值的一些编程状态的阈值电压分布比其它编程状态的阈值电压分布劣化得更多，则控制器1200可以确定存储器单元的保持特性由于低温数据保持(LTDR)而劣化，并执行重新编程算法以改善存储器单元的保持特性。此外，在读取操作期间，如果存储器单元的多个编程状态均匀地劣化，则控制器1200可确定存储器单元的保持特性由于低温数据保持(LTDR)以外的其它原因而劣化，并执行回收算法以改善存储器单元的保持特性。
主机1300可以包括便携式电子装置，诸如计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、照相机、摄像机或移动电话。主机1300可以使用主机命令Host_CMD来请求对存储器系统1000的写入操作、读取操作、擦除操作等。为了执行存储器装置1100的写入操作，主机1300可以将对应于写入命令的主机命令Host_CMD、数据和地址传送到控制器1200。为了执行读取操作，主机1300可以将对应于读取命令的主机命令Host_CMD和地址传送到控制器1200。例如，地址可以是逻辑地址。
控制器1200和存储器装置1100可以集成到单个半导体装置中。在实施例中，控制器1200和存储器装置1100可以集成到单个半导体装置中以形成存储卡。例如，控制器1200和存储器装置1100可以集成到单个半导体装置中，并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)的存储卡。
控制器1200和存储器装置1100可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器100中的存储装置。
在实施例中，可以将存储器系统1000设置为诸如下列的电子装置的各个元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等。
在实施例，存储器装置1100或存储器系统1000可以被嵌入到各种类型的封装中。例如，存储器装置1100或存储器系统1000可以以诸如下列的封装类型被封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图2是示出根据本公开的实施例的图1的控制器1200的配置的图。
参照图2，控制器1200可包括主机控制电路1210、处理器1220、缓冲存储器1230、错误校正电路1240、闪存控制电路1250和总线1260。
总线1260可以提供控制器1200的组件之间的通道。
主机控制电路1210可以控制图1的主机1300与缓冲存储器1230之间的数据传输。例如，主机控制电路1210可以控制将从主机1300输入的数据缓冲到缓冲存储器1230的操作。在实施例中，主机控制电路1210可以控制将已经缓冲在缓冲存储器1230中的数据输出到主机1300的操作。
主机控制电路1210可以包括主机接口。
处理器1220可以控制控制器1200的全部操作并执行逻辑操作。处理器1220可以通过主机控制电路1210与图1的主机1300通信，并且可以通过闪存控制电路1250与图1的存储器装置1100通信。处理器1220可以通过将缓冲存储器1230用作操作存储器、高速缓存存储器或缓冲器来控制存储器系统1000的操作。处理器1220可以基于优先级重新排列从主机1300接收的多个主机命令并生成命令队列，并且可以基于命令队列来控制闪存控制电路1250。此外，基于对在读取操作期间读取的数据的错误校正操作的结果，处理器1220可以控制存储器装置1100和错误校正电路1240执行读取重试操作、eBoost操作或软解码操作。另外，在读取操作期间，处理器1220可以确定已对其执行读取操作的存储器单元的劣化特性，并且基于所确定的劣化特性，控制存储器装置1100选择性地执行重新编程操作和回收操作中的任何一个来改善存储器单元的保持特性。
处理器1220可以包括闪存转换层(在下文中称为“FTL”)1221和保持特性改善块1222。
FTL 1221可以存储在缓冲存储器1230、直接联接到处理器1220的附加存储器(未示出)或限定在处理器1220中的存储空间中。在读取操作期间，FTL 1221可检查映射到从主机1300输入的逻辑地址的物理地址。
在读取操作期间，FTL 1221可以响应于从主机1300接收的主机命令而生成用于控制闪存控制电路1250的命令队列。此外，在读取操作期间，如果作为对读取操作期间从存储器装置1100读取的数据的错误校正操作的结果发生失败，则FTL 1221可以控制存储器装置1100和错误校正电路1240执行读取重试操作、eBoost操作或软解码操作。
在因为读取操作期间发生失败而执行eBoost操作或软解码操作的情况下，保持特性改善块1222可以控制存储器装置1100在eBoost或解码操作期间检查存储器单元的劣化特性，并执行重新编程操作或回收操作。重新编程操作可以在读取操作期间对所选择存储块执行编程操作，并且将已经减小到正常范围以下的存储器单元的阈值电压分布升高到正常范围，以改善存储器单元的保持特性。回收操作可以读取在读取操作期间被编程在所选择存储块中的数据，并且将读取的数据编程到另一存储块，即具有擦除状态的存储块，以便改善存储块的保持特性。
缓冲存储器1230可以用作处理器1220的操作存储器、高速缓存存储器或缓冲器。缓冲存储器1230可以存储待由处理器1220运行的代码和命令。缓冲存储器1230可以存储由处理器1220处理的数据。
缓冲存储器1230可以包括写入缓冲器1231和读取缓冲器1232。写入缓冲器1231可以在写入操作期间临时存储从主机1300接收的数据，然后当与写入操作相对应的内部命令被传送到存储器装置1100时，将临时存储的数据传送到存储器装置1100。在读取操作期间，读取缓冲器1232可以临时存储从存储器装置1100接收的数据，并且然后将临时存储的数据传送到主机1300。
缓冲存储器1230可以包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正电路1240可以执行错误校正操作。错误校正电路1240可以基于待通过闪存控制电路1250被写入图1的存储器装置1100的数据来执行ECC(错误校正码)编码操作。经ECC编码的数据可以通过闪存控制电路1250被传送到存储器装置1100。错误校正电路1240可以对通过闪存控制电路1250从存储器装置1100接收的数据执行ECC解码操作。经错误校正的数据可以被传送到缓冲存储器1230的读取缓冲器1232。此外，如果错误校正操作已失败，则错误校正电路1240可以向处理器1220传送指示失败的信号。经错误校正的数据可以被传送至缓冲存储器1230的读取缓冲器1232。
注意的是，尽管在图2中将错误校正电路1240和闪存控制电路1250示出为独立的电路，但是在另一实施例中，错误校正电路1240可以作为闪存控制电路1250的组件被包括在闪存控制电路1250中。
闪存控制电路1250可以响应于处理器1220生成的命令队列而生成并输出用于控制存储器装置1100的内部命令。在写入操作期间，闪存控制电路1250可以控制将缓冲在缓冲存储器1230的写入缓冲器1232中的数据传送和写入到存储器装置1100的操作。在实施例中，在读取操作期间，响应于命令队列，闪存控制电路1250可以控制将从存储器装置1100读取的数据缓冲在缓冲存储器1230的读取缓冲器1232中的操作。
闪存控制电路1250可以包括用于与存储器装置1100接口连接的闪存接口。
图3是示出根据本公开的实施例的图2的保持特性改善块1222的配置的框图。
参照图3，保持特性改善块1222可包括读取电压比较块1222A、LTDR确定块1222B、算法选择块1222C、重新编程控制块1222D和回收控制块1222E。
读取电压比较块1222A可以将在eBoost操作或软解码操作期间设置的最佳读取电压与用于识别或检测多个编程状态的参考读取电压进行比较。在实施例中，参考读取电压可以是用于识别或检测各个理想编程状态的读取电压。例如，参考读取电压可以是存储器装置的初始设置读取电压。最佳读取电压可以是在eBoost操作或软解码操作期间不产生错误位或仅产生最少错误位的读取操作的读取电压。
读取电压比较块1222A可以通过将各个编程状态的参考读取电压和最佳读取电压进行比较来检测与各个编程状态相对应的读取电压差值。
基于由读取电压比较块1222A检测到的与各个编程状态相对应的读取电压差值，LTDR确定块1222B可以确定在已执行读取操作的存储器装置的存储器单元上是否已发生由于LTDR引起的劣化现象。由LTDR引起的劣化现象是指存储器单元的阈值电压分布由于在室温下的存储器单元之间的电荷共享现象而降低的现象。特别地，在具有高阈值电压分布的编程状态中劣化现象可以被加剧。因此，当在多个编程状态之中具有相对较高阈值电压的至少一个或多个最高有效编程状态的读取电压差值大于其它编程状态的读取电压差值时，LTDR确定块1222B可以确定在已执行读取操作的存储器单元上已发生由于LTDR引起的劣化现象。
基于通过LTDR确定块1222B确定存储器单元的劣化特性的结果，算法选择块1222C可以选择多种算法中的任何一种以改善保持特性。例如，当LTDR确定块1222B确定在存储器单元上已发生由于LTDR引起的劣化现象时，算法选择块1222C可以选择多个算法中的重新编程算法。当LTDR确定块1222B确定在存储器单元上已发生由于LTDR以外的原因而引起的劣化现象时，算法选择块1222C可以选择多个算法中的回收算法。
当算法选择块1222C选择重新编程算法时，重新编程控制块1222D可以控制存储器装置1100对已执行读取操作的存储器单元执行重新编程操作。
当算法选择块1222C选择回收算法时，回收控制块1222E可以控制存储器装置1100对包括已执行读取操作的存储器单元的存储块执行回收操作。
图4是根据实施例的图1的半导体存储器100的配置的示图。
参照图4，半导体存储器100可以包括被配置为存储数据的存储器单元阵列10。半导体存储器100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。半导体存储器100可以包括被配置为在控制器(图1的1200)的控制下控制外围电路200的控制逻辑300。
存储器单元阵列10可以包括由数字11一般表示的多个存储块MB1至MBk，其中k是正整数。局部线LL和位线BL1至BLm(其中m是正整数)可以联接到每个存储块11。例如，局部线LL可以包括第一选择线、第二选择线以及布置在第一和第二选择线之间的多个字线。局部线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设(dummy)线。例如，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极和源极选择线以及源极线SL。例如，局部线LL可以进一步包括虚设线。例如，局部线LL可以进一步包括管线。局部线LL可以联接到每个存储块11。位线BL1至BLm可以共同联接到存储块11。存储块11可以以二维或三维结构实施。例如，在具有二维结构的存储块11中，存储器单元可以布置在平行于衬底的方向上。例如，在具有三维结构的存储块11中，存储器单元可以堆叠在垂直于衬底的方向上。
至少一个存储块11可以被定义为系统存储块。包括关于待在读取重试操作期间使用的多个读取电压的信息的读取重试表可以存储在系统存储块中。读取重试表可以在存储器系统1000的启动操作期间被读取，并被存储在控制器1200的缓冲存储器1230中。
在控制逻辑300的控制下，外围电路200可以对被选择存储块11执行编程操作、读取操作或擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，在控制逻辑300的控制下，电压生成电路210可以生成编程电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于控制信号AD_signals而将操作电压Vop传送至与存储块11之中的选择存储块联接的局部线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals而将从电压生成电路210生成的操作电压(例如，编程电压、验证电压和通过电压)选择性地施加到局部线LL之中的字线。
在编程电压施加操作期间，响应于控制信号AD_signals，行解码器220可以将由电压生成电路210生成的编程电压施加到局部线LL的选择字线，并且将由电压生成电路210生成的通过电压施加到其它未选择字线。在读取操作期间，响应于控制信号AD_signals，行解码器220可以将由电压生成电路210生成的读取电压施加到局部线LL的选择字线，并且将由电压生成电路210生成的通过电压施加到其它未选择字线。
页面缓冲器组230可以包括由数字231一般表示的多个页面缓冲器PB1至PBm，多个页面缓冲器PB1至PBm联接到位线BL1至BLm。页面缓冲器231可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，页面缓冲器231可以在编程操作期间临时存储待被编程的数据，或者在读取或验证操作期间感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页面缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从控制器(图1的1200)接收的内部命令CMD或地址ADD传送到控制逻辑300，或者与列解码器240交换数据。
在读取操作期间，通过/失败检查电路260可以响应于使能位VRY_BIT<#>而生成参考电流，并且可以将从页面缓冲器组230接收的感测电压VPB与参考电流所产生的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接到包括在存储器单元阵列10中的存储器单元，并且可以控制待施加到源极线SL上的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制待施加到源极线SL的源极线电压。
控制逻辑300可以响应于内部命令CMD和地址ADD，通过输出操作信号OP_CMD、控制信号AD_signals、页面缓冲器控制信号PBSIGNALS以及使能位VRY_BIT<#>来控制外围电路200。另外，响应于通过信号PASS或失败信号FAIL，控制逻辑300可以在验证操作期间确定目标存储器单元是否已通过验证。
图5是示出根据实施例的图4的存储块MB1的配置的示图。注意的是，每个存储块11可以具有与MB1相同的配置。
参照图5，在存储块MBl中，彼此平行布置的多个字线可以联接在第一选择线和第二选择线之间。例如，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更详细地，存储块MB1可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共同联接到串ST。串ST可以具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。
串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST，它们彼此串联联接在源极线SL和第一位线BL之间。每个串ST中可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且每个串ST中可以包括比附图中所示的存储器单元F1至F16的数量更多数量的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BLl。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL、漏极选择晶体管DST的栅极可以联接到漏极选择线DSL并且存储器单元F1至F16的栅极可以联接到多个字线WL1至WL16。在包括在不同串ST中的存储器单元之中，联接到每个字线的一组存储器单元可以被称为物理页面PPG。因此，包括在存储块MB1中的物理页面PPG的数量可以对应于字线WL1至WL16的数量。
每个存储器单元可以存储1位数据。该存储器单元通常被称为单层单元(SLC)。在这种情况下，每个物理页面PPG可以存储单个逻辑页面LPG的数据。每个逻辑页面LPG的数据可以包括与单个物理页面PPG中包括的单元的数量相对应的数据位。每个存储器单元可以存储2位或更多位的数据。该存储器单元通常被称为多层单元(MLC)。在这种情况下，每个物理页面PPG可以存储两个或更多个逻辑页面LPG的数据。
图6是示出根据本公开的实施例的具有三维结构的存储块MB1的示例的示图。
参照图6，存储器单元阵列10可以包括多个存储块11，该多个存储块11包括存储块MB1至MBk。每个存储块11可以具有如图6所示的存储块MB1的配置。具体地，存储块MB1可以包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和串ST21至ST2m中的每一个可以形成为“U”形。在存储块MB1中，可以沿行方向(即，X方向)布置m个串。图6示出沿列方向(即，Y方向)布置两个串，但这仅是为了说明。例如，可以沿列方向(Y方向)布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST、漏极选择晶体管DST以及存储器单元MC1至MCn可以具有彼此相似的结构。例如，源极选择晶体管SST、漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱(pillar)。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL与存储器单元MC1至MCn之间。
在实施例中，布置在相同行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图6中，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
在实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到单个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分为第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以沿垂直方向(即，沿Z方向)顺序布置，并且彼此串联地联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn可以沿垂直方向(Z方向)顺序布置，并且彼此串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可以通过管道晶体管PT彼此联接。每个串的第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。在设置虚设存储器单元的情况下，相应串的电压或电流可以被稳定地控制。各个串的管道晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接在相应位线和存储器单元MCp+1至MCn之间。沿行方向布置的串可以联接到沿行方向延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
沿列方向布置的串可以联接到沿列方向延伸的相应位线。在图6中，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。
在沿行方向排列的串之中，联接到相同字线的存储器单元可以形成一个页面。例如，第一行的串ST11至ST1m中联接到第一字线WL1的存储器单元可以形成单个页面。第二行的串ST21至ST2m中联接到第一字线WL1的存储器单元可以形成另一单个页面。当漏极选择线DSL1和DSL2中的任何一个被选择时，可以选择布置在相应行中的串。当选择字线WL1至WLn中的任何一个时，可以从所选择串中选择相应的单个页面。
图7是示出根据本公开的实施例的具有三维结构的存储块MB1的示例的示图。
参照图7，存储器单元阵列10可以包括由数字11一般表示的多个存储块MB1至MBk。每个存储块11可以具有如图7所示的存储块MB1的配置。具体地，存储块MB1可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个可以沿垂直方向(即，Z方向)延伸。在每个存储块11中，可以沿行方向(即，X方向)布置m个串。图7示出沿列方向(即，Y方向)布置两个列，但这仅是为了说明。例如，可以沿列方向(Y方向)布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到单个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以被用作虚设存储器单元。在设置虚设存储器单元的情况下，相应串的电压或电流可以被稳定地控制。从而，可以提高存储在每个存储块11中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在相应位线与存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接到沿行方向延伸的相应漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
图8是根据本公开的实施例的存储器系统的操作的流程图。
图9是根据本公开的实施例的阈值电压分布图，用于描述在读取操作期间的参考读取电压和eBoost读取电压。图9例示了具有七个编程状态P1至P7和擦除状态E的三层单元(TLC)的阈值电压分布。如图9中所例示，编程状态P6或P7可以是比其余编程状态P1至P5之中的任何一个更高的有效编程状态。较高有效编程状态P6和P7可能具有比较低有效编程状态P1至P5更高的阈值电压分布。图9中所示的虚线可以表示各个编程状态P1至P7的劣化阈值电压分布。如上所述并且如图9所例示，在具有较高阈值电压分布的较高有效编程状态(例如，编程状态P6和P7)中，劣化可能加剧。
将参照图1至图9描述根据本公开的实施例的存储器系统的操作。
在步骤S810中，当从主机1300接收到主机命令Host_CMD，即读取命令时，控制器1200的处理器1220通过将接收的读取命令Host_CMD排队来生成命令队列。
然后，闪存控制电路1250可以响应于在命令队列中排队的读取命令Host_CMD来生成用于控制存储器装置1100的读取操作的内部命令CMD，并将内部命令CMD传送到存储器装置1100。
在步骤S820中，存储器装置1100可以响应于从控制器1200接收的内部命令CMD而执行读取操作。例如，从包括在存储器装置1100中的多个半导体存储器100之中选择的半导体存储器可以响应于接收的内部命令CMD而执行读取操作。例如，可以使用初始参考读取电压(例如，图9的R1至R7)来执行读取电压。存储器装置1100可以将作为读取操作的结果而读取的数据传送到控制器1200。
在步骤S830中，控制器1200的错误校正电路1240可以对从存储器装置1100接收的读取数据执行错误校正操作，并确定错误校正操作的结果。例如，错误校正电路1240可以对通过闪存控制电路1250从存储器装置1100接收的读取数据执行ECC解码操作。经错误校正的读取数据可以被传送到缓冲存储器1230的读取缓冲器1232。例如，根据从存储器装置1100接收的读取数据中包括的错误位的数量，可以确定错误校正操作已通过还是已失败。例如，在从存储器装置1100接收的读取数据中包括的错误位数量等于或小于错误校正电路1240的最大允许错误位数量的情况下，错误校正电路1240正常执行ECC解码操作，并确定错误校正操作已通过。另一方面，在从存储器装置1100接收的读取数据中包括的错误位数量大于错误校正电路1240的最大允许错误位数量的情况下，错误校正电路1240确定错误校正操作已失败。
如果上述确定操作(S830)的结果指示错误校正操作已通过(PASS)，则在步骤S840中，可以通过主机控制电路1210将传送并存储在缓冲存储器1230的读取缓冲器1232中的读取数据传送到主机1300。
如果上述操作S830的结果指示错误校正操作已失败(FAIL)，则在步骤S850中，处理器1220可以确定读取操作已失败的次数是否等于或大于预设值(例如，“a”)。预设值“a”可以等于或小于在读取重试表中包括的读取电压集的数量。
如果步骤S850的结果指示读取操作已失败的次数小于预设值a(否)，则在步骤S860中，选择读取重试表中包括的多个读取电压集中的一个，并改变分别与多个编程状态P1至P7相对应的读取电压。
此后，可以使用根据读取重试表改变的读取电压，从步骤S820开始重复进程。
如果步骤S850的结果指示读取操作已失败的次数等于或大于预设值a(是)，则在步骤S870中，处理器1220可以确定已执行读取操作的存储器单元的阈值电压分布已经劣化，并控制存储器装置1100执行eBoost操作以更准确地读取数据。
eBoost操作可以确定(例如，找到)使错误位数量最小化的最佳读取电压。eBoost操作可以将最佳读取电压设置为eBoost读取电压(例如，图9的R1_1至R7_1)，并且然后使用eBoost读取电压R1_1至R7_1执行读取操作。
存储器装置1100可以将作为eBoost操作的结果而读取的数据传送到控制器1200的错误校正电路1240。错误校正电路1240可以对接收的读取数据执行ECC解码操作。可以将经错误校正的读取数据传送到缓冲存储器1230的读取缓冲器1232。例如，在接收的读取数据中包括的错误位数量等于或小于错误校正电路1240的最大允许错误位数量的情况下，错误校正电路1240可以正常地执行ECC解码操作并确定错误校正操作已通过。另一方面，在从存储器装置1100接收的读取数据中包括的错误位数量大于错误校正电路1240的最大允许错误位数量的情况下，错误校正电路1240可以确定校正操作操作已失败。
如果确定操作(S880)的结果指示错误校正操作已通过(PASS)，则在步骤S890中，保持特性改善块1222的读取电压比较块1222A可以将参考读取电压R1至R7和最佳读取电压，即eBoost读取电压R1_1至R7_1进行比较，并且基于比较结果来检测与各个编程状态相对应的读取电压差值。
基于读取电压比较块1222A检测到的与各个编程状态相对应的读取电压差值，LTDR确定块1222B可以确定在已执行读取操作的存储器装置的存储器单元上是否已经发生由于LTDR而引起的劣化现象。换句话说，当多个编程状态之中的具有相对较高阈值电压的至少一个或多个最高有效编程状态(例如，编程状态P6和P7)的读取电压差值大于其它编程状态的读取电压差值时，LTDR确定块1222B可以确定在已执行读取操作的存储器单元上已发生由于LTDR引起的劣化现象。尽管在本实施例中，两个编程状态P6和P7被定义为最高有效编程状态，但是本公开不限于此，并且在多个编程状态之中具有最高阈值电压的至少一个或多个编程状态可以被定义为最高有效编程状态。
在步骤S900中，基于通过LTDR确定块1222B确定存储器单元的劣化特性的结果，算法选择块1222C可以确定是否执行重新编程操作。
如果上述确定操作(S900)的结果指示重新编程操作将不被执行(否)，则在步骤S840中，传送并存储在缓冲存储器1230的读取缓冲器1232中的读取数据可以通过主机控制电路1210发送到主机1300作为输出。
如果上述确定操作(S900)的结果指示重新编程操作将被执行(是)，则在步骤S910中，重新编程控制块1222D控制存储器装置1100对已执行读取操作的存储器单元执行重新编程操作。重新编程操作可以以增量步进脉冲编程(ISPP)的方式执行。例如，编程电压可以从第一起始编程电压以第一阶跃电压Vstep1逐渐增加。
在对已执行读取操作的存储器单元已执行重新编程操作之后，在步骤S840中，传送并存储在缓冲存储器1230的读取缓冲器1232中的读取数据可以通过主机控制电路1210发送到主机1300作为输出。
如果确定操作(S880)的结果指示错误校正操作已失败(FAIL)，则在步骤S920中，处理器1220可以确定eBoost操作已失败，并控制存储器装置1100和错误校正电路1240执行软解码操作。
在实施例中，软解码操作可以是使用利用软解码读取电压读取的软判决数据的解码操作。软解码读取电压可以包括上述的eBoost读取电压R1_1至R7_1。
在步骤S930中，如果软解码操作的结果指示软判决数据中包括的错误位数量等于或小于错误校正电路1240的最大允许错误位数量时，错误校正电路1240可以正常执行ECC解码操作并确定错误校正操作已通过。然而，当软判决数据中包括的错误位数量大于错误校正电路1240的最大允许错误位数量时，错误校正电路1240可以确定错误校正操作已失败。
当确定操作(S930)的结果指示错误校正操作已通过(PASS)时，在步骤S940中，保持特性改善块1222的读取电压比较块1222A可以将参考读取电压R1至R7和最佳读取电压，即软解码读取电压进行比较，并基于比较结果检测与各个编程状态相对应的读取电压差值。
基于读取电压比较块1222A检测的与各个编程状态相对应的读取电压差值，LTDR确定块1222B可以确定在已执行读取操作的存储器装置的存储器单元上是否已经发生由于LTDR引起的劣化现象。换句话说，当多个编程状态之中的具有相对较高的阈值电压的至少一个或多个最高有效编程状态(例如，编程状态P6和P7)的读取电压差值大于其它编程状态的读取电压差值时，LTDR确定块1222B可以确定在已执行读取操作的存储器单元上已发生由于LTDR引起的劣化现象。
在步骤S950中，基于通过LTDR确定块1222B确定的存储器单元的劣化特性的结果，算法选择块1222C确定是执行重新编程操作还是回收操作。例如，当LTDR确定块1222B确定在存储器单元上已发生由于LTDR引起的劣化现象时，算法选择块1222C可以选择重新编程算法。当LTDR确定块1222B确定在存储器单元上已发生由于LTDR以外的原因引起的劣化现象时，算法选择块1222C可以选择回收算法。
当在步骤S950中已选择重新编程算法(RE-PROGRAM)时，在步骤S960中，重新编程控制块1222D控制存储器装置1100对已执行读取操作的存储器单元执行重新编程操作。
当在步骤S950中已选择回收算法(RECLAIM)时，在步骤S970中，回收控制块1222E控制存储器装置1100对包括已执行读取操作的存储器单元的存储块执行回收操作。在回收操作期间，读取包括已执行读取操作的存储器单元的存储块的有效数据。读取的有效数据被编程到具有擦除状态的新存储块中。在回收操作期间，可以使用第二起始编程电压和第二阶跃电压Vstep2以ISPP方式对新存储块执行编程操作。第二起始编程电压可以低于第一起始编程电压。第二阶跃电压可以高于第一阶跃电压。此外，在已执行回收操作之后，可以执行将映射到所选择存储块的物理地址的逻辑地址新映射到新存储块的物理地址的映射数据更新操作。
在步骤960或步骤S970之后，在步骤S840中，可以通过主机控制电路1210将传送并存储在缓冲存储器1230的读取缓冲器1232中的读取数据发送到主机1300作为输出。
如上所述，在本公开的各个实施例中，在eBoost操作和软解码操作期间，确定已执行读取操作的存储器单元的劣化现象是否是由于LTDR引起的劣化现象。如果确定劣化现象是由于LTDR引起，则执行重新编程操作。如果确定劣化现象是由于LTDR以外的原因引起，则执行回收操作。因此，已发生由于LTDR引起的劣化现象的存储器单元的阈值电压分布恢复到正常范围，从而可以改善存储器系统的数据保持特性。此外，当劣化现象是由于LTDR引起时，代替回收操作，执行具有相对短的编程时间且不需要映射数据更新操作的重新编程操作。因此，可以提高存储器系统的操作速度和电流消耗。
图10是示出根据本公开的实施例的存储器系统30000的示图。
参照图10，存储器系统30000可以实施在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。在处理器3100的控制下，控制器1200可以控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。
在控制器1200的控制下，可以通过显示器3200将编程到存储器装置1100的数据发送作为输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将处理后的信号传送到控制器1200或显示器3200。控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400可以用于输入控制处理器3100的操作的控制信号或待被处理器3100处理的数据。输入装置3400可以实施在诸如触摸板、计算机鼠标和小键盘或键盘的定点装置中。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在一个实施例中，能够控制存储器装置1100的操作的控制器1200可以实施为处理器3100的一部分或独立于处理器3100设置的芯片。可选地，控制器1200可以通过图2所示的控制器的示例来实施。
图11是示出根据本公开的实施例的存储器系统40000的示图。
参照图11，存储器系统40000可以实施在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以实施在诸如触摸板、计算机鼠标、小键盘或键盘的定点装置中。
处理器4100可以控制存储器系统40000的全部操作并控制控制器1200的操作。在实施例中，能够控制存储器装置1100的操作的控制器1200可以实施为处理器4100的一部分或独立于处理器4100设置的芯片。可选地，控制器1200可以通过图2所示的控制器的示例来实施。
图12是示出根据本公开的实施例的存储器系统50000的示图。
参照图12，存储器系统50000可以实施在例如以下的图像处理装置中：数码相机、配备有数码相机的便携式电话、配备有数码相机的智能手机或配备有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和控制器1200，控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。转换后的数字信号可以被传送到处理器5100或控制器1200。在处理器5100的控制下，转换后的数字信号可以作为输出通过显示器5300发送或通过控制器1200存储到存储器装置1100中。在处理器5100或控制器1200的控制下，可以通过显示器5300将存储在存储器装置1100中的数据发送作为输出。
在实施例中，能够控制存储器装置1100的操作的控制器1200可以被实施为处理器5100的一部分或独立于处理器5100设置的芯片。可选地，控制器1200可通过图2所示的控制器的示例来实施。
图13是示出根据本公开的实施例的存储器系统70000的示图。
参照图13，存储器系统70000可以实施在存储卡或智能卡中。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。控制器1200可通过图2所示的控制器的示例来实施。
卡接口7100可以根据主机60000的协议接口连接在主机60000和控制器1200之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。例如，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方案。
当存储器系统70000连接到诸如PC、平板电脑、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
在本公开的各个实施例中，在存储器系统的读取操作期间，根据存储器单元的阈值电压分布来确定劣化特性。基于劣化特性执行重新编程操作或回收操作，从而可以改善存储器单元的保持特性。
尽管已经公开了本公开的实施例，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、增加和替换。
因此，本公开的范围必须由所附权利要求和权利要求的等同方案来限定，而不是由之前的描述限定。
在上述讨论的实施例中，所有步骤可以选择性地执行或跳过。另外，每个实施例中的步骤可以不总是以固定顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的界限。换句话说，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围可以进行各种修改。
已经参照附图对本公开的实施例进行了描述，并且应根据本公开的精神来解释在描述中使用的特定术语或词语，而不限制其主题。应被理解的是，本文描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同方案所限定的本公开的精神和范围内。

Claims (22)

1.一种控制器，包括：
处理器，响应于从主机接收的读取命令而控制存储器装置的读取操作；以及
错误校正电路，在所述读取操作期间对从所述存储器装置接收的读取数据执行错误校正操作，
其中所述处理器在所述读取操作期间进一步确定所述存储器装置的劣化特性，并控制所述存储器装置选择并对已执行所述读取操作的存储器单元执行重新编程操作和回收操作中的任何一个。
2.根据权利要求1所述的控制器，其中所述处理器包括：
闪存转换层，响应于所述读取命令而生成用于控制所述存储器装置的所述读取操作的命令队列；以及
保持特性改善块，如果所述读取操作失败，则通过将参考读取电压与在所述读取操作期间使用的最佳读取电压进行比较来确定所述劣化特性，响应于所确定的劣化特性选择所述重新编程操作和所述回收操作中的任何一个，并且控制所述存储器装置。
3.根据权利要求2所述的控制器，
其中，在所述读取操作期间，所述闪存转换层控制所述存储器装置使用所述参考读取电压和包括在读取重试表中的读取电压集来执行第一读取操作，并且
其中，如果对所述第一读取操作期间读取的第一读取数据的第一错误校正操作的结果指示已发生失败，则所述闪存转换层控制所述存储器装置使用所述最佳读取电压来执行第二读取操作。
4.根据权利要求3所述的控制器，
其中所述闪存转换层控制所述存储器装置执行作为所述第二读取操作的eBoost操作或软解码操作，
其中所述eBoost操作或所述软解码操作包括在改变读取电压的同时执行多个读取操作。
5.根据权利要求3所述的控制器，其中，如果对所述第二读取操作期间读取的第二读取数据的第二错误校正操作的结果指示不包括错误位或包括最少数量的错误位，则所述闪存转换层控制所述存储器装置使得读取电压被设置为所述最佳读取电压并执行所述第二读取操作。
6.根据权利要求3所述的控制器，
其中所述保持特性改善块通过将所述参考读取电压和所述最佳读取电压进行比较来检测分别与多个编程状态相对应的读取电压差值，并且
其中当所述多个编程状态之中的具有高阈值电压的至少一个或多个最高有效编程状态的所述读取电压差值大于其它编程状态的所述读取电压差值时，所述保持特性改善块确定所述劣化特性为低温数据保持劣化特性，即LTDR劣化特性。
7.根据权利要求6所述的控制器，
其中当所述劣化特性为所述LTDR劣化特性时，所述保持特性改善块控制所述存储器装置对所述存储器单元执行所述重新编程操作；并且
其中，当所述劣化特性不是所述LTDR劣化特性时，所述保持特性改善块控制所述存储器装置对所述存储器单元执行所述回收操作。
8.根据权利要求6所述的控制器，其中所述保持特性改善块包括：
读取电压比较块，将所述参考读取电压和所述最佳读取电压进行比较，并检测分别与所述多个编程状态相对应的所述读取电压差值；
LTDR确定块，基于分别与所述多个编程状态相对应的所述读取电压差值，确定所述存储器单元的劣化特性是否为所述LTDR劣化特性；
算法选择块，基于通过所述LTDR确定块确定所述存储器单元的所述劣化特性的结果来选择重新编程算法和回收算法中的任何一个；
重新编程控制块，在选择所述重新编程算法时，控制所述存储器装置执行所述重新编程操作；以及
回收控制块，在选择所述回收算法时，控制所述存储器装置执行所述回收操作。
9.一种存储器系统，包括：
存储器装置，包括多个经数据编程的存储器单元；以及
控制器，响应于从主机接收的读取命令而控制所述存储器装置对所述多个存储器单元执行读取操作，
其中，当在所述读取操作期间发生失败时，所述控制器进一步确定所述多个存储器单元的劣化特性，并控制所述存储器装置对所述多个存储器单元执行重新编程操作或回收操作。
10.根据权利要求9所述的存储器系统，其中所述控制器包括：
处理器，在所述读取操作期间控制所述存储器装置使用参考读取电压和读取重试电压来执行第一读取操作，并且如果所述第一读取操作失败时控制所述存储器装置设置最佳读取电压并执行第二读取操作；以及
错误校正电路，对作为所述第一读取操作的结果而读取的第一读取数据执行错误校正操作，并对作为所述第二读取操作的结果而读取的第二读取数据执行错误校正操作，并且基于所述错误校正操作的结果，确定所述第一读取操作和所述第二读取操作已失败。
11.根据权利要求10所述的存储器系统，
其中所述处理器控制所述存储器装置执行作为所述第二读取操作的eBoost操作或软解码操作，并且
其中所述eBoost操作或所述软解码操作包括在改变读取电压的同时执行多个读取操作。
12.根据权利要求10所述的存储器系统，其中所述处理器包括保持特性改善块，如果所述第二读取操作失败，则所述保持特性改善块通过将所述参考读取电压与在所述第二读取操作期间使用的所述最佳读取电压进行比较来确定所述劣化特性，响应于所确定的劣化特性选择所述重新编程操作和所述回收操作中的任何一个，并控制所述存储器装置。
13.根据权利要求10所述的存储器系统，其中当对在所述第二读取操作期间读取的所述第二读取数据的第二错误校正操作的结果指示不包括错误位或包括最少数量的错误位时，所述处理器控制所述存储器装置，使得读取电压被设置为所述最佳读取电压，并且执行所述第二读取操作。
14.根据权利要求10所述的存储器系统，
其中所述保持特性改善块通过将所述参考读取电压和所述最佳读取电压进行比较来检测分别与多个编程状态相对应的读取电压差值，并且
其中当所述多个编程状态之中的具有高阈值电压的至少一个或多个最高有效编程状态的所述读取电压差值大于其它编程状态的所述读取电压差值时，所述保持特性改善块确定所述劣化特性为低温数据保持劣化特性，即LTDR劣化特性。
15.根据权利要求14所述的存储器系统，
其中当所述劣化特性为所述LTDR劣化特性时，所述保持特性改善块控制所述存储器装置对所述存储器单元执行所述重新编程操作，并且
其中当所述劣化特性不是所述LTDR劣化特性时，所述保持特性改善块控制所述存储器装置对所述存储器单元执行所述回收操作。
16.一种操作存储器系统的方法，包括：
使用参考读取电压和读取重试电压对包括在存储器装置中的存储器单元执行第一读取操作；
当所述第一读取操作的结果指示已发生失败时，使用最佳读取电压对所述存储器单元执行第二读取操作；
通过将所述参考读取电压和所述最佳读取电压进行比较来确定所述存储器单元的劣化特性；并且
基于所确定的劣化特性，选择并对所述存储器单元执行重新编程操作和回收操作中的任何一个。
17.根据权利要求16所述的方法，其中所述第二读取操作包括eBoost操作或软解码操作。
18.根据权利要求16所述的方法，其中确定所述劣化特性包括：
将所述参考读取电压和所述最佳读取电压进行比较，并检测分别与多个编程状态相对应的读取电压差值；并且
当所述多个编程状态之中的具有高阈值电压的至少一个或多个最高有效编程状态的所述读取电压差值大于其它编程状态的所述读取电压差值时，确定所述劣化特性为低温数据保持劣化特性，即LTDR劣化特性。
19.根据权利要求18所述的方法，
其中当所述劣化特性为所述LTDR劣化特性时，使用第一增量步进脉冲编程方案，即第一ISPP方案来执行所述重新编程操作，所述第一ISPP方案使用第一起始编程电压和第一阶跃电压，并且
其中当所述劣化特性不是所述LTDR劣化特性时，使用第二ISPP方案来执行所述回收操作，所述第二ISPP方案使用第二起始编程电压和第二阶跃电压。
20.根据权利要求19所述的方法，其中所述第一起始编程电压高于所述第二起始编程电压，并且所述第一阶跃电压低于所述第二阶跃电压。
21.一种控制存储器装置的控制器的操作方法，所述操作方法包括：
控制所述存储器装置利用参考读取电压对存储器区域执行第一读取操作；
当由于从所述存储器区域读取的数据的错误导致所述第一读取操作失败时，控制所述存储器装置利用最佳读取电压对所述存储器区域执行第二读取操作；并且
当第一编程状态的所述参考读取电压与所述最佳读取电压之间的差异大于第二编程状态的所述参考读取电压与所述最佳读取电压之间的差异时，控制所述存储器装置对所述存储器区域执行重新编程操作，
其中所述第一编程状态是比所述第二编程状态更高的有效编程状态。
22.根据权利要求21所述的操作方法，进一步包括：当所述第一编程状态的差异不大于所述第二编程状态的差异时，控制所述存储器装置对所述存储器区域执行读取回收操作。
CN201911016947.0A 2019-03-26 2019-10-24 控制器、包括控制器的存储器系统及其操作方法 Withdrawn CN111755055A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190034676A KR20200113867A (ko) 2019-03-26 2019-03-26 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR10-2019-0034676 2019-03-26

Publications (1)

Publication Number Publication Date
CN111755055A true CN111755055A (zh) 2020-10-09

Family

ID=72604297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911016947.0A Withdrawn CN111755055A (zh) 2019-03-26 2019-10-24 控制器、包括控制器的存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US11093325B2 (zh)
KR (1) KR20200113867A (zh)
CN (1) CN111755055A (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100138544A (ko) 2009-06-25 2010-12-31 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101824068B1 (ko) 2011-07-28 2018-03-15 삼성전자주식회사 메모리 컨트롤러 구동방법, 및 메모리 컨트롤러를 포함하는 메모리 시스템, 메모리 카드 및 휴대용 전자장치
KR102106866B1 (ko) * 2013-01-29 2020-05-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
KR102116983B1 (ko) 2013-08-14 2020-05-29 삼성전자 주식회사 메모리 장치 및 메모리 시스템의 동작 방법.
US10331345B2 (en) * 2017-09-29 2019-06-25 Intel Corporation Method and apparatus for reducing silent data errors in non-volatile memory systems
KR102612891B1 (ko) * 2018-05-31 2023-12-13 에스케이하이닉스 주식회사 메모리 장치, 그것의 동작방법 및 메모리 시스템
KR20200065298A (ko) * 2018-11-30 2020-06-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Also Published As

Publication number Publication date
US20200310912A1 (en) 2020-10-01
US11093325B2 (en) 2021-08-17
KR20200113867A (ko) 2020-10-07

Similar Documents

Publication Publication Date Title
CN111009275B (zh) 存储器装置和存储器装置的操作方法
US11210004B2 (en) Controller memory system to perform a single level cell (SLC), or multi level cell (MLC) or triple level cell (TLC) program operation on a memory block
CN111324550B (zh) 存储器系统及其操作方法
US20200202952A1 (en) Controller, memory system including the controller, and operating method of the memory system
US20200201571A1 (en) Memory system and operating method thereof
US11474890B2 (en) Memory system and method of operating memory system
CN111009277A (zh) 存储器系统及其操作方法
KR20200117256A (ko) 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US11163491B2 (en) Memory system and method of operating the same
US11004504B2 (en) Controller, memory system including the controller, and operating method of the memory system
US20200310675A1 (en) Memory system and method of operating the same
CN111951871A (zh) 存储器装置、包括存储器装置的存储器系统及其操作方法
US11113189B2 (en) Memory system to perform read reclaim and garbage collection, and method of operating the same
US10998056B1 (en) Memory system and operating method thereof
US11056177B2 (en) Controller, memory system including the same, and method of operating the memory system
US20200160918A1 (en) Memory system and method of operating the same
US11841805B2 (en) Memory system for storing map data in host memory and operating method of the same
US20200125281A1 (en) Memory system and method of operating the same
CN113744782A (zh) 存储器装置及其操作方法
CN112017716A (zh) 存储器装置、包括其的存储器系统及存储器系统操作方法
US11093325B2 (en) Controller, memory system including the same, and method of operating memory system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20201009

WW01 Invention patent application withdrawn after publication