CN113744782A - 存储器装置及其操作方法 - Google Patents

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Abstract

本技术涉及一种存储器装置及其操作方法。该存储器装置包括：存储块，其包括多个串；外围电路，其被配置为对存储块执行包括第一擦除操作、擦除验证操作和第二擦除操作在内的擦除操作；以及控制逻辑，其被配置为控制外围电路执行擦除操作。在第二擦除操作期间，控制逻辑控制外围电路将第一擦除电压施加到存储块的源极线并且将低于第一擦除电压的第二擦除电压施加到与所述多个串当中的被确定为擦除通过的串连接的位线。

Description

存储器装置及其操作方法
技术领域
本公开涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术
在半导体装置当中，存储器装置通常被归类为两种类型：易失性存储器装置和非易失性存储器装置。
非易失性存储器装置的写速度和读速度相对慢；然而，即使供电被关断，非易失性存储器装置也继续存储数据。因此，非易失性存储器装置用于存储无论供电如何均要维持的数据。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存可为NOR型或NAND型。
闪存具有可自由地编程和擦除数据的RAM的优点以及即使供电被切断也可保留所存储的数据的ROM的优点。闪存广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
发明内容
本公开的实施方式提供一种能够在存储器装置的擦除操作期间改进存储器单元的阈值电压分布的存储器装置及其操作方法。
根据本公开的实施方式的存储器装置包括：存储块，其包括多个串；外围电路，其被配置为对存储块执行包括第一擦除操作、擦除验证操作和第二擦除操作的擦除操作；以及控制逻辑，其被配置为控制外围电路执行擦除操作。在第二擦除操作期间，控制逻辑控制外围电路将第一擦除电压施加到存储块的源极线并且将低于第一擦除电压的第二擦除电压施加到与所述多个串当中的被确定为擦除通过的串连接的位线。
根据本公开的实施方式的存储器装置包括：存储块，其包括多个串；外围电路，其被配置为对存储块执行包括第一擦除操作、擦除验证操作和第二擦除操作的擦除操作；以及控制逻辑，其被配置为控制外围电路执行擦除操作。在第二擦除操作期间，控制逻辑控制外围电路将擦除电压施加到存储块的源极线并且将与所述多个串当中的被确定为擦除通过的串连接的位线浮置。
根据本公开的实施方式的操作存储器装置的方法包括以下步骤：执行将第一擦除电压施加到所选存储块的源极线和位线的第一擦除操作；通过执行擦除验证操作来确定包括在所选存储块中的多个串中的每一个是否被擦除；以及当作为擦除验证操作的结果，所述多个串当中的至少一个串被确定为擦除失败时，执行将第一擦除电压施加到源极线并将第二擦除电压施加到被确定为擦除通过的串的位线的第二擦除操作。
根据本公开的实施方式的操作存储器装置的方法包括以下步骤：执行将擦除电压施加到所选存储块的源极线和位线的第一擦除操作；通过执行擦除验证操作来确定包括在所选存储块中的多个串中的每一个是否被擦除；以及当作为擦除验证操作的结果，所述多个串当中的至少一个串被确定为擦除失败时，执行将擦除电压施加到源极线，将被确定为擦除通过的串的位线浮置，并且将擦除电压施加到被确定为擦除失败的串的位线的第二擦除操作。
根据本公开的实施方式的存储器装置包括：存储块，其包括存储器单元的第一串和第二串；控制电路，其被配置为当作为先前擦除操作的结果，第一串被验证为成功并且第二串被验证为失败时，对存储块执行当前擦除操作，其中，在当前擦除操作期间，控制电路将第一擦除电压施加到第二串的位线和存储块的源极线并且将第二擦除电压施加到第一串的位线，并且其中，第二擦除电压低于第一擦除电压。
根据本公开的实施方式的存储器装置包括：存储块，其包括存储器单元的第一串和第二串；控制电路，其被配置为当作为先前擦除操作的结果，第一串被确定为已成功并且第二串被确定为已失败时，对存储块执行当前擦除操作，其中，在当前擦除操作期间，控制电路将擦除电压施加到第二串的位线和存储块的源极线并且将第一串的位线浮置。
附图说明
图1是示出根据本公开的实施方式的存储器系统的图。
图2是示出诸如图1的存储器装置的图。
图3是示出诸如图2的存储块的图。
图4是示出三维存储块的实施方式的图。
图5是示出三维存储块的另一实施方式的图。
图6是示出诸如图2所示的页缓冲器的图。
图7是示出根据本公开的实施方式的存储器装置的操作的流程图。
图8是示出根据本公开的实施方式的在擦除操作期间将第一擦除电压和第二擦除电压施加到源极线和位线的图。
图9是示出包括诸如图2所示的存储器装置的存储器系统的另一实施方式的图。
图10是示出包括诸如图2所示的存储器装置的存储器系统的另一实施方式的图。
图11是示出包括诸如图2所示的存储器装置的存储器系统的另一实施方式的图。
图12是示出包括诸如图2所示的存储器装置的存储器系统的另一实施方式的图。
具体实施方式
本文所提供的具体结构和功能描述涉及本公开的实施方式。然而，本发明可按各种方式实施并且以各种形式实现。因此，本发明不限于任何实施方式，也不限于本文所描述的任何具体细节。相反，本发明由权利要求限定。
以下，参照附图详细描述本公开的实施方式，以使得本公开所属领域的技术人员可实践并容易地实施本发明。贯穿本说明书，对“实施方式”、“另一实施方式”等的引用未必仅指一个实施方式，对任何这种短语的不同引用未必指相同的实施方式。当在本文中使用时，术语“实施方式”未必是指所有实施方式。
图1是示出根据本公开的实施方式的存储器系统的图。
参照图1，存储器系统1000包括存储数据的存储器装置1100以及在主机2000的控制下控制存储器装置1100的存储控制器1200。
主机2000可使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接小型计算机系统接口(SCSI)(SAS)的接口协议来与存储器系统1000通信。可用于主机2000与存储器系统1000之间的通信的其它接口协议包括通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。更一般地，可使用任何合适的接口协议。
存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。存储器装置1100可包括多个存储块，并且可对多个存储块当中的所选存储块执行编程操作、读操作和擦除操作。
根据本公开的实施方式，存储器装置1100通过将第一擦除电压施加到与所选存储块连接的位线和源极线来按栅致漏极泄漏(GIDL)方法执行第一擦除操作。此后，在执行擦除验证操作之后执行第二擦除操作。在第二擦除操作期间，根据擦除验证操作的结果，将低于第一擦除电压的第二擦除电压施加到位线当中的与被确定为擦除通过的存储器单元对应的位线，并且根据擦除验证操作的结果，将第一擦除电压施加到与被确定为擦除失败的存储器单元对应的位线。因此，可防止或减少被确定为已通过擦除操作的存储器单元被过擦除(over-erased)的现象。
存储控制器1200连接在主机2000与存储器装置1100之间。存储控制器1200被配置为响应于来自主机2000的请求而访问存储器装置1100。例如，存储控制器1200被配置为响应于从主机2000接收的请求而控制存储器装置1100的编程操作、读操作、擦除操作和后台操作。存储控制器1200被配置为在存储器装置1100与主机2000之间提供接口。存储控制器1200被配置为驱动用于控制存储器装置1100的固件。
存储控制器1200和存储器装置1100可被集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作半导体驱动器(SSD)时，连接到存储器系统1000的主机2000的操作速度大大改进。
在另一示例中，作为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息网络的各种电子装置之一、RFID装置的电子装置的各种组件之一或者配置计算系统的各种组件之一来提供存储器系统1000。
在实施方式中，存储器装置1100或存储器系统1000可作为各种类型中的任一种封装来安装。例如，存储器装置1100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫管芯封装、晶圆形式管芯、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄小外形(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的方法来封装和安装。
图2是示出图1的存储器装置的图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，控制逻辑300根据图1的存储控制器1200的控制来控制外围电路200。在擦除操作期间，根据本公开的实施方式的存储器装置1100可执行将第一擦除电压施加到所选存储块的位线和源极线的第一擦除操作以及在第一擦除操作之后将第二擦除电压施加到与擦除通过的存储器单元对应的位线并将第一擦除电压施加到与擦除失败的存储器单元对应的位线的第二擦除操作。可在第二擦除操作期间将第一擦除电压施加到所选存储块的源极线。
存储器单元阵列100可包括多个存储块110，也称为MB1至MBk(k是正整数)。局部线LL和位线BL1至BLn(n是正整数)可连接到存储块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。这里，第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线。例如，局部线LL还可包括虚设线。例如，局部线LL还可包括管线。局部线LL可分别连接到存储块MB1至MBk，并且位线BL1至BLn可共同连接到存储块MB1至MBk。存储块MB1至MBk可按二维或三维结构实现。例如，存储器单元可在存储块110中在平行于基板的方向上按二维结构布置。在另一实施方式中，存储器单元可在存储块110中在与基板垂直的方向上层叠以形成三维结构。
外围电路200可被配置为在控制逻辑300的控制下执行所选存储块110的编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败确定器(通过/失败检查电路)260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD来生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD来选择性对局部线LL进行放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、读电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于行解码器控制信号AD_signals而将操作电压Vop传送至连接到所选存储块110的局部线LL。例如，行解码器220可响应于行解码器控制信号AD_signals而将电压发生电路210所生成的操作电压(例如，编程电压、读电压、验证电压、通过电压等)选择性地施加到局部线LL，可将一些局部线LL(例如，字线和源极选择线)浮置。
页缓冲器组230可包括连接到位线BL1至BLn的多个页缓冲器231(也称为PB1至PBn)。页缓冲器PB1至PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBn可在擦除操作中在擦除电压施加期间将位线BL1至BLn控制在浮置状态下，并且可在擦除验证操作期间感测位线BL1至BLn的电流或电位电平。
在擦除操作期间，页缓冲器组230可将第一擦除电压或第二擦除电压施加到位线BL1至BLn。例如，页缓冲器组230可在第一擦除操作期间将第一擦除电压施加到位线BL1至BLn，并且可根据在第一擦除操作之后执行的擦除验证操作的结果来将第一擦除电压或第二擦除电压选择性地施加到位线BL1至BLn。例如，页缓冲器组230可将第二擦除电压施加到与作为擦除验证操作的结果被确定为擦除通过的存储器单元连接的位线，并且将第一擦除电压施加到与作为擦除验证操作的结果被确定为擦除失败的存储器单元连接的位线。在另一实施方式中，页缓冲器组230可将与作为擦除验证操作的结果被确定为擦除通过的存储器单元连接的位线控制在浮置状态下。页缓冲器组230可根据擦除验证操作的结果来生成并输出感测电压VPB。
列解码器240可响应于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的存储控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者可与列解码器240交换数据DATA。
在读操作或验证操作期间，通过/失败确定器260可响应于允许比特VRY_BIT<#>而生成基准电流，将从页缓冲器组230接收的感测电压VPB与通过基准电流生成的基准电压进行比较，并输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL连接到包括在存储器单元阵列100中的存储器单元，并且可控制施加到源极线SL的电压。例如，在擦除操作期间，源极线驱动器270可生成第一擦除电压并将第一擦除电压施加到存储器单元阵列100的源极线。
源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>以控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图3是示出图2的代表性存储块的图。
参照图3，存储块110可连接到彼此平行布置在第一选择线和第二选择线之间的多条字线。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储块110可包括连接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别连接到串ST，并且源极线SL可共同连接到串ST。由于各个串ST可相同配置，所以作为示例具体地描述连接到第一位线BL1的串ST。
串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的一个或更多个，并且可包括不止图中所示的16个存储器单元F1至F16。
源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的连接到同一字线的一组存储器单元可被称为页PPG。因此，存储块11可包括数量与字线WL1至WL16相同的页PPG。
一个存储器单元可存储1比特的数据。这通常被称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可包括与一个物理页PPG中所包括的单元相同数量的数据比特。另外，一个存储器单元可存储两比特或更多比特的数据。这通常被称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。
图4是示出三维配置的存储块的实施方式的图。
参照图4，存储器单元阵列10可包括多个存储块100(MB1至MBk)。各个存储块110可包括多个串ST11至ST1n和ST21至ST2n。在实施方式中，多个串ST11至ST1n和ST21至ST2n中的每一个可形成为“U”形状。在第一存储块MB1中，n个串可布置在行方向(X方向)上。在图4中，两个串布置在列方向(Y方向)上，但这是为了清晰；三个或更多个串可布置在列方向(Y方向)上。
多个串ST11至ST1n和ST21至ST2n中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST和存储器单元MC1至MCn可具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道膜、隧道绝缘膜、电荷捕获膜和阻挡绝缘膜。例如，可在各个串中设置用于提供沟道膜的柱。例如，可在各个串中设置用于提供沟道膜、隧道绝缘膜、电荷捕获膜和阻挡绝缘膜中的至少一个的柱。
各个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可连接到在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可连接到不同的源极选择线。在图4中，第一行的串ST11至ST1n的源极选择晶体管可连接到第一源极选择线SSL1。第二行的串ST21至ST2n的源极选择晶体管可连接到第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1n和ST21至ST2n的源极选择晶体管可共同连接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(Z方向)上依次布置，并且可串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(Z方向)上依次布置，并且可串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此连接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别连接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。当提供虚设存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可连接到管线PL。
各个串的漏极选择晶体管DST可连接在位线与存储器单元MCp+1至MCn之间。布置在行方向上的串可连接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1n的漏极选择晶体管可连接到第一漏极选择线DSL1。第二行的串ST21至ST2n的漏极选择晶体管可连接到第二漏极选择线DSL2。
布置在列方向上的串可连接到在列方向上延伸的位线。在图4中，第一列的串ST11和ST21可连接到第一位线BL1。第n列的串ST1n和ST2n可连接到第n位线BLn。
在布置在行方向上的串当中，连接到同一字线的存储器单元可配置一个页。例如，第一行的串ST11至ST1n当中的连接到第一字线WL1的存储器单元可配置一个页。
第二行的串ST21至ST2n当中的连接到第一字线WL1的存储器单元可配置另一页。通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在一行方向上的串。通过选择字线WL1至WLn中的任一条来选择所选串的一页。
图5是示出三维配置的存储块的另一实施方式的图。
参照图5，存储器单元阵列100可包括多个存储块100(MB1至MBk)。代表性存储块110可包括多个串ST11’至ST1n’和ST21’至ST2n’。多个串ST11’至ST1n’和ST21’至ST2n’中的每一个可沿着垂直方向(Z方向)延伸。在存储块110中，n个串可布置在行方向(X方向)上。在图5中，两个串布置在列方向(Y方向)上，但这是为了清晰；三个或更多个串可布置在列方向(Y方向)上。
多个串ST11’至ST1n’和ST21’至ST2n’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可连接到同一源极选择线。布置在第一行中的串ST11’至ST1n’的源极选择晶体管可连接到第一源极选择线SSL1。布置在第二行中的串ST21’至ST2n’的源极选择晶体管可连接到第二源极选择线SSL2。在另一实施方式中，串ST11’至ST1n’和ST21’至ST2n’的源极选择晶体管可共同连接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可在源极选择晶体管SST与漏极选择晶体管DST之间彼此串联连接。第一存储器单元MC1至第n存储器单元MCn的栅极可分别连接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。当提供虚设存储器单元时，可稳定地控制对应串的电压或电流。因此，存储在存储块110中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可连接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可连接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1n’的漏极选择晶体管DST可连接到第一漏极选择线DSL1。第二行的串ST21’至ST2n’的漏极选择晶体管DST可连接到第二漏极选择线DSL2。
即，除了从各个串排除管式晶体管PT之外，图5的存储块110可具有与图4的存储块110相似的等效电路。
参照图4和图5描述的多个存储块MB1至MBk可共享源极线SL。
图6是示出图2的页缓冲器的图。
图2的页缓冲器PB1至PBn中的每一个可相同配置。因此，作为示例描述页缓冲器PB1。
参照图6，页缓冲器PB1可包括擦除电压控制器231A和位线传感器232B。
擦除电压控制器231A可连接到位线BL1并且可在擦除操作中在第一擦除操作期间将第一擦除电压施加到位线BL1。另外，在第一擦除操作之后执行的第二擦除操作期间，擦除电压控制器231A可响应于从位线传感器232B输出的验证信号(verify_signal)而将第一擦除电压或第二擦除电压施加到位线BL1。例如，在第二擦除操作期间，擦除电压控制器231A可响应于作为擦除验证操作的结果指示擦除通过的第一逻辑电平的验证信号而将第二擦除电压施加到位线BL1，或者响应于作为擦除验证操作的结果指示擦除失败的第二逻辑电平的验证信号而将第一擦除电压施加到位线BL1。在另一实施方式中，在第二擦除操作期间，擦除电压控制器231A可响应于作为擦除验证操作的结果指示擦除通过的第一逻辑电平的验证信号而将位线BL1控制为浮置状态。
位线传感器232B可在第一擦除操作之前被初始化，并且在第一擦除操作期间生成并输出第二逻辑电平的验证信号。位线传感器232B可在第一擦除操作和第二擦除操作之后通过感测位线BL1的电压或电流量来执行擦除验证操作。另外，位线传感器232B可基于擦除验证操作的结果来生成并输出验证信号。例如，位线传感器232B可在擦除验证操作期间通过感测位线BL1的电压或电流量来验证包括在与位线BL1对应的串中的存储器单元是否以等于或小于目标电平的阈值电压被擦除。当包括在与位线BL1对应的串中的所有存储器单元以等于或小于目标电平的阈值电压被擦除时，位线传感器232B可确定存储器单元的擦除操作(擦除通过)已通过并且生成并输出第一逻辑电平的验证信号。另外，当包括在与位线BL1对应的串中的一个或更多个存储器单元具有大于目标电平的阈值电压时，位线传感器232B可确定存储器单元的擦除操作已失败(擦除失败)并且生成并输出第二逻辑电平的验证信号。
图7是示出根据本公开的实施方式的存储器装置的操作的流程图。
图8是示出根据本公开的实施方式的在擦除操作期间施加到源极线和位线的第一擦除电压和第二擦除电压的图。
参照图1至图8如下描述根据本公开的实施方式的存储器装置的操作方法。
在操作S710中，存储控制器1200响应于来自主机2000的擦除请求而生成擦除命令CMD，并将所生成的擦除命令CMD发送到存储器装置1100。存储控制器1200将与执行擦除操作的存储块(例如，MB1)对应的地址ADD连同擦除命令CMD一起发送到存储器装置1100。
在操作S720中，存储器装置1100响应于擦除命令CMD和地址ADD而执行所选存储块MB1的第一擦除操作，并且在第一擦除操作期间将第一擦除电压Vera 1施加到所选存储块MB1的源极线SL和位线BL1至BLn。
例如，在第一擦除操作期间，源极线驱动器270基于由控制逻辑300生成的源极线控制信号CTRL_SL来将第一擦除电压Vera 1施加到与所选存储块MB1连接的源极线SL。在第一擦除操作期间，页缓冲器组230将第一擦除电压Vera 1施加到与所选存储块MB1连接的位线BL1至BLn。例如，在第一擦除操作期间，页缓冲器PB1至PBn中的每一个的位线传感器232B被初始化并且生成并输出第二逻辑电平的验证信号。在第一擦除操作期间，页缓冲器PB1至PBn中的每一个的擦除电压控制器231A响应于第二逻辑电平的验证信号而将第一擦除电压Vera 1施加到对应位线BL1至BLn。在第一擦除操作期间，行解码器220将截止电压(例如，0V)施加到所选存储块MB1的漏极选择线DSL1和DSL2和源极选择线SSL1和SSL2。因此，在包括在所选存储块MB1中的漏极选择晶体管DST和源极选择晶体管SST的下沟道中生成GIDL电流。行解码器220将擦除操作电压(例如，0V)施加到所选存储块MB1的字线WL1至WLn。因此，在漏极选择晶体管DST和源极选择晶体管SST的下沟道中生成的GIDL电流流到所选存储块MB1的沟道中，并且存储在存储器单元MC1至MCn的电荷存储层中的电子通过存储器单元MC1至MCn的沟道与栅极之间的电位差而被解除捕获。因此，存储器单元MC1至MCn的阈值电压下降。
在操作S730中，存储器装置1100对所选存储块MB1执行擦除验证操作。
在擦除验证操作期间，电压发生电路210生成并输出验证电压，并且行解码器220将验证电压施加到所选存储块MB1的字线WL1至WLn。页缓冲器组230的页缓冲器PB1至PBn感测位线BL1至BLn的电压或电流量。例如，页缓冲器PB1至PBn中的每一个的位线传感器232B感测对应位线的电压或电流量以针对与位线对应的串ST确定擦除通过或擦除失败。例如，当包括在串ST中的多个存储器单元MC1至MCn中的至少一个的阈值电压大于目标阈值电压时，确定擦除失败，当包括在串ST中的全部多个存储器单元MC1至MCn的阈值电压等于或小于目标阈值电压时，确定擦除通过。即，在擦除验证操作期间，页缓冲器PB1至PBn中的每一个可确定对应串ST的擦除通过或擦除失败。
在操作S740中，控制逻辑300确定擦除验证操作的结果。例如，页缓冲器组230可根据擦除验证操作的结果来生成并输出感测电压VPB，并且通过/失败确定器260可将从页缓冲器组230接收的感测电压VPB与通过基准电流生成的基准电压进行比较以输出通过信号PASS或失败信号FAIL。例如，在擦除验证操作期间，当所选存储块MB1中的所有串ST被确定为擦除通过时，控制逻辑300可将所选存储块MB1确定为擦除通过，并且当所选存储块MB1中的串ST当中的至少一个串被确定为擦除失败时，控制逻辑300可将所选存储块MB1确定为擦除失败。
作为S740的擦除验证操作的结果，当所选存储块MB1被确定为擦除通过(通过)时，擦除操作结束。
作为S740的擦除验证操作的结果，当包括在所选存储块MB1中的串ST当中的至少一个串被确定为擦除失败，并且所选存储块MB1因此被确定为擦除失败(失败)时，存储器装置1100执行存储块MB1的第二擦除操作。在第二擦除操作期间，存储器装置1100将第一擦除电压Vera 1施加到所选存储块MB1的源极线SL，将低于第一擦除电压Vera 1的第二擦除电压Vera 2施加到位线BL1至BLn当中的与擦除通过的串ST对应的位线，并且将第一擦除电压Vera 1施加到位线BL1至BLn当中的与擦除失败的串ST对应的位线。第二擦除电压Vera 2可等于或小于5V。
例如，在第二擦除操作期间，源极线驱动器270基于由控制逻辑300生成的源极线控制信号CTRL_SL来将第一擦除电压Vera 1施加到与所选存储块MB1连接的源极线SL。在第二擦除操作期间，页缓冲器组230将第一擦除电压Vera 1或第二擦除电压Vera 2施加到与所选存储块MB1连接的位线BL1至BLn。例如，页缓冲器PB1至PBn中的每一个的位线传感器232B紧接在第二擦除操作之前根据擦除验证操作的结果来生成并输出第一逻辑电平或第二逻辑电平的验证信号，并且页缓冲器PB1至PBn中的每一个的擦除电压控制器231A响应于验证信号而将第一擦除电压Vera 1或第二擦除电压Vera 2施加到对应位线BL1至BLn。例如，当作为擦除验证操作的结果，对应串ST被确定为擦除通过时，在第二擦除操作期间，位线传感器232B生成并输出第一逻辑电平的验证信号，并且擦除电压控制器231A响应于第一逻辑电平的验证信号而将第二擦除电压Vera 2施加到对应位线。当作为擦除验证操作的结果，对应串ST被确定为擦除失败时，在第二擦除操作期间，位线传感器232B生成并输出第二逻辑电平的验证信号，并且擦除电压控制器231A响应于第二逻辑电平的验证信号而将第一擦除电压Vera 1施加到对应位线。
在第二擦除操作期间，行解码器220将截止电压(例如，0V)施加到所选存储块MB1的漏极选择线DSL1和DSL2和源极选择线SSL1和SSL2。因此，在包括在所选存储块MB1中的漏极选择晶体管DST和源极选择晶体管SST的下沟道中生成GIDL电流。第一擦除电压Vera 1被施加到擦除失败的串ST的位线以生成与第一擦除操作相似的GIDL电流量，第二擦除电压Vera 2被施加到擦除通过的串ST的位线，因此与被施加有第一擦除电压Vera 1的串ST相比，所生成的GIDL电流量相对小。行解码器220将擦除操作电压(例如，0V)施加到所选存储块MB1的字线WL1至WLn。因此，在漏极选择晶体管DST和源极选择晶体管SST的下沟道中生成的GIDL电流流入所选存储块MB1的沟道中，并且存储在存储器单元MC1至MCn的电荷存储层中的电子通过存储器单元MC1至MCn的沟道与栅极之间的电位差而被解除捕获。因此，存储器单元MC1至MCn的阈值电压下降。与擦除失败的串ST相比，相对小的GIDL电流流入擦除通过的串ST的沟道中，因此包括在擦除通过的串ST中的存储器单元MC1至MCn的阈值电压下降小于包括在擦除失败的串ST中的存储器单元MC1至MCn的阈值电压。因此，可抑制在第二擦除操作期间对作为第一擦除操作的结果被确定为擦除通过的串ST的存储器单元进行过擦除的现象。
在执行上述第二擦除操作之后，再次执行上述擦除验证操作(S730)和后续操作。
在本公开的上述实施方式中，在第二擦除操作期间，将第二擦除电压施加到被确定为擦除通过的串的位线，但是在另一实施方式中，在第二擦除操作期间，被确定为擦除通过的串的位线可被控制为浮置。
图9是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图。
参照图9，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作(例如，编程操作、擦除操作或读操作)。
编程在存储器装置1100中的数据可在存储控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。
根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器3100的一部分，或者也可被实现为与处理器3100分离的芯片。
图10是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图。
参照图10，存储器系统40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作的存储控制器1200。
处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作，并且控制存储控制器1200的操作。根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器4100的一部分，或者可被实现为与处理器4100分离的芯片。
图11是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图。
参照图11，存储器系统50000可被实现为图像处理装置，例如数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板PC。
存储器系统50000包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，数字信号可通过显示器5300输出或者通过存储控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。
根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器5100的一部分，或者可被实现为与处理器5100分离的芯片。
图12是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图。
参照图12，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200与存储器装置1100执行数据通信。
尽管示出和描述了特定实施方式，但是在不脱离本公开的范围和技术精神的情况下，可进行各种修改。因此，本发明的范围不限于上述实施方式。相反，本发明涵盖落在权利要求的范围内的所有修改和变化。
相关申请的交叉引用
本申请要求2020年5月28日提交的韩国专利申请号10-2020-0064487的优先权，其整体通过引用并入本文。

Claims (22)

1.一种存储器装置，该存储器装置包括：
存储块，该存储块包括多个串；
外围电路，该外围电路被配置为对所述存储块执行包括第一擦除操作、擦除验证操作和第二擦除操作在内的擦除操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述擦除操作，
其中，在所述第二擦除操作期间，所述控制逻辑控制所述外围电路将第一擦除电压施加到所述存储块的源极线并且将低于所述第一擦除电压的第二擦除电压施加到与所述多个串当中的被确定为擦除通过的串连接的位线。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路在所述第一擦除操作之后执行所述擦除验证操作并且当确定所述擦除验证操作失败时执行所述第二擦除操作。
3.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路在所述第一擦除操作期间将所述第一擦除电压施加到所述存储块的所述源极线和所述存储块的所述位线。
4.根据权利要求1所述的存储器装置，其中，所述外围电路包括：
源极线驱动器，该源极线驱动器被配置为在所述控制逻辑的控制下将所述第一擦除电压施加到所述源极线；以及
页缓冲器，所述页缓冲器被配置为在所述控制逻辑的控制下将所述第一擦除电压或所述第二擦除电压施加到与所述多个串连接的所述位线。
5.根据权利要求4所述的存储器装置，
其中，各个所述页缓冲器连接到多条所述位线当中的对应位线，并且
其中，各个所述页缓冲器包括：
擦除电压控制器，该擦除电压控制器被配置为响应于验证信号而将所述第一擦除电压或所述第二擦除电压施加到所述对应位线；以及
位线传感器，该位线传感器被配置为在所述擦除验证操作期间通过所述对应位线感测所述对应位线的电位或电流量并且根据感测结果来生成所述验证信号。
6.根据权利要求5所述的存储器装置，其中，当作为所述感测结果，对应串被确定为擦除通过时，所述位线传感器生成第一逻辑电平的所述验证信号，并且当所述对应串被确定为擦除失败时，生成第二逻辑电平的所述验证信号。
7.根据权利要求6所述的存储器装置，其中，在所述第一擦除操作期间，所述位线传感器生成所述第二逻辑电平的所述验证信号。
8.根据权利要求6所述的存储器装置，其中，在所述第二擦除操作期间，所述擦除电压控制器响应于所述第一逻辑电平的所述验证信号而将所述第二擦除电压施加到所述对应位线，或者响应于所述第二逻辑电平的所述验证信号而将所述第一擦除电压施加到所述对应位线。
9.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路当在所述擦除验证操作期间所述多个串全部被确定为擦除通过时，结束所述存储块的所述擦除操作，并且当所述多个串当中的至少一个串被确定为擦除失败时，执行所述第二擦除操作。
10.一种存储器装置，该存储器装置包括：
存储块，该存储块包括多个串；
外围电路，该外围电路被配置为对所述存储块执行包括第一擦除操作、擦除验证操作和第二擦除操作在内的擦除操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述擦除操作，
其中，在所述第二擦除操作期间，所述控制逻辑控制所述外围电路将擦除电压施加到所述存储块的源极线并且将与所述多个串当中的被确定为擦除通过的串连接的位线浮置。
11.根据权利要求10所述的存储器装置，其中，所述控制逻辑控制所述外围电路在所述第一擦除操作之后执行所述擦除验证操作并且当确定所述擦除验证操作失败时执行所述第二擦除操作。
12.根据权利要求10所述的存储器装置，其中，所述外围电路包括：
源极线驱动器，该源极线驱动器被配置为在所述控制逻辑的控制下将所述擦除电压施加到所述源极线；以及
页缓冲器，所述页缓冲器被配置为在所述控制逻辑的控制下将所述擦除电压施加到与所述多个串连接的所述位线或者将所述位线浮置。
13.根据权利要求12所述的存储器装置，
其中，各个所述页缓冲器连接到多条所述位线当中的对应位线，并且
其中，各个所述页缓冲器包括：
擦除电压控制器，该擦除电压控制器被配置为响应于验证信号而将所述擦除电压施加到所述对应位线；以及
位线传感器，该位线传感器被配置为在所述擦除验证操作期间通过所述对应位线感测所述对应位线的电位或电流量并且根据感测结果来生成所述验证信号。
14.根据权利要求13所述的存储器装置，其中，当作为所述感测结果，对应串被确定为擦除通过时，所述位线传感器生成第一逻辑电平的所述验证信号，并且当所述对应串被确定为擦除失败时，生成第二逻辑电平的所述验证信号。
15.根据权利要求14所述的存储器装置，其中，在所述第一擦除操作期间，所述位线传感器生成所述第二逻辑电平的所述验证信号。
16.根据权利要求14所述的存储器装置，其中，在所述第二擦除操作期间，所述擦除电压控制器响应于所述第一逻辑电平的所述验证信号而将所述对应位线浮置，或者响应于所述第二逻辑电平的所述验证信号而将所述擦除电压施加到所述对应位线。
17.一种操作存储器装置的方法，该方法包括以下步骤：
执行将第一擦除电压施加到所选存储块的位线和源极线的第一擦除操作；
通过执行擦除验证操作来确定包括在所述所选存储块中的多个串中的每一个串是否被擦除；以及
当作为所述擦除验证操作的结果，所述多个串当中的至少一个串被确定为擦除失败时，执行将所述第一擦除电压施加到所述源极线并将第二擦除电压施加到被确定为擦除通过的串的位线的第二擦除操作。
18.根据权利要求17所述的方法，其中，在所述第二擦除操作期间，所述第一擦除电压被施加到所述多个串当中的被确定为擦除失败的串的位线。
19.根据权利要求17所述的方法，其中，所述第二擦除电压低于所述第一擦除电压。
20.一种操作存储器装置的方法，该方法包括以下步骤：
执行将擦除电压施加到所选存储块的位线和源极线的第一擦除操作；
通过执行擦除验证操作来确定包括在所述所选存储块中的多个串中的每一个串是否被擦除；以及
当作为所述擦除验证操作的结果，所述多个串当中的至少一个串被确定为擦除失败时，执行将所述擦除电压施加到所述源极线，将被确定为擦除通过的串的位线浮置，并且将所述擦除电压施加到被确定为擦除失败的串的位线的第二擦除操作。
21.一种存储器装置，该存储器装置包括：
存储块，该存储块包括存储器单元的第一串和第二串；
控制电路，该控制电路被配置为当作为先前擦除操作的结果，所述第一串被验证为成功并且所述第二串被验证为失败时，对所述存储块执行当前擦除操作，
其中，在所述当前擦除操作期间，所述控制电路将第一擦除电压施加到所述第二串的位线和所述存储块的源极线并且将第二擦除电压施加到所述第一串的位线，并且
其中，所述第二擦除电压低于所述第一擦除电压。
22.一种存储器装置，该存储器装置包括：
存储块，该存储块包括存储器单元的第一串和第二串；
控制电路，该控制电路被配置为当作为先前擦除操作的结果，所述第一串被确定为已成功并且所述第二串被确定为已失败时，对所述存储块执行当前擦除操作，
其中，在所述当前擦除操作期间，所述控制电路将擦除电压施加到所述第二串的位线和所述存储块的源极线并将所述第一串的位线浮置。
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