CN105825890A - 存储器编程方法以及存储器装置 - Google Patents

Abstract

本发明提供了一种存储器编程方法以及存储器装置，存储器装置的与非门快闪式存储器阵列可利用快取编程执行技术来编程，以加快速度。存储器装置包括可实现为快取暂存器以及数据暂存器的页面缓冲器，编程数据可载入至可被错误更正码电路处理的快取暂存器，因此快取暂存器的经错误更正码操作的数据可复制至数据暂存器，并用以编程与非门快闪式存储器阵列。有利的是，在快取暂存器的经错误更正码操作的数据复制至数据暂存器之后，快取暂存器可用于其他操作。特别有利的是，编程数据的第二页面可载入快取暂存器，且当编程数据的第一页面被编成至与非门快闪式存储器阵列时进行错误更正码操作。本发明加快了编程速度。

Description

存储器编程方法以及存储器装置

技术领域

本发明有关于数字存储器装置，特别有关于编辑能够执行错误更正码(ECC)的与非门快闪式存储器。

背景技术

因为与非门快闪式存储器显著的成本优势，已经使其变得越来越流行。再者，与非门快闪式存储器目前可于许多不同的接口取得，从传统的与非门接口至低针脚数的序列周边接口。然而，与非门快闪式存储器易受损毁区块的影响而偶尔读取错误，使得损毁区块管理以及错误更正码的处理通常皆是使用于这种类型的存储器。

在编辑操作中的错误更正码以及损毁区块管理的一种实现，描述于由台湾新竹华邦电子于2013年11月26日所公开的W25N01GV的初步版本B，其为具有双/四序列周边汇流排以及连续读取的3V1G位串行SLC与非门快闪式存储器。该编辑操作允许一字节至2112字节(即一页面)的数据于先前抹除(FFh)的存储器地址上编辑。由写入致能指令开始的一编辑操作包括两个步骤：(1)载入编辑文件至数据缓冲器；以及(2)从数据缓冲器传送数据至特定存储器页面。

载入编辑数据至数据缓冲器的指令的一范例，为由驱动/CS针脚至低逻辑电平而开始的载入编辑数据指令，随后在16位列地址以及8位虚拟时脉之后的指令码“02h”中移动，并且至少一字节的数据。

将数据缓冲器的数据传送至特定存储器页面的指令的一范例，为由驱动/CS针脚至低逻辑电平而开始的编辑执行指令，随后在8位虚拟时脉以及16位页面地址之后的指令码“10h”中移动。驱动/CS针脚至高逻辑电平而完成指令周期之后，自定时编码执行指令开始计时时间区间tPP，时间区间tPP为时间密集任务之所需，时间密集任务如页面编程、一次性编程锁定以及故障区块管理。时间区间tPP通常约为250微秒，但最长可为700微秒。当编程执行周期进行时，读取状态暂存器指令可作为确认忙碌位的状态，忙碌位在编程执行周期时为逻辑1，而在编程执行周期完成且装置准备好接收指令时时，忙碌位变为逻辑0。当编程执行周期完成时，在状态暂存器中的写入致能闩锁位被清除为逻辑0。

若内部错误更正码被启动，该页面的数据的所有字组以及额外的64字组段落(备用区域)被接受，但指定为在额外的64字组段落中的错误更正码的字组将由错误更正码计算所覆写。

若另一页面要被编程时，另一编程操作会经由在另一读取编程数据指令以及另一编程执行指令之后而发出另一写入致能指令而执行。

发明内容

本发明提供一种存储器编程方法以及存储器装置，解决现有技术中标准串行周边接口读取操作速度慢，编程效能低的问题。

根据本发明的一实施例，本发明提出一种存储器编程方法，适用于利用一存储器装置的一数据暂存器以及一快取暂存器作为一与非门快闪式存储器阵列的一页面缓冲器，而将来自于一数据汇流排的一编程数据的页面编程至上述存储器装置的上述与非门快闪式存储器阵列，存储器编程方法包括：将来自上述数据汇流排的上述编程数据的一第一页面储存于上述快取暂存器；对储存于上述快取暂存器的上述编程数据的上述第一页面执行一错误更正码操作，而建立经上述错误更正码操作处理的上述第一页面于上述快取暂存器；从上述快取暂存器将经上述错误更正码操作处理的上述第一页面储存于上述数据暂存器；将经上述错误更正码操作处理的上述第一页面自上述数据暂存器编程至上述与非门快闪式存储器阵列；在与编程上述第一页面步骤相重叠的时间中，自上述数据汇流排将上述编程数据的一第二数据页面储存于上述快取暂存器；以及在与编程上述第一页面步骤相重叠的时间中，对储存于上述快取暂存器的上述编程数据的上述第二页面进行上述错误更正码操作，而建立经上述错误更正码操作处理的上述第二页面于上述快取暂存器。

根据本发明的另一实施例，本发明提出一种存储器装置，包括：一与非门快闪式存储器阵列、一行解码器、一数据暂存器、一快取暂存器、一错误更正码电路、一列解码器以及一控制电路。上述行解码器耦接至上述与非门快闪式存储器阵列。上述数据暂存器耦接至上述与非门快闪式存储器阵列。上述快取暂存器耦接至上述数据暂存器。上述错误更正码电路耦接至上述快取暂存器。上述列解码器耦接至上述快取暂存器。上述控制电路耦接至上述行解码器、上述列解码器、上述数据暂存器、上述快取暂存器以及上述错误更正码电路，其中上述控制电路包括用以执行以下功能的多个逻辑以及暂存器元件：将一编程数据的一第一页面储存于上述快取暂存器；利用上述错误更正码电路对储存于上述快取暂存器的上述编程数据的上述第一页面执行一错误更正码操作，以建立上述快取暂存器中的经过上述错误更正码操作的上述第一页面；在与编程上述与非门快闪式存储器阵列相重叠的时间中，将上述编程数据的一第二页面储存于上述快取暂存器；以及在与编程上述与非门快闪式存储器阵列相重叠的时间中，对储存于上述快取暂存器的上述编程数据的上述第二页面执行上述错误更正码操作，以建立经上述错误更正码操作的上述第二页面于上述快取暂存器。

本发明提供一种存储器编程方法以及存储器装置，可利用快取编程执行技术来编程，以加快编程速度，进而提高读取吞吐量。

附图说明

图1是显示根据本发明的一实例所述的与非门快闪式存储器装置的方块图；

图2A、图2B是显示根据本发明的一实施例所述的编程操作的流程图；

图3是显示根据本发明的一实施例所述的利用快取编程执行技术的编程操作的时序图；

图4是显示根据本发明的一实施例所述的利用编程执行技术的编程操作的时序图；

图5是显示根据本发明的一实施例所述的利用与非门存储器装置的特定资源在编程操作时使用快取编程执行技术的示意图；

图6是显示根据本发明的一实施例所述的串行与非门快闪式存储器的功能性方块图。

符号说明：

100与非门快闪式存储器装置；

110数据汇流排；

120错误更正码电路；

130页面缓冲器；

132快取暂存器；

134数据暂存器；

140与非门快闪式存储器阵列；

142第一页面；

144第二页面；

150第一箭头；

152第二箭头；

154第三箭头；

156第四箭头；

158第五箭头；

301写入致能指令

302载入写入数据指令致能指令/列地址/欲写入的数据

303快取写入执行指令/页面地址/连续位元写入指令

304错误更正码计算

305内部数据自快取暂存器搬移至数据暂存器

306页面编程

307写入致能指令

308载入写入数据指令致能指令/列地址/欲写入的数据

309快取写入执行指令/页面地址/连续位元写入指令

310错误更正码计算

311内部数据自快取暂存器搬移至数据暂存器

312页面编程

313写入致能指令

314载入写入数据指令致能指令/列地址/欲写入的数据

315快取写入执行指令/页面地址/连续位元写入指令

316错误更正码计算

401写入致能指令

402载入写入数据指令致能指令/列地址/欲写入的数据

403写入执行指令/页面地址/连续位元写入指令

404错误更正码计算

405内部数据自快取暂存器搬移至数据暂存器

406页面编程

407写入致能指令

408载入写入数据指令致能指令/列地址/欲写入的数据

409快取写入执行指令/页面地址/连续位元写入指令

410错误更正码计算

411内部数据自快取暂存器搬移至数据暂存器

412页面编程

510快取暂存器；

520数据暂存器；

530与非门快闪式存储器阵列；

540快取忙碌位；

561第一载入编程数据指令；

562第一快取编程执行指令；

563第二载入编程数据指令；

564第二快取编程执行指令；

600与非门快闪式存储器；

622输入/输出控制；

623状态暂存器；

624连续页面读取地址暂存器；

625命令暂存器；

626地址暂存器；

627查找表暂存器；

628对应逻辑

629地址计数器

630控制逻辑；

631连续页面读取故障区块逻辑；

632连续页面读取故障区块暂存器；

633高电压产生器；

634行解码器；

635通电检测器；

636列解码器；

638页面缓冲器；

640与非门快闪式存储器阵列；

642使用者可定址区域；

644冗余区块区域；

646查找表资讯区块；

647缓冲器模式旗标；

648ECC-E旗标；

650第一错误更正码状态位；

651第二错误更正码状态位；

652忙碌位；

653快取忙碌位；

654串行位；

CLK时脉信号；

/CS反相的芯片选择信号；

DI串行数据输入信号；

DO串行数据输出信号；

/WP反相的写入保护信号；

/HOLD反相的维持信号；

VCC电源线；

GND接地端；

200～274步骤流程；

301-305、307-310、401-405、407-410时间序列；

306、312、406、412页面编程。

具体实施方式

快速读取以及编程的效能为非门极快闪式存储器装置所令人满意的地方。快速编程效能可利用快取编程执行技术而达成，快取编程执行技术如图1所示的用以解释目的的简化型式。与非门快闪式存储器装置100包括与非门快闪式存储器阵列140、页面缓冲器130以及错误更正码电路120。故障区块管理电路也可包含于图1，但为了清楚说明本发明的目的而予以省略。与非门快闪式存储器阵列140具有用于数字储存的许多页面(如图1所示的第一页面142以及第二页面144)，页面缓冲器130具有两个非常快的暂存器，分别为快取暂存器132以及数据暂存器134。为了达到快速编程的目的，在数据汇流排110的初始数据可被载入至快取暂存器132(第一箭头150)。此后，来自快取暂存器132的数据可因错误更正码电路120所实现的特殊错误更正码演算法所要求，而被复制至错误更正码电路120(第二箭头152)，以便计算错误更正码。错误更正码被写入至快取暂存器132(第三箭头154)，特别是写入至储存于快取暂存器132的数据页面的备用区域。此后，快取暂存器132中被错误更正码处理过的数据可被复制至数据暂存器134(第四箭头156)。与非门快闪式存储器阵列140(以第一页面142作为说明)可以数据暂存器134中经错误更正码处理的数据而编程，并使用任何合适的查找表技术用以故障区块管理。

有利的是，在快取暂存器132中错误更正码处理过的数据复制至数据暂存器134(第四箭头156)，快取暂存器132可用于其他操作。有利的是，当编程数据的第一页面正被编程至与非门快闪式存储器阵列140时(第五箭头158)，编程数据的第二页面可被载入至与非门快闪式存储器装置100以及错误更正码处理(第一箭头150、第二箭头152以及第三箭头154)。

图2A、图2B是显示根据本发明的一实例的执行图1所示的技巧的编程操作200的流程图。接收且执行读取致能指令(步骤202)，随后接收并执行一载入编程数据指令(步骤204)而放置编程数据至快取暂存器132(图1)。完成载入编程数据指令所需的总时间为可变的，且根据许多不同的因素而改变，如使用的序列周边接口协议(例如，单一、双或四位)以及操作频率，但由在适当时候可发出快取编程执行指令的控制器将其列入考虑。由与非门快闪式存储器装置100接收快取编程执行指令(步骤206)，快取编程执行指令执行许多内部操作且回应有限数目的指令。举例来说，与非门快闪式存储器装置100可设定装置忙碌位以及快取忙碌位(步骤208)、执行错误更正码处理(步骤210)、自快取暂存器132复制数据至数据暂存器134(步骤212)、重设快取忙碌位(步骤214)以及自快取暂存器132初始编程与非门快闪式存储器阵列140的页面(步骤216)。

在快取忙碌位设定之后(步骤208)，与非门快闪式存储器装置100可回应读取状态暂存器指令(步骤220)，以便存储器控制器(图中未显示)可检测是否快取忙碌位被清除(步骤214)。若快取忙碌位被清除(重设)且有更多编程与非门快闪式存储器阵列的需求(步骤222为是)，编程操作可与图2B所示的许多操作一同进行。若没有进一步对与非门快闪式存储器阵列编程的需求(步骤272为否)，其他操作可在忙碌位被清除后而执行(步骤224)。

当页面编程正在进行中，与非门快闪式存储器装置100可与页面编程并行执行许多其他操作，改善编程操作的整体吞吐量。与非门快闪式存储器装置100可被致能而于页面编程至写入致能指令、载入编程数据指令以及快取编程执行指令时，以下列方式回应，即使当装置忙碌位被设定时也如此。

如图2B所示，确认连续位(步骤226)以决定是否编程操作用于特定的页面或是用于连续编程操作。在前述的事件中(步骤226为否)，接收以及执行写入致能指令(步骤230)、接收以及执行载入编程数据指令(步骤232)而放置编程数据至快取暂存器132(图1)以及由与非门快闪式存储器装置100接收快取编程执行指令(步骤234)。在后来的事件中(步骤226为是)，接收或执行写入致能指令(步骤240)、接收或执行载入编程数据指令(步骤242)而放置编程数据至快取暂存器132(图1)以及由与非门快闪式存储器装置100接收第二快取编程执行指令(步骤244)。第二快取编程执行不需要指定页面地址，因为在执行连续编程时，页面地址为内部决定。有利的是，与非门快闪式存储器装置100可执行许多内部操作来回应第二快取编程执行指令，尽管编程正在执行以回应第一快取编程执行指令。举例来说，与非门快闪式存储器装置100可设定装置忙碌位以及快取忙碌位(步骤250)，且执行错误更正码程序(步骤252)。

不论是否与非门快闪式存储器阵列的页面编程正在执行，与非门快闪式存储器装置100可回应读取状态暂存器指令(步骤270)，以便存储器控制器(图中并未显示)可检测是否暂存器忙碌位是否清除(重置)。当与非门快闪式存储器阵列的页面编程完成时，那时许多其他内部操作可能继续进行；举例来说，自快取暂存器132复制数据至数据暂存器134(步骤254)，重设快取忙碌位(步骤256)、自快取暂存器132初始编程与非门快闪式存储器阵列140的更多页面(步骤258)以及若没有接收到写入致能指令，则重设写入致能闩锁位以及装置忙碌位(步骤260)。若快取忙碌位被清除且与非门快闪式存储器阵列有其他编程的需求时(步骤272为是)，与步骤226一同开始的许多操作会被重复。若没有其他编程与非门快闪式存储器阵列的需求时(步骤272为否)，其他操作可在忙碌位清除后而执行(步骤274)。

使用快取编程执行技术的编程操作200的吞吐量相对于标准编程执行技术的优点，可利用比较代表前者的图3的时序图以及代表后者的图4的时序图而了解。时间序列301-305(图3)以及时间序列401-405(图4)并非为本质上相异。然而，对于标准编程执行技术，时间序列407-410为等待页面编程406的完成后才发生。相反的且有利的是，当页面编程306发生时，快取编程执行技术的时间序列307-310也正在发生，因此这些操作所使用的时间隐藏于页面编程306所使用的时间之下。多页面编程事件的吞吐量的优点显而易见，对于快取编程执行技术，编程页面312与编程页面306之间隔仅为自快取暂存器132传输编程数据至数据暂存器134所需的时间(时间序列311)，其中对于标准编程执行技术，编程页面412落后编程页面406不仅仅只是自快取暂存器132传输编程数据至数据暂存器134所需的时间(时间序列411)，而是分别对应读取致能指令、载入编程数据指令、编程执行指令以及错误更正码计算的时间序列407-410。

效能增进的原因为在大多编程操作时，本质上完全利用与非门快闪式存储器装置100的资源所产生的。如图5所示，数据暂存器520以及与非门快闪式存储器阵列530并非一开始就被第一载入编程数据指令(LPD)561以及第一快取编程执行指令(CPE)562所采用。然而，在清除快取忙碌位540且回应第二载入编程数据指令(RSR(CB)LPD)563以及第二快取编程执行指令(CPE)564之后，在使用数据暂存器520以及与非门快闪式存储器阵列530进行页面编程(CPE-1(PR))的时候，在此同时，快取暂存器510被用以接收编程数据(LPD-2)，随后用以错误更正码处理(CPE-2(ECC))。本质上的完全利用持续至随后的载入编程数据以及快取编程执行指令序列，不论是依序或是对指定的页面。

快取编程执行技术可与许多其他技术合并使用，以实现具有快读取以及包括快速连续读取的快编程能力的与非门快闪式存储器装置。图6是显示根据本发明的一实例所述的能够提供跨页面边界以及自逻辑连续存储器位置的连续读取而不需等待时间的串行与非门快闪式存储器600的功能方块图。错误更正码程序以及利用故障区块查找表的故障区块管理，可在存储器装置的芯片上实现，也就是在相同的晶粒上的额外的电路，或者是实现于存储器装置的命令以及控制逻辑中且与命令以及控制逻辑的其他功能紧紧地整合在一起，随着使用快取编程执行技术的快速操作而致能快速且有效率的连续读取操作。合适的与非门快闪式存储器架构详细地描述于，例如Gupta于2014年3月4日公开的美国专利编号8,667,368的标题为“MethodandApparatusforReadingNANDFlashMemory”、Michael于2013年12月26日公开的美国专利公开号2013/0346671的标题为“On-ChipBadBlockManagementforNANDFlashMemory”以及Jigour于2013年3月13日申请的美国专利申请号13/799,215的标题为“NANDFlashMemory”，在此谨将上述所有的参考文献的内容并入至此。

串行与非门快闪式存储器600包括与非门快闪式存储器以及相关的页面缓冲器638。与非门快闪式存储器阵列640包括字(行)线以及位(列)线，且配置为使用者可定址区域642、冗余区块区域644以及查找表资讯区块646。任何所需的快闪式存储器单元技术可用于与非门快闪式存储器阵列640的快闪式存储器单元。串行与非门快闪式存储器600可包括许多其他电路来支持存储器编程、抹除以及读取，如行解码器634、列解码器636、输入/输出控制622、状态暂存器623、连续页面读取(continuouspageread,CPR)地址暂存器(CPRBBADDRREG)624、命令暂存器625、地址暂存器626、查找表暂存器627、控制逻辑630、连续页面读取故障区块逻辑(CPRBBLOGIC)631、连续页面读取故障区块暂存器(BBREG)632以及高电压产生器(HVGEN)633。行解码器634在使用者控制之下，在某些实施例中为在内部控制之下，选择使用者可定址区域642的行；并在内部控制之下选择冗余区块区域644以及查找表资讯区块646的行。电源藉由电源线VCC以及接地端GND，提供至整个串行与非门快闪式存储器600的所有电路(图中为显示)。当与非门快闪存储器600可以任何所预支方式封装，且可具有任何型式的接口，包括一班与非门快闪式存储器接口，图6的控制逻辑630事例地实现序列周边接口/快速通道互联(SPI/QPI)协定，包括多输入输出序列周边接口。其他关于序列周边接口/快速通道互联接口的细节以及存储器的各种电路，可参考Jigour于2009年7月7日发行的美国专利号7,558,900的标题为“SerialFlashSemiconductorMemory”，以及前述华邦电子于2013年11月26日中国台湾新竹所提出的初步版本B中，具有二/四串列周边接口以及连续读取的3V1G位串行单层式NAND快闪式存储器的W25N01GV，在此将其全部内容引用于此。

若模式需要切换，可提供缓冲器模式旗标647。可提供缓冲器模式旗标647代表状态暂存器623的一位。位于控制逻辑630的通电检测器635，用以初始化在通电时特定模式的设定以及预设页面的载入。

忙碌位652为只读装置忙碌位，当装置通电或执行不同指令(包括页面数据读取指令以及连续读取指令)时，忙碌位652设定为逻辑1状态。此时，装置忽略除了特定指令(如读取状态暂存器、读取JEDEC识别指令及用以快取编程执行技术的目的、载入编程数据指令)的其他指令。当执行指令完成时，忙碌位652被清除至逻辑0状态，代表装置准备好接收其他指令。忙碌位652可作为状态暂存器623的部分。

当页面缓冲器638的快取暂存器在执行载入编程数据指令或快取编程执行指令时被使用，为只读快取忙碌位的快取忙碌位653被设定为逻辑1状态。当页面缓冲器638的快取暂存器不再忙碌时，快取忙碌位653被清除为逻辑0状态，代表快取暂存器准备好接受其他指令。快取忙碌位653可作为状态暂存器623的一部分。

页面缓冲器638示例性地包括单页数据暂存器(图中并未显示)、单页快取暂存器(图中并未显示)以及用以自数据暂存器复制数据至快取暂存器的逻辑门的一页(图中并未显示)。任何合适的闩锁或存储器技术可用于数据暂存器以及快取暂存器，任何适合的逻辑门技术可用以自数据暂存器复制数据至快取暂存器。数据暂存器以及快取暂存器可安排于任何期望数目的各部份，例如这些逻辑门皆以此方式接线以及用来控制数据的复制。举例来说，数据暂存器以及快取暂存器可安排于个别对应DR-0以及DR-1与CR-0以及CR-1的部分，并利用由对应控制线控制的逻辑门所对应的群组而交替操作。页面缓冲器638的数据暂存器以及快取暂存器可操作于一般方式，该一般方式相当适合通过施加相同控制信号至对应的逻辑门控制线的快取编程执行技术，且可交替操作这种技术而进行通过施加适当时脉的控制信号至逻辑门控制线的连续读取。举例来说，在两部份实施中，其中一页为2K字组，半页(1K)的逻辑门可通过一控制线而被控制，另一半的半页(1K)的逻辑门可通过另一控制线而被控制，因此安排数据暂存器以及快取暂存器于两个半页(1K)可当作两个半页方式操作或是一个单页(2K)方式操作。因为两个部份交替操作，页面缓冲器638的两部份实施可称为“乒乓”缓冲器。错误更正码电路(图中并未显示)可根据ECC-E旗标(ECC-E)648的状态，而对快取暂存器的内容执行错误更正码程序。第一错误更正码状态位(ECC-0)650以及第二错误更正码状态位(ECC-1)651可用以代表错误更正码程序的状态，在完成读取操作后可用以确认数据的完整性。若有需要，ECC-E旗标648、第一错误更正码状态位(ECC-0)650及第二错误更正码状态位(ECC-1)651可作部份状态暂存器623。

可使用不同尺寸的页面缓冲器，及/或若有需要也可将页面缓冲器分割为两个以上的部份或分割为不相等尺寸的部分，而不影响快取编程执行技术的效用。再者，逻辑性的以及物理性的与非门快闪式存储器阵列的差异，并不影响本发明在此所述的教示。举例来说，物理性的阵列在一字线上可具有二页面(偶数页面为2KB，奇数页面为2KB)，因此一字线可为4KB的与非门位单元。为说明清楚起见，在此的说明以及附图根据逻辑性的与非门快闪式存储器阵列。错误更正电路逻辑上可视为具有提供快取暂存器的一半(CR-0部份)的内容错误更正的ECC-0部份，以及提供快取暂存器的另一半(CR-1部份)的内容错误更正的ECC-1部份。各种的ECC演算法都能使用，包括如汉明错误更正演算法、BCHECCalgorithm、Reed-SolomonECCalgorithm以及其他演算法。为求详细说明，当两个逻辑性ECC部份ECC-0以及ECC-1分别作为CR-0以及CR-1的接口，两个物理性的ECC区块或单一物理性区块可用以接口CR-0以及CR-1。将数据暂存器以及快取暂存器划分为多个区块且对多个区块执行错误更正码程序的方式用以说明的举例，若有需要也可使用其他技术。

当组织与运作与非门快闪式存储器600来执行各种读取操作，包括在单一平面上的与非门架构中连续页面读取操作以及晶粒上错误更正码程序，该与非门架构仅作说明解释之用，而其变形也可被预期。要知道，2KB页面尺寸以及特定区块尺寸的实施例用以说明解释之用，若有需要可做修改。再者，特定尺寸参考并非依字面上所限制，因为实际的页面尺寸会根据设计考虑而有所不同；举例来说，该项目包括2048字组的主要区域以及额外的64KB备用区域，其中备用区域用以储存错误更正码以及其他信息，例如中介数据。以相同的方式，1KB代表1024字组主要区域以及32字组备用区域。当在此的描述根据单一平面架构以利详细说明，在此所教示者也可相同应用至多平面架构。当使用多个物理性平面时，会共用一或多字组线以便存储器系统能同时服务多个输入/输出的要求。每一平面提供一页面的数据，且包括为一页尺寸的对应的数据暂存器以及为一页尺寸的对应的快取暂存器。在此所述的技术可分别应用至每一平面，使得每一数据暂存器以及快取暂存器划分为多个部份，或可应用至多个平面，使得每一数据暂存器以及快取暂存器的本身为多页面数据暂存器以及快取暂存器的一部分。

图6也显示用于串行周边接口的反相的芯片选择信号/CS、时脉信号CLK、串行数据输入信号DI、串行数据输出信号DO、反相的写入保护信号/WP以及反相的维持信号/HOLD。标准的串行周边接口快闪式接口随着可选的反相的写入保护信号/WP以及反相的维持信号/HOLD，提供反相的芯片选择信号/CS、时脉信号CLK、串行数据输入信号DI以及串行数据输出信号DO。当在标准串行周边接口中的一位串行数据汇流排(数据输入经由串行数据输入信号DI，而数据输出经由串行数据输出信号DO)提供简单接口以及与启动于单一串行周边接口模式的许多控制器的相容性时，其限制了达到更高的吞吐量的可能性。多位串行周边接口的接口因而加入，并额外地支持双通道(二位接口)及/或四通道(四位接口)以增加读取的吞吐量。图6也显示双通道串行周边接口以及四通道串行周边接口操作的额外的数据汇流排信号，也就是通过选择性地重新定义I/O(0),I/O(1),I/O(2),andI/O(3)这四根脚位的功能。在一说明的实施例的四通道串行周边接口读取操作(其他实施例中也可考虑)，可利用一位标准串行周边接口经由I/O(0)而给出适当的读取指令，但地址以及输出数据的接口可为四通道(也就是四位数据汇流排)。与在标准串行周边接口读取操作中输出一位的数据相比，四通道串行周边接口读取操作可在一时脉周期内输出四位的数据，因而四通道串行周边接口读取操作可提供四倍高的读取吞吐量。在此的四通道串行周边接口读取操作仅用于说明之用，在此的教示也可相同地应用至其他操作模式，包括但不限于单一串行周边汇流排、双通道串行周边汇流排、四周边接口以及双倍传输速率等读取模式。在四周边接口协议中，完整接口(操作码、地址以及数据输出)以四位为基础。在双倍传输速率协定中，输出数据提供于时脉信号CLK的正触发缘以及负触发缘，而非如单一传输速率读取模式中，仅于时脉信号CLK的负触发缘提供输出数据。

快取编程执行技术可包括故障区块管理。要被编程的页面的地址被取得后，存放在地址暂存器626。编程程序通过在查找表暂存器627中查找的动作，而继续判断地址暂存器626中的地址是否符合在查找表暂存器627中的任何逻辑区块地址。因为查找表暂存器627可为能够利用控制逻辑630于本地存取的一快速静态存取存储器，该查找的动作可快速执行而不会显著影响编程时间。若没有找到任何符合的对象，逻辑区块地址则用以编程存储器的一页。若找到符合的对象时，则指出故障区块，并且使用替代区块的物理区块地址(PBA)而非地址暂存器626的逻辑区块地址来编程所欲编程的页面。一旦取得正确的页面地址，实际的页面编程程序以及确认编程错误的程序会以任何所欲的方式执行。根据本发明的一实施例，一合适的技巧为一般编程验证操作，该编程验证操作通常在状态暂存器中设定通过/失败位。在确认编程错误后，若有需要会执行故障区块管理。故障区块管理可以各种方式执行，例如在使用者控制下通过主机或控制器而执行、半自动地回应由主机或控制器所标记的故障区块、经由与非门快闪式存储器装置的控制逻辑自动地执行、或以任何其他合适的方式。

因为使用者可能在没有助益到故障区块的情况下跨越实体区块边界而编程，故对于串行编程操作时的编程吞吐量的维持，故障区块管理特别有用。使用者可通过设定串行位(SEQ)654，而启动串行编程模式。

本发明的叙述包括其在此所提的应用以及优点仅为说明之用，并非用以限制本发明于申请专利范围中的范围。在此所述的实施例的变形以及修改皆为可能，且本领域技术人员也都知道实际替代以及等同于本发明的各种元件，可经由研究本专利说明书而得。举例来说，尽管在此所述的许多实施例用于串行与非门快闪式存储器，在此所述的特定技巧例如通电顺序、模式选择以及跨越页面边界与自逻辑性地连续存储器地址而不用等待时间连续数据输出等，可用于并行与非门快闪式存储器。再者，在此所给订的特定数值为说明之用，若有需要可自行修改。语汇如“第一”以及“第二”等，为区别语汇而非解释为隐含一顺序或一整体的特定部份。这些或其他在此所述的实施例的变形以及调整，包括在此所述的实施例的替代以及等同物，可在不背离本发明的范围以及精神下得到，包括本发明所述的申请专利范围。

Claims (11)

1.一种存储器编程方法，其特征在于，所述存储器编程方法适用于利用一存储器装置的一数据暂存器以及一快取暂存器作为一与非门快闪式存储器阵列的一页面缓冲器，而将来自于一数据汇流排的一编程数据的页面编程至所述存储器装置的所述与非门快闪式存储器阵列，所述存储器编程方法包括：

将来自所述数据汇流排的所述编程数据的一第一页面储存于所述快取暂存器；

对储存于所述快取暂存器的所述编程数据的所述第一页面执行一错误更正码操作，而建立经所述错误更正码操作处理的所述第一页面于所述快取暂存器；

从所述快取暂存器将经所述错误更正码操作处理的所述第一页面储存于所述数据暂存器；

将经所述错误更正码操作处理的所述第一页面自所述数据暂存器编程至所述与非门快闪式存储器阵列；

在与编程所述第一页面步骤相重叠的时间中，自所述数据汇流排将所述编程数据的一第二数据页面储存于所述快取暂存器；以及

在与编程所述第一页面步骤相重叠的时间中，对储存于所述快取暂存器的所述编程数据的所述第二页面进行所述错误更正码操作，而建立经所述错误更正码操作处理的所述第二页面于所述快取暂存器。

2.如权利要求1所述的存储器编程方法，其特征在于，所述存储器编程方法还包括：

将经所述错误更正码操作的所述第二页面自所述快取暂存器储存于所述数据暂存器；

将经所述错误更正码操作的所述第二页面自所述数据暂存器编程至所述与非门快闪式存储器阵列；

在与编程所述第二页面步骤相重叠的时间中，自所述数据汇流排将所述编程数据的一第三页面储存于所述快取暂存器；以及

在与编程所述第二页面步骤相重叠的时间中，对储存于所述快取暂存器的所述编程数据的所述第三页面进行所述错误更正码操作，而建立经所述错误更正码操作处理的所述第二页面于所述快取暂存器。

3.如权利要求1所述的存储器编程方法，其特征在于，

所述快取暂存器包括多个分离式可控制部份；

对所述第一页面执行所述错误更正码操作步骤包括分别对储存于所述快取暂存器的所述分离式可控制部份的所述编程数据的所述第一页面的多个部份执行所述错误更正码操作；以及

对所述第二页面执行所述错误更正码操作步骤包括分别对储存于所述快取暂存器的所述分离式可控制部份的所述编程数据的所述第二页面的多个部份执行所述错误更正码操作。

4.如权利要求1所述的存储器编程方法，其特征在于，

所述快取暂存器包括多个分离式可控制部份；

对所述第一页面执行所述错误更正码操作步骤包括对储存于所述快取暂存器的所述编程数据的所述第一页面执行所述错误更正码操作，其中所述快取暂存器的所述分离式可控制部份被控制为单一页面；以及

对所述第二页面执行所述错误更正码操作步骤包括对储存于所述快取暂存器的所述编程数据的所述第二页面执行所述错误更正码操作，其中所述快取暂存器的所述分离式可控制部份被控制为单一页面。

5.如权利要求1所述的存储器编程方法，其特征在于，

所述快取暂存器控制为单一页面；

对所述第一页面执行所述错误更正码操作步骤包括对储存于所述快取暂存器的所述编程数据的所述第一页面执行所述错误更正码操作；以及

对所述第二页面执行所述错误更正码操作步骤包括对储存于所述快取暂存器的所述编程数据的所述第二页面执行所述错误更正码操作。

6.如权利要求1所述的存储器编程方法，其特征在于，在编程步骤之前还包括：

取得要被编程的一页面的一地址；

在所述存储器装置中的一查找表暂存器中查找，其中所述查找表暂存器用以维持多个故障区块的多个逻辑区块地址与多个实体区块地址的对应关系，以确认要被编程的所述页面的所述地址是否与所述查找表暂存器中的任何逻辑区块地址相符合；以及

当所述查找步骤无法找到与要被编程的所述页面的所述地址相符合的逻辑区块地址时，利用要被编程的所述页面的所述地址来建立一编程地址，当所述查找步骤找到与要被编程的所述页面的所述地址相符合的逻辑区块地址时，利用所述查找表暂存器中对应符合的逻辑区块地址的一实体区块地址来建立所述编程地址；

其中所述编程步骤包括，利用所述编程地址将来自所述数据暂存器的经过所述错误更正码操作的所述第一页面编程至所述与非门快闪式存储器阵列。

7.一种存储器装置，其特征在于，所述存储器装置包括：

一与非门快闪式存储器阵列；

一行解码器，耦接至所述与非门快闪式存储器阵列；

一数据暂存器，耦接至所述与非门快闪式存储器阵列；

一快取暂存器，耦接至所述数据暂存器；

一错误更正码电路，耦接至所述快取暂存器；

一列解码器，耦接至所述快取暂存器；以及

一控制电路，耦接至所述行解码器、所述列解码器、所述数据暂存器、所述快取暂存器以及所述错误更正码电路，其中所述控制电路包括用以执行以下功能的多个逻辑以及暂存器元件：

将所述编程数据的一第一页面储存于所述快取暂存器；

利用所述错误更正码电路对储存于所述快取暂存器的所述编程数据的所述第一页面执行一错误更正码操作，以建立所述快取暂存器中的经过所述错误更正码操作的所述第一页面；

在与编程所述与非门快闪式存储器阵列相重叠的时间中，将所述编程数据的一第二页面储存于所述快取暂存器；以及

在与编程所述与非门快闪式存储器阵列相重叠的时间中，对储存于所述快取暂存器的所述编程数据的所述第二页面执行所述错误更正码操作，以建立经所述错误更正码操作的所述第二页面于所述快取暂存器。

8.如权利要求7所述的存储器装置，其特征在于，所述控制电路还包括用以执行以下功能的多个逻辑以及暂存器元件：

自所述快取暂存器将经所述错误更正码操作的所述第二页面储存于所述数据暂存器；

自所述数据暂存器将经所述错误更正码操作的所述第二页面编程至所述与非门快闪式存储器阵列；

在与编程所述第二页面步骤相重叠的时间中，自所述数据汇流排将所述编程数据的一第三页面储存于所述快取暂存器；以及

在与编程所述第二页面步骤相重叠的时间中，对储存于所述快取暂存器的所述编程数据的所述第三页面执行所述错误更正码操作，以建立储存于快取暂存器的经所述错误更正码操作的所述第三页面。

9.如权利要求7所述的存储器装置，其特征在于，所述快取暂存器包括多个分离式可控制部份。

10.如权利要求7所述的存储器装置，其特征在于，所述快取暂存器控制为单一页面。

11.如权利要求7所述的存储器装置，其特征在于，所述存储器装置还包括一查找表暂存器，其中所述查找表暂存器用以维持多个故障区块的多个逻辑区块地址与多个实体区块地址的对应关系，其中所述控制电路还包括用以执行下列功能的多个逻辑以及暂存器元件：

取得要被编程的一页面的一地址；

在所述查找表暂存器中查找，以确认要被编程的所述页面的所述地址是否与所述查找表暂存器中的任何逻辑区块地址相符合；以及

当所述查找步骤无法找到与要被编程的所述页面的所述地址相符合的逻辑区块地址时，利用要被编程的所述页面的所述地址来建立一编程地址，当所述查找功能找到与要被编程的所述页面的所述地址相符合的逻辑区块地址时，利用所述查找表暂存器中对应符合的逻辑区块地址的一实体区块地址来建立所述编程地址；

其中所述编程功能包括，利用所述编程地址将来自所述数据暂存器的经过所述错误更正码操作的所述第一页面编程至所述与非门快闪式存储器阵列。