JP2001526443A - バルク動作のための不揮発性セルのブロック選択のためのフラグレジスタを有する集積回路 - Google Patents

Abstract

(57)【要約】 不揮発性メモリセルを含む、ＰＬＤ、ＦＰＧＡ、フラッシュベースのマイクロコントローラ、ＥＥＰＲＯＭ、フラッシュメモリ装置、または他の集積回路のそのようなメモリセルにおいてバルクプログラム、消去、検証およびマージン化動作を実行する際に用いるバルク動作論理回路系（図１）は、バルク動作がそれに対して制限される１つ以上の選択されるセルブロックを指定するためのフラグレジスタ（３１）を含む。このバルク動作回路系は、状態機械（１３）および対応の制御論理（１７、１９）を伴い、システムクロック信号を分配し制御信号を命令レジスタ（２１）とフラグレジスタ（３１）とアドレスレジスタ（３３）と１つ以上のデータレジスタ（３５）とに与えることにより、命令およびデータの直列入力（ＳＤＩ）を介するそれらレジスタへのロードを制御するコントローラ（１１）を含む。この状態機械はモード信号（ＭＯＤＥ）に応答してそれを通常ユーザ状態からバルク動作状態へ切換える。フラグレジスタ（３１）を用いることにより、命令の組（図４）をレジスタロード命令および基本的なバルク動作命令（およびレジスタからの直列出力を用いてのフロースルー動作）の単純化を可能にし、その一方で、さまざまなバルク動作に対し幅広いさまざまな考えられ得るブロック選択を与える。

Description

【発明の詳細な説明】

【０００１】

【技術分野】

この発明は、不揮発性セル（ＥＥＰＲＯＭまたはフラッシュメモリセル）、た
とえばプログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、
フラッシュベースのマイクロコントローラ、およびその他の再構成可能論理、な
らびにＥＥＰＲＯＭおよびフッシュメモリデバイスのブロックを含む集積回路に
関する。この発明は、特に、そのような回路における、消去、プログラミング、
検証、マージン化またはその他の動作のために特定された不揮発性素子または素
子の群をアドレス指定または選択するための手段、および特にそのような選択ま
たはアドレス指定のための逐次手段に関する。

【０００２】

【背景技術】

再構成可能論理のシステム内プログラミングおよびデバッグは、通常は、たと
えばプログラミング、消去、検証、信頼性ストレスおよびマージン化動作といっ
た、不揮発性メモリセルの群上におけるバルク動作で実行される。論理チップに
おいては、メモリセルは、機能ブロック（汎化論理ブロックとしても知られる）
、および入力／出力ブロック（またはマクロセル）、ならびに、それらブロック
を互いにおよびデバッグピンに相互接続することによりさまざまな信号をそのデ
バイス内で経路付ける他のメモリセルを構成およびプログラムするためのメモリ
セルを含み得る。それらのプログラミングを介して実行されるそのような回路お
よび論理機能の複雑さのため、デバイスを容易にデバッグしおよび必要な場合に
は再プログラムできることは非常に有用である。エラーが見つかったときには必
ずチップ全体を消去および再プログラムしなければならない事態を避けるには、
訂正されることを必要とするセルの群（または「ブロック」）のみを選択できる
ことが役に立つ。同様に、より大きなシステムには、そのシステムがまずオンに
されたときにプログラムが他の不揮発性チップにそこからロードされる不揮発性
メモリセルチップがしばしば含まれる。不揮発性メモリチップにおいてセルから
なる異なる群は、そのシステムの特定の不揮発性チップに割当てられてもよい。
不揮発性メモリのうち選択された部分の内容の変更において容易にするため、そ
のようなメモリチップは、しばしば、選択的にプログラマブルなブロックに区分
けされる。

【０００３】 さまざまなバルク動作のために不揮発性メモリセルのブロックを選択するため
、さまざまな方法が用いられてきた。１つのそのような方法では、静的電圧レベ
ルをデバイスの外部ピンまたは端子に対してその動作中に与えることにより、異
なるセル群および異なるデバイス動作から選択を行なう。特に、アドレスピンに
よって、どのセル群が動作されることになるかが選択されるが、そこでは、各ア
ドレス（つまりピンレベルの組）によって、独自の、重複しないセルの組が選択
される。デコードされたアドレスと、特定のデバイス動作に対し選択されたセル
の組との間には、１対１マッピングがある。たとえば、２進入力レベルを受ける
１０本のアドレスピンは１０２４（＝２¹⁰）までの異なるセル群を選択し得る。
他の外部ピンは、どのタイプの動作が生ずるべきかを選択する。データピンは、
典型的には数が８本以上であり、デバイスデータを、それらピンからセルへ（プ
ログラミングのために）与え、セルからピンに（検証およびマージン化動作のた
めに）与える。典型的には、消去動作に対しては、入力データは必要とされない
。この完全に静的な方策の不利な点は、異なるセル群および動作の数が増大する
につれて必要とされる外部ピン数が急激に増大するという点である。したがって
、（２進入力ピンレベルを用いながら）Ｍ個の異なる動作の各々に対してＮ個の
独自のセル群をデコードしてデータを８つのデータピンに与えるには、少なくと
も［ｌｏｇ₂（Ｍ・Ｎ）］＋８のピンが必要である。

【０００４】 第２の選択法では、デバイスへおよびデバイスからのデータが直列ビットスト
リームとして与えられる。プログラミングの場合、単一のデバイスピンを通して
直列に入力されるデータ値は、そのデバイス内においてデータラッチに記憶され
、次いで、アドレスピン上のレベルの組によって指定されるセルに転送される。
消去動作および信頼性ストレス動作は、チップの設計およびデバイス技術に依っ
て、入力データを必要としてもよいししなくてもよい。検証動作およびマージン
化動作の場合には、データがセルからデータラッチに読込まれるが、それらはプ
ログラミングに対して用いられるものと同じラッチであり得る。ラッチされたデ
ータは、次いで、１本のデータ出力ピンにストリームで出力され得る。この直列
ビットストリーム技術は、データ転送のために必要とされるピンの数を１本に減
らす。（ただし、一部のデバイスでは２本の別個のピンがデータ入力およびデー
タ出力のために用いられる。）先に論じた完全に静的な方法にあるように、実行
されるべき特定の動作および動作される特定のセル群は、やはり、そのデバイス
の外部ピンに与えられる静的レベルによって特定される。Atmel ATF16V8デバイ スは、このデータストリーム法を、６本のアドレスピン、動作モードを選択する
ための３本のピン、入力および出力用の別個のデータピン、および１本のクロッ
クピンの、合計１２本のピンとともに用いる。上記の完全に静的な方法は、８ビ
ットの並列データを仮定する場合、１８本のピンを必要とする。

【０００５】 第３の方法は、データおよびエンコードされたアドレスの両方を直列ビットス
トリームとして対応のデータピンおよびアドレスピンに与え、それらビットを、
セル動作を開始する前に、データラッチおよびアドレスラッチに記憶させる。や
はり、デコードされたアドレスと重複しないセル群との間には１：１マッピング
が存在し、その動作はやはり静的レベルを並列でそのデバイスの複数の外部ピン
に与えることによって選択される。Atmel ATF22V10Cは、この技術を用いるデバ イスの一例である。この場合、アドレス、データ入力、データ出力、および動作
モード選択を十分に特定するためには、８本のピンが必要とされる。しかしなが
ら、この方法には、選択可能なセル動作の数の増大に対しより多くのピンを必要
とするという不利な点が依然としてある。

【０００６】 第４の選択技術は、直列にストリーム化されたデータ、アドレスおよび命令コ
ードを用いる。この方法は、Turnerらへの米国特許第４，８５５，９５４号、Jo
sephsonらへの第５，２３７，２１８号、およびTsuiらへの第５，４１２，２６ ０号、ならびにIEEE Spec. 1149.1（一般にJoint Test Action Group［JTAG］sp
ec.と称される）に教示されている。この標準化された方法は、内部状態機械、 １組のシフトレジスタ、およびわずか４本のデバイスピンを用いて、さまざまな
動作を実現する。状態機械は、通常ユーザ状態、コマンドロード状態およびプロ
グラム実行状態を含み、それらは、モードピン、クロックピンおよび直列データ
入力（ＳＤＩ）ピンを適切な態様にて駆動することにより変更され得る。さらに
、直列データ出力（ＳＤＯ）ピンによって、複数のデバイスをバルクプログラム
動作およびテスト動作のためにデイジー鎖態様にて相互に直列接続またはカスケ
ードする。これら制御ピンは、状態機械がその通常ユーザモードにあるときに機
能ピンとして用いられるピンを多重化することによって利用可能とされ得る。シ
ステム内プログラム（ＩＳＰ）動作におけるそれらの使用に加えて、さらに、そ
れら制御ピンは、境界走査動作（別個の状態機械を用いてもよい）によって共有
され得る。シフトレジスタは、命令レジスタと、アドレスレジスタと、１つ以上
のデータレジスタとを含む。状態機械がそのコマンドロード状態にある場合、コ
マンドまたは命令が直列にＳＤＩピンを介して命令レジスタにシフトされ次いで
デコードされる。プログラム実行状態では、デコードされた命令が実行される。
命令は、アドレスのアドレスレジスタへの直列シフト、データのデータレジスタ
の１つへの直列シフト、およびアドレスレジスタにより示されるアドレスでの不
揮発性セルの群のプログラミング、消去または検証を、必要な場合には特定のデ
ータレジスタ内のデータを用いて行なうコマンドを含み得る。（消去動作はデー
タレジスタからのいかなるデータも必要としない。）さまざまな命令は、実行さ
れるべきさまざまなタイプの動作を選択するのみならず、動作されるべきさまざ
まなセル群またはセルブロックを特定してもよい。たとえば、Tsuiらの特許には
、アーキテクチャブロック消去（ＡＲＣＨＢＥ）、論理アレイブロック消去（Ａ
ＲＲＢＥ）、プログラマブル相互接続アレイブロック消去（ＰＩＡＢＥ）および
グローバルブロック消去（ＧＢＥ）を含む、セル消去のためのいくつかのさまざ
まな命令が列挙されている。

【０００７】 ＪＴＡＧ法の利点は、それが実施にあたりわずか４本のピンしか必要としない
という点である。この方法は標準化されているため、プログラミングおよびテス
トハードウェアの開発、ならびにそれをサポートするソフトウェアは、デバイス
製造業者およびユーザの両方にとって比較的単純である。さまざまなセルブロッ
クに対してさまざまな命令を加えることによって、同じ基本タイプの動作がさま
ざまな（おそらくは重複する）セルブロックに対して実行され得、デバイス検証
および特徴化に対するかなりの柔軟性が加えられる。重複するセル群を用いるこ
とは、どのようなデバイス機能欠陥をもより速やかに分離すること、さまざまな
セル群の動作上の範囲限界をより容易に特徴付けること、およびより高速な製造
デバイステストを可能にすることに対する一助となり得る。しかしながら、この
方策の不利な点は、より多くの命令が加えられるにつれ、命令デコーダがより複
雑になるという点である。Ｎ個のさまざまなタイプの動作の各々に対してＮ個の
さまざまなセル群の選択を与えるためには、Ｎ×Ｍの命令が必要である。

【０００８】 第５の方法は、ＪＴＡＧ法のアドレスレジスタおよび内部アドレスデコーダを
、任意の１セル動作に対し個々に選択可能でなければならないセルの各群ごとに
１ラッチビットで置換える。十分にデコードされたアドレスは、次いで、ラッチ
の組へとストリーム化される。たとえば、Altera MAX PLD セルアレイは、この 方法を、そのアレイのセルの各行ごとに１ビットを含む行ラッチを用いて実現す
る。データラッチは各アレイ列ごとに１データビットを記憶し、データはそれら
データラッチとストリーム化される。行ラッチおよびデータラッチは、ともにな
って、どのビットがバルク動作に対して選択されるかを選択する。アレイ内の各
不揮発性セルは、その対応の行ラッチビットおよびデータラッチによって独自に
識別される。さらに、複数の行ラッチビットをセットすることにより、任意の組
の行を同時に選択し得、それによって、柔軟性のある重複セル群能力が与えられ
る。しかしながら、行のプログラミングは個々に選択可能でなければならないた
め、この方法は各行ごとに別個のラッチビットを必要とし、したがって、多数の
行を伴うデバイスにおいては多数のラッチビットが必要とされる。他の不利な点
は、行ラッチビットによってアレイ内のセル群がすべての種類の動作に対して同
じ態様で分割されるという点である。さらに、動作中の行のみが異なるビット値
を必要とする一方で、すべての行ラッチビットも依然としてすべてのセル動作に
対しデータをロードされなければならない。このようなことすべてによって、大
型デバイスに対しては、時間およびコストがさらにかかる。

【０００９】 多数の不揮発性メモリ装置は、フラグを用いることにより、それら装置の耐久
寿命または使用可能寿命の最大化を、各メモリセルが経なければならない消去サ
イクル数を最小限にすることによって行なう。たとえば、米国特許第５，４９１
，８０９号では、Coffmanらによって、過消去および低耐久性の問題を回避すべ くメモリセルのブロックの不要な消去を取除き、かつ、特定されたブロックを消
去および変更から守り得る、たとえばフラッシュＥＥＰＲＯＭのようなブロック
消去可能不揮発性メモリを消去する方法が開示されている。この方法では、各ブ
ロックごとに「スキップダット（skipdat）」ラッチを含むメモリコントローラ が用いられる。各スキップダットラッチは、特定のブロックに対するフラグレジ
スタとして機能して、そのブロックが、（１）既に消去状態にありしたがって消
去される必要がないか、または（２）その消去を防止するよう既に保護されてい
るか、または（３）消去および保護のいずれもなされてはないかを、メモリコン
トローラに示す。メモリコントローラは、既に消去されているかまたは消去から
保護されているとしてフラグを立てられているどのようなブロックの消去も試み
られないよう、消去動作を制御する。メモリ装置が区分けされるどのブロックも
それ自身のスキップダットラッチを必要とするため、そのようなラッチの数は極
めて大きくなり得る。他の例として、米国特許第５，４１４，６６４号および５
，５９６，５３０号においては、Linらによって、メモリセルのブロックに組織 化され、消去検証回路、ブロック消去フラグおよび制御論理を用いることにより
、消去検証動作に失敗するブロックのみを再消去し、それによって、既に適切に
消去されたブロックの過消去を回避するフラッシュＥＰＲＯＭが開示されている
。消去動作は、選択されたブロックに対してブロック消去フラグをセットするこ
とにより開始する。セットされたフラグを有するすべてのブロックが消去される
。消去検証動作は、セットされたフラグを有するブロックの消去を検証し、次い
で、その検証テストに合格したブロックのフラグをリセットまたはクリアする。
次いで、再消去動作を、フラグがセットされたままであるブロック、つまり消去
検証テストに失敗したブロックに対してのみ生じさせる。

【００１０】 米国特許第５，３８８，０８３号、第５，４７９，６３８号、および第５，４
８５，５９５号では、Assarらによって、ハードディスクドライブにとって代わ るためのフラッシュメモリアーキテクチャが記載されている。フラッシュメモリ
セルは、最終的にだめになるまでの消去−書込サイクルが有限回であるので、そ
のフラッシュメモリが大量記憶装置として用いられ得るようにするために、その
メモリ装置は、「使用済／未使用」および「旧／新」フラグの組を用いる摩耗均
一化技術を用いることにより、（１）情報が中に記憶される（使用済）かまたは
空である（未使用）メモリブロックを識別し、および（２）使用済ブロックのう
ちのどれがファイルのとって代わられたバージョンを含み（旧）、およびどの使
用済ブロックがファイルの現在のバージョンを含むか（新）を示す。ファイルを
更新する際、変更されたファイルは、空のブロックにのみ、つまり「未使用」と
ラベル付けされるブロックにのみ書込まれる。書込まれたブロックは次いで「使
用済」および「新」としてラベル付けされ、一方で、取って代わられたブロック
は「旧」として再ラベル付けされる。メモリ装置がいっぱいになると、マルチセ
クタ消去サイクルを実行することにより、旧／新フラグが「旧」にセットされて
いるブロックを消去する。８ビットフラグまたはレジスタによって、各ブロック
ごとに消去数を追跡する。任意の特定のブロックに対する消去数が所定の最大値
に近づくと必ずそのブロックの内容は最小数の消去サイクルを有する空のブロッ
クに移動されて「消去禁止」フラグがその重く消去されたブロックに対してセッ
トされる。すべてのブロックがその所定最大値に達した後、消去カウンタおよび
禁止フラグはクリアされ、そのアルゴリズムが繰返される。かくして、この方法
によって、どのブロックも他のいかなるブロックよりも実質的により頻繁に消去
されることはないことが保証される。さまざまなフラグは、コンピュータにより
用いられる論理アドレスとメモリアーキテクチャにおける実際の物理アドレスと
の間の対応マップとともに、不揮発性メモリに記憶され得る。ここでも、フラグ
数は、増大するブロック数（ハードドライブセクタに対応する）とともに増大す
る。

【００１１】 この発明の目的は、集積回路に対し、不揮発性セルと、その回路のそれら不揮
発性セルのさまざまな群をさまざまなバルク動作に対し最小数の必要とされる外
部ピン、命令および内部記憶ビットを用いながら選択し得るシステム内プログラ
ム法とを提供することである。

【００１２】

【発明の開示】

上記の目的は、フラグレジスタを組込む集積回路内のバルク動作論理回路系に
よって満足される。このフラグレジスタは、そのフラグレジスタ内のビットが集
積回路の不揮発性メモリセル別のブロックを指定するよう変更されるまで、バル
ク動作がそれに対して限定される選択されたブロックを指定する。このバルク動
作論理回路は、上述の先行のＪＴＡＧ法の上に発展し改良されて、命令セットを
単純化し、その一方で、バルク動作において動作され得る異なるセル群またはセ
ルブロックの数においてより大きな柔軟性を与える。（バルク動作とは、同時ま
たはシーケンスでのいずれにかかわらず、デバイス内のメモリセルのあるブロッ
ク全体にて実行される動作、たとえば、ＦＰＧＡデバイスにおいて相互接続アレ
イをプログラムするすべてのセルの消去などである。一般的なバルク動作には、
プログラミング、消去、検証、およびマージン化が含まれる。） フラグレジスタに加えて、バルク動作論理回路系は、アドレスレジスタと、１
つ以上のデータレジスタと、対応の命令デコード手段を伴う命令レジスタと、状
態機械および対応の制御回路系からなってもよいバルク動作コントローラとを含
む。先行のＪＴＡＧ回路にあるように、論理は、モード信号と、システムクロッ
クと、直列入力と、直列出力とに対するわずか４本の外部ピンしか必要といない
。さまざまなレジスタは、エンコードされた命令と、フラグビットと、アドレス
ビットと、データとを、直列に、直列入力端子を介して受取る。直列出力によっ
て、複数のデバイスが互いにデイジー連鎖され、直列入力ビットはそれらの対応
のレジスタを介して直列出力端子およびその連鎖内の次のデバイスへ流れる。コ
ントローラ、および特にその状態機械は、モード信号およびシステムクロック信
号に応答して、通常ユーザ状態とバルク動作状態との間を遷移する。コントロー
ラは、クロック信号をシステムクロック入力からさまざまなレジスタへ分配し、
制御信号を与えることによって、命令の命令レジスタへのロードおよびデコード
された命令の実行（他のレジスタのロードを含む）をその状態機械のバルク動作
状態中に実行する。フラグレジスタが集積回路のアドレスデコーダと相互作用す
ることにより、そのレジスタに記憶されるフラグビットによって指定される選択
されたセルブロックのみがバルク動作に対して可能化される。

【００１３】 集積回路においてバルク動作を実行するための方法は、コントローラの状態を
モード信号によって通常ユーザ状態からバルク動作状態へ切換えるステップと、
交互にレジスタロード命令を命令レジスタにロードし１つ以上のフラグビット、
アドレスビットまたはデータビットを対応のフラグレジスタ、アドレスレジスタ
またはデータレジスタにロードするステップと、バルク動作命令を命令レジスタ
にロードするステップと、１つ以上のフラグレジスタ、アドレスレジスタおよび
データレジスタを用いてその命令により指定されるバルク動作を実行するステッ
プとを含む。実行されるバルク動作は、フラグレジスタによって選択されるセル
のブロックにのみ限定される。

【００１４】

【この発明を実施するベストモード】

図１および２を参照して、バルク動作能力を有する不揮発性セルを伴う集積回
路は、その能力を与えるよう示される論理を有する。ハードウェアの大部分は、
基本的には、ＪＴＡＧ規格（ＩＥＥＥ １１４９．１−１９９０）に従う境界走
査およびシステム内プログラミングを実施するのに用いられるものと同様である
が、ただし、この発明のブロック選択を可能にするさらなる改良点を伴うもので
ある。このバルク動作能力を有する集積回路は、プログラマブル論理デバイス（
ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、フラッシュベ
ースのマイクロコントローラ、およびＥＥＰＲＯＭまたはフラッシュメモリセル
を含む他の再構成可能論理、ならびに不揮発性メモリチップ、たとえば個々に選
択可能なブロックに区分け可能なＥＥＰＲＯＭおよびフラッシュメモリ装置など
を含む。バルク動作には、プログラミング、検証、マージン化、および消去が含
まれ、不揮発性セルの全ブロックがその特定の動作に対して選択される。指定さ
れたセルブロックまたはセル群は他の指定されたブロックと重複してもよく、さ
まざまな動作が区別されるブロックの組において実行されるかもしれない。

【００１５】 バルク動作論理回路系は、端子ＭＯＤＥ、ＴＣＬＫおよびＲＳＴ上にそれぞれ
与えられるモード信号、クロック信号およびリセット信号に応答してクロック信
号および制御信号をその論理回路系の他の部分（レジスタを含む）に与えるコン
トローラ１１を含む。このコントローラ１１は、状態機械１３と、デコード論理
１５と、制御論理１７と、クロック論理１９とを含み得、それらはすべて制御線
１４、１６および１８を介して接続され得る。状態機械１３は、ＩＥＥＥ規格１
１４９．１−１９９０に従って、そのときの機械状態ならびにＭＯＤＥ端子、Ｔ
ＣＬＫ端子およびＲＳＴ端子からの信号レベルに基づく状態等式の組を処理する
ためのＰＬＡ型回路として実施され得る。代表的な状態図が図５に示され、以下
で論じられる。状態機械１３の状態はデコード論理ブロック１５によってデコー
ドされ、そのデコードされた状態を用いて制御論理ブロック１７およびクロック
論理１９を制御する。制御論理１７は、以下にさらに記載されるように、さまざ
まなレジスタを制御する。クロック論理１９は、ＴＣＬＫ端子からクロック信号
を受取り、入力されるクロック信号をレジスタに与える。

【００１６】 バルク動作論理回路系は、対応の命令デコード回路２３を伴う命令レジスタ２
１をさらに含む。命令は、直列データ入力（ＳＤＩ）端子から信号線２０を介し
て受取られ、状態機械１３のデコードされた状態に従って命令レジスタ２１にシ
フトされる。デコードされた命令は制御論理ブロック１７に与えられ、それは、
次いで、ＳＤＩ端子にて受取られたデータを、デコードされた命令に従って、レ
ジスタ３１、３３、３５（３６〜３８）のうち選択された１つに向ける。

【００１７】 この発明の論理回路系の独自の特徴は、バルク動作中に動作されるべき不揮発
性セルのブロックを指定するためのフラグレジスタ３１を設けることである。こ
れについては後でより詳細に論ずる。他のレジスタとしては、アドレスレジスタ
３３および１つ以上のデータレジスタ３５が含まれる。１つのデータレジスタの
みが絶対的に必要不可欠である。複数のデータレジスタを用いることによって、
これらのレジスタからプログラムされるべき不揮発性セルの群へ至るプログラム
線のレイアウトを単純化してもよい。したがって、１つのデータレジスタ３８を
デバイスの入力／出力マクロセルを構成することに供し、別のデータレジスタ３
７を各汎化論理ブロックにおいて（たとえばＦＰＧＡにおいて）不揮発性セルを
構成およびプログラムすることに供してもよく、さらに別のデータレジスタ３６
をたとえばプログラマブル相互接続アレイ（ＰＩＡ）に対するようにデバイスの
他の不揮発性セルをプログラムすることに供してもよい。異なるタイプのデバイ
スは異なる数のデータレジスタを有してもよい。

【００１８】 図１および図２の回路系はマルチプレクサ４１をさらに含み、その出力４２は
出力バッファ４３を介して直列データ出力（ＳＤＯ）端子に接続されている。こ
のＳＤＯ端子によって、複数のデバイスのすべてのシステム内プログラミングの
ためにそれらデバイスが互いに直列に連鎖される。ＳＤＯマルチプレクサ４１は
、命令レジスタ２１の出力から入力４０ａを受取り、さまざまな他のレジスタ３
１、３３、３５、（３６〜３８）の出力から他の入力４０ｂを受取る。制御論理
ブロック１７によって制御信号が線４４にて与えられることにより、出力バッフ
ァ４３が可能化（または不能化）され、マルチプレクサ４１への入力のうちのど
れがバッファ４３を介してＳＤＯ端子に与えられるかが選択される。したがって
、出力バッファ４３が可能化されると、ＳＤＩ端子からシフトインされたデータ
がその選択されたレジスタおよびマルチプレクサ４１を介してＳＤＯ端子に転送
され、したがって、その連鎖における次のデバイスに渡される。この可能化はＦ
ＬＯＷＴＨＲＵ命令（たとえば命令レジスタ（ＩＲ）コード１１１）に応答して
生ずる。

【００１９】 先に述べたように、この発明の主要な特徴は、フラグレジスタ３１を用いるこ
とにより、どのセルが後のデバイス動作によって動作されるかを制御することで
ある。このフラグレジスタは、フラグビットを記憶するラッチの組から構成され
る。各フラグビットの出力は、たとえばアドレスデコード回路系のようなそのデ
バイスの対応の論理を変更し、したがって、特定されたセルブロックが選択され
る。バルク動作（たとえば、プログラマブルデバイスの選択されたセルの消去）
は、フラグレジスタにおいてセットされるフラグ、または暗示アドレス指定にあ
るようにフラグレジスタをアドレスレジスタと組合せたもの、または代替的にア
ドレスレジスタのみでの直接的アドレス指定によって、実行され得る。

【００２０】 図３は、６ビットフラグレジスタおよび典型的なフラグビット割当の、考えら
れ得る１例を示す。ビット０、１および２は、たとえば、プログラマブル相互接
続アレイ（ＰＩＡ）のプログラムされる接続、論理アレイブロックのプログラム
される機能、ならびに論理およびＩ／Ｏブロックの特定の構成またはアーキテク
チャをそれぞれ担う、ＦＰＧＡデバイスにおける特定される不揮発性セルブロッ
クを指定する。さらに、これらのビットは、それらセルブロックを、消去動作に
対してのみ可能化し、他のバルク動作に対しては可能化しない。対照的に、ビッ
ト３、４および５は、セットされると、プログラミング、消去、検証、およびマ
ージン化といった、すべてのバルク動作に当てはまる。ビット３は不揮発性セル
アレイのすべての行を選択し、その一方で、ビット４および５は、たとえばセル
の偶数または奇数行または列といった、それらセルの部分集合のみを指定する。
したがって、フラグビット１が（たとえば論理レベル１に）セットされると、消
去命令が命令レジスタにロードされた後に、消去動作が不揮発性セルにおいてそ
のチップの一部つまりプログラマブル相互接続アレイに対して実行され、フラグ
ビット２がセットされる場合には、この例においては消去動作がそのチップの別
の部分つまり論理アレイブロックにおいて実行される。同様に、他のフラグビッ
トは、命令レジスタによって受取られた命令によって指定されたバルク動作に対
しそのデバイスのさらに他の部分に対するセルを選択する。異なるビットによっ
て特定される群は重複し得、したがって、任意の特定のセルが２つ以上のビット
によって選択されるかもしれない。さらに、これらは、セルアレイ内において各
個々のセルを（データラッチとの組合せで）独自に識別する能力を与えるよう十
分なフラグビットである必要はない。むしろ、ある動作では、たとえばセルのプ
ログラミングのために、アドレスレジスタにおけるエンコードされたアドレスを
用いてアレイビットを選択し、他の動作では、フラグビットおよびアドレスビッ
トの両方の組合せを用いて、選択されるセルを判断してもよい。したがって、フ
ラグビットは偶数番の行のみを可能化し（たとえば図３におけるフラグビット４
）、一方で、アドレスレジスタにおけるエンコードされたアドレスは特定の行（
それが偶数番行であるかまたは奇数番行であるかによって可能化または不能化さ
れる）を選択するかもしれない。代替的に、暗示アドレス指定では、アドレスレ
ジスタ内のアドレスがそのデバイスの異なる部分で再使用され、フラグビットは
どの部分が動作されることになるかを特定し得る。その場合、フラグビットはア
ドレスの一体的な部分になるという効果がある。好ましいデバイスでは、たとえ
ばそのデバイス全体が一度に１つのアドレスでプログラムされることになる場合
に、フラグレジスタを用いることなくこれまでのアドレス指定を可能にする。あ
る命令はフラグレジスタの内容を参照することにより実行され、他の命令はその
フラグレジスタが無視されている状態で実行されるかもしれない。

【００２１】 フラグレジスタは任意のサイズで有り得、異なるビットが１つ以上の特定の動
作に関連付けられ得る。さらに、複数のフラグレジスタを設けて、その各々を特
定の動作の制御に供してもよい。好ましいフラグレジスタは単一のピンを介する
直列入力のためのシフトレジスタであるが、速度が必要とされる場合には、複数
のデバイスピンからのフラグビットの並列入力を用いてもよい。さらに、これら
フラグビットは通常は不揮発性セルを指定するよう用いられるが、あるテスト動
作の場合には、揮発性セル（たとえばＳＲＡＭセル）も選択することが望ましい
場合もある。したがって、ある指定される群は、揮発性セルと不揮発性セルとの
組合せを含んでもよく、または揮発性セルのみさえ含んでもよい。

【００２２】 図４を参照して、バルク動作を実施するための命令の組は、セル群を指定する
ためのフラグレジスタを設けることによって、大きく低減される。エンコードさ
れた命令を用いてきた先行技術のデバイスは、同じ基本的動作を異なるセル群に
おいて実施するのに複数の命令を必要とした。このようなことはもはや必要では
ない。これに代わって、ある命令によってその動作が特定され、フラグレジスタ
によって、動作されるべきセル群が、おそらくはアドレスレジスタとの組合せで
識別される。この命令の組は、フラグレジスタ、アドレスレジスタ、および１つ
以上のデータレジスタを完全に含む、さまざまな特定のデータレジスタに対して
ロードを行なうよう、命令（０００、００１および０１０）を含む。２つ以上の
データレジスタが用いられる場合には、フラグレジスタ３１の内容を制御論理１
７によって読むことにより、どのデータレジスタ３６、３７または３８がロード
されるかを制御してもよい。さらに、この命令の組は、プログラミング、消去、
検証およびマージンを含む、特定のバルク動作の実行を指示する命令（０１１、
１００、１０１および１１０）を含む。最後に、命令（１１１）は、制御論理に
対しＳＤＯ端子への出力バッファを可能化するよう指示して、次の命令、フラグ
、アドレスまたはデータシーケンスをＳＤＩ端子から当該のレジスタを介してＳ
ＤＯ端子に通過させるよう指示する。他の命令の組も可能である。

【００２３】 図５を参照して、図２の状態機械１３がＩＥＥＥ規格１１４９．１−１９９０
に従って実施される。この状態機械のタイミングはＴＣＬＫ端子上のクロック信
号によって与えられる。この状態機械は、普通は、通常ユーザ状態、コマンドロ
ード状態、およびプログラム実行状態を含む、いくつかの考えられ得る状態を有
する。後者の２つの状態は、交互するロードサイクルおよび実行サイクルを伴う
バルク動作状態と総称されてもよい。この機械状態は、ＭＯＤＥ端子上にて与え
られるモード信号が、ＴＣＬＫ端子およびＳＤＩ端子によって受取られた信号と
組合されたものにより、変更される。したがって、たとえば、クロック信号遷移
でＭＯＤＥ＝ＨおよびＳＤＩ＝Ｌである場合、機械状態は、それが既に通常ユー
ザ状態にない場合には、その状態に変化してもよい。ＭＯＤＥ＝ＨおよびＳＤＩ
＝Ｈである場合には、機械状態は通常ユーザ状態からコマンドロード状態に変化
してもよく、またはそれが既にバルク動作状態のうちの１つにある場合には、そ
れはコマンドロード状態とプログラム実行状態との間で切換わることになる。Ｍ
ＯＤＥ＝Ｌである場合には、状態は変化せず、ＳＤＩ端子はデータ入力端子であ
る。通常ユーザ状態では、状態機械は不揮発性セルのプログラミングまたは他の
変動を防止し、デバイスは予めプログラムされたとおりに動作する。これは、パ
ワーアップでのデフォルト状態、またはオプションとしての端子ＲＳＴ上におけ
るリセット信号の受取りでのデフォルト状態である。一旦バルク動作状態に入る
と、状態機械が、図５に示される状態図に従って、たとえばプログラミング、消
去、検証およびマージン化といったバルク動作の制御を司る。典型的なプログラ
ムシーケンスが以下のように示されるが、ここで、ＤＲは日付レジスタのうち任
意のもの（フラグレジスタおよびアドレスレジスタを含む）、ＩＲは命令レジス
タを示す： （１） 論理リセット （２） ＩＳＰを実行 （３） ＤＲ走査を選択 （４） ＩＲ走査を選択 （５） ＩＲを捕捉 （６） ＩＲをシフト；Ｎ個のサイクルに対し繰返す（Ｎ＝ＩＲ長） コメント：命令＝ＬＯＡＤ ＦＬＡＧ （７） ＩＲを出る （８） ＩＲを更新する （９） ＤＲ走査を選択する （１０） ＤＲを捕捉する （１１） ＤＲをシフトする；Ｍ個のサイクルに対し繰返す（Ｍ＝フラグレジ
スタ長） コメント：データ＝「フラグビット」データ （１２） ＤＲを出る （１３） ＤＲを更新する （１４） ＤＲ走査を選択する （１５） ＩＲ走査を選択する （１６） ＩＲを捕捉する （１７） ＩＲをシフトする；Ｎ個のサイクルに対し繰返す コメント：命令＝記号ＬＯＡＤ ＡＤＤＲＥＳＳ （１８） ＩＲを出る （１９） ＩＲを更新する （２０） ＤＲ走査を選択する （２１） ＤＲを捕捉する （２２） ＤＲをシフトする；Ｋ個のサイクルに対し繰返す（Ｋ＝「アドレス
レジスタ」長） コメント：データ＝プログラミングアドレス （２３） ＤＲを出る （２４） ＤＲを更新する （２５） ＤＲ走査を選択する （２６） ＩＲ走査を選択する （２７） ＩＲを捕捉する （２８） ＩＲをシフトする；Ｎ個のサイクルに対し繰返す コメント：命令＝ＰＲＯＧＲＡＭ （２９） ＩＲを出る （３０） ＩＲを更新する （３１） ＩＳＰ／休止を実行する （３２） ＤＲ走査を選択する など。

【００２４】 この例においては、ステップのシーケンスはまず命令ＬＯＡＤ ＦＬＡＧをロ
ードし、次いでその命令を所望のフラグデータをフラグレジスタにロードするこ
とによって実行することがわかる。次に、命令ＬＯＡＤ ＡＤＤＲＥＳＳが命令
レジスタにロードされ、次いでその選択されたアドレスをアドレスレジスタにロ
ードすることによって実行される。データが既に予めデータレジスタにロードさ
れているものと仮定して、ＰＲＯＧＲＡＭ命令が命令レジスタにロードされると
、プログラミングは、状態機械が「ＩＳＰ／休止を実行する」状態に入ったとき
に開始され、状態機械がその状態を出ると終了する。しかしながら、実際のプロ
グラミング間隔の状態機械制御はこの発明には必要とされない。

【００２５】 動作されるべきセル群を指定するようフラグレジスタを用いることにより、必
要とされる命令の組がかなり単純化され、その結果、命令デコード回路系が単純
化される。さらに、このフラグレジスタによって、数多くの考えられ得るセル群
またはセルブロックがおそらくは互いに重複しながら指定され、さまざまな動作
が命令を複雑にすることなくさまざまなセル群にて動作し得る。特定されたセル
セクタまたはセルブロックにおいてのみ消去などのバルク動作を実行することは
、ユーザがそのチップの他の部分を再プログラムする必要をなくすため、かなり
のテスト時間量が節約され得る。チップの一部が特定的にプログラムされ消去さ
れ得る場合には論理テストがより単純化され、テスト時間を短縮しより確実にそ
のチップの利用度を保証する。

【図面の簡単な説明】

【図１】 この発明に従うバルク動作論理のブロック図である。

【図２】 この発明の好ましい実施例に従う図１の論理のより詳細なブロッ
ク図である。

【図３】 図１および図２の論理におけるフラグレジスタに対する例示的な
ビット割当を示す図である。

【図４】 この発明に従ってバルク動作を実行するべく図１および図２の論
理において命令レジスタにロードを行なうためのシステム内プログラミング命令
の表を示す図である。

【図５】 図１および図２の論理におけるコントローラ状態機械に対する状
態図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 タム，ジンルン アメリカ合衆国、95132 カリフォルニア 州、サン・ノゼ、ヘミングウェイ・ロー ド、1530 (72)発明者 ゴンガー，ジェフリー・エス アメリカ合衆国、94024 カリフォルニア 州、ロス・アルトス、ビーチウッド・レー ン、5328 (72)発明者 フェイ，ジェイムズ フランス、エフ−13100 エクサン・プロ バンス、リュ・デ・ラ・ペ、26・ビス (72)発明者 バーガー，ニール アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ミラー・アベニュ、 10200 (72)発明者 サイキ，ウィリアム・ジェイ アメリカ合衆国、94041 カリフォルニア 州、マウンテン・ビュー、マリポサ・アベ ニュ、706、ナンバー・２ Ｆターム(参考） 5B025 AD01 AD04 AD05 AD08 AD15 AE05 【要約の続き】 からの直列出力を用いてのフロースルー動作）の単純化 を可能にし、その一方で、さまざまなバルク動作に対し 幅広いさまざまな考えられ得るブロック選択を与える。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリセルを含む集積回路において、前記不揮発性
   セルからなる複数のブロックの１つを選択し、指定される動作を前記選択された
   ブロックにおいて実行するためのバルク動作論理回路であって、 モード信号とシステムクロック信号とに応答して集積回路の通常ユーザ状態と
   バルク動作状態との間で遷移し、前記バルク動作状態においてクロック信号およ
   び制御信号を与えるバルク動作コントローラと、 関連デコード手段を伴い、直列入力に接続され前記コントローラからの制御信
   号に応答して命令を前記直列入力を介して受取る命令レジスタとを含み、前記命
   令は前記関連デコード手段によってデコードされ、前記デコードされた命令は前
   記コントローラに与えられ、 前記バルク動作論理回路系はさらに、 すべて前記直列入力に接続され、前記デコードされた命令に対応する前記コン
   トローラからの制御信号に応答するデータレジスタとアドレスレジスタとフラグ
   レジスタとを含み、前記フラグレジスタは、集積回路のアドレスデコーダと相互
   作用して、前記不揮発性セルにおけるバルク動作の実行を、前記直列入力を介し
   て前記フラグレジスタにより受取られるフラグビットにより指定される前記セル
   のブロックのうち選択される１つのブロックにのみ限定する、バルク動作論理回
   路。
2. 【請求項２】 前記バルク動作論理回路がある集積回路は、前記不揮発性メ
   モリセルにより構成されかつプログラムされる、プログラマブル論理デバイス、
   フィールドプログラマブルゲートアレイ、およびフラッシュベースのマイクロコ
   ントローラからなる群から選択される論理デバイスである、請求項１に記載のバ
   ルク動作論理回路。
3. 【請求項３】 前記バルク動作論理回路系がある集積回路はブロックに区分
   けされる不揮発性メモリ装置である、請求項１に記載のバルク動作論理回路。
4. 【請求項４】 前記命令レジスタに関連付けられるデコード手段によってデ
   コード可能な命令の組は、コントローラに対し前記データレジスタ、前記アドレ
   スレジスタおよび前記フラグレジスタの１つに前記直列入力を介して直列に受取
   られるビットをロードするよう指示するレジスタロード命令と、コントローラに
   対し前記不揮発性セルにおいてバルク動作を実行するよう指示するバルク動作命
   令とを含む、請求項１に記載のバルク動作論理回路。
5. 【請求項５】 バルク動作命令は、前記フラグレジスタによって指定される
   セルのブロックを消去するための消去命令を含む、請求項４に記載のバルク動作
   論理回路。
6. 【請求項６】 前記バルク動作命令は、前記データレジスタからのデータを
   、前記アドレスレジスタによって指定されるアドレスにて、前記フラグレジスタ
   により指定されるセルのブロックにプログラムするためのプログラム命令を含む
   、請求項４に記載のバルク動作論理回路。
7. 【請求項７】 前記バルク動作命令は、前記アドレスレジスタによって指定
   されるアドレスにおけるメモリ内容を、前記フラグレジスタにより指定されるセ
   ルのブロックにおいて検証するための検証命令を含み、前記メモリ内容は、前記
   データレジスタから前記データレジスタに接続される直列出力を介して出力する
   ために、前記データレジスタに読出可能である、請求項４に記載のバルク動作論
   理回路。
8. 【請求項８】 前記バルク動作命令は、前記フラグレジスタによって指定さ
   れる前記セルブロックに対するマージン化命令を含む、請求項４に記載のバルク
   動作論理回路。
9. 【請求項９】 選択手段を介して前記命令レジスタと前記データレジスタと
   前記アドレスレジスタと前記フラグレジスタとの各々に接続される直列出力をさ
   らに含み、前記命令の組は、コントローラに対し、前記直列入力を介して直列に
   受取られたビットを、選択されたレジスタを介して前記直列出力に送るよう指示
   するフロースルー命令をさらに含む、請求項４に記載のバルク動作論理回路。
10. 【請求項１０】 前記バルク動作コントローラは状態機械および関連制御回
    路を含む、請求項１に記載のバルク動作論理回路。
11. 【請求項１１】 前記フラグレジスタのビット割当は、それぞれ、異なる重
    複する不揮発性セル群を前記ブロックとして指定する、請求項１に記載のバルク
    動作論理回路。
12. 【請求項１２】 前記フラグレジスタによって指定される前記セルブロック
    は他の指定されるブロックとは異なるサイズである、請求項１に記載のバルク動
    作論理回路。
13. 【請求項１３】 前記フラグレジスタにより指定される少なくとも１つのセ
    ルブロックは揮発性メモリセルを含む、請求項１に記載のバルク動作論理回路。
14. 【請求項１４】 セルのブロックに組織化される不揮発性メモリセルを含む
    集積回路においてバルク動作を実行する方法であって、 （ａ） 前記集積回路のバルク動作コントローラの状態を、前記コントローラ
    に与えられるモード信号によって、通常ユーザ状態からバルク動作状態に切換え
    るステップと、 （ｂ） 前記バルク動作コントローラの制御下において、交互に、レジスタロ
    ード命令を前記集積回路の命令レジスタにロードし、前記レジスタロード命令に
    応答して、フラグビット、アドレスビットおよびデータビットからなる１つ以上
    の組を、前記集積回路の対応のフラグレジスタ、アドレスレジスタおよびデータ
    レジスタに、前記レジスタに接続される直列入力を介してロードするステップと
    、 （ｃ） バルク動作命令を前記命令レジスタにロードするステップと、 （ｄ） 前記命令レジスタにおいて前記バルク動作命令により指定されるバル
    ク動作を実行するステップとを含み、前記バルク動作は、前記フラグレジスタに
    おいてフラグビットにより選択される１つ以上のセルブロックに対してのみ限定
    され、少なくともいくつかのバルク動作は前記アドレスレジスタおよび前記デー
    タレジスタの内容とともに前記フラグビットを用いる、方法。
15. 【請求項１５】 前記フラグビットが前記フラグレジスタにおいて変らない
    ままの状態でステップ（ｂ）〜（ｄ）を繰返すステップをさらに含み、少なくと
    も前記アドレスレジスタは同じバルク動作命令に対して異なるアドレスビットを
    再ロードされる、請求項１４に記載の方法。
16. 【請求項１６】 前記バルク動作命令は、消去動作命令、プログラム動作命
    令、検証動作命令およびマージン化動作命令からなる群から選択される命令のう
    ち１つ以上を含む、請求項１４に記載の方法。
17. 【請求項１７】 前記フラグレジスタのビット割当は不揮発性セルからなる
    異なる重複する群を前記ブロックとして指定する、請求項１４に記載の方法。