KR19980024750A

KR19980024750A - 메모리의 개선된 온-칩 동작

Info

Publication number: KR19980024750A
Application number: KR1019970047678A
Authority: KR
Inventors: 유-윙 잭슨 륭
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1996-09-20
Filing date: 1997-09-19
Publication date: 1998-07-06
Also published as: US5719880A; EP0831397A2; EP0831397A3; JPH10144087A; TW359819B

Abstract

본 발명의 메모리 제어는 집적 회로 메모리 동작에 대한 마이크로 명령어를 내포하는 마이크로 프로그램 판독 전용 메모리(CROM), 제어 판독 전용 메모리로부터 명령어를 선택하기 위한 프로그램 카운터 멀티플렉서(PCM), BILBO 제어를 가진 마이크로 명령어 디코더(MID/BC), 제어 신호를 테스트하기 위한 테스트 입력 멀티플렉서(TIM), 제어 신호를 발생시키기 위한 선택적 상태 출력 레지스터(SOR), 및 함수 호출을 가능하게 하는 서브루틴 스택(SS)을 포함한다. 프로그램 카운터(PC)는 BILBO 제어를 가진 마이크로 명령어 디코더(MID/BC)로부터의 인덱스 신호와 프로그램 카운터 멀티플렉스(PCM)로의 신호를 취하고 이들 신호로부터 다음번 마이크로 코드 어드레스를 발생시킨다. 집적 회로 메모리에 대한 복잡한 프로그램, 소거, 및 압축 명령어는 비교적 적은 수의 제어 판독 전용 메모리 장소와 비교적 작은 메모리 칩상의 표면적을 사용하여 구현된다. 프로세스를 보상하기 위해 제어 명령어들은 쉽게 변경되고, 집적 회로 메모리의 제조 시간 동안에 구조 개선이 이루어진다.

Description

메모리의 개선된 온-칩 동작

본 발명은 플래시 소거 가능 전기적 프로그램 가능 판독 전용 메모리(플래시 EPROM 또는 플래시 EEPROM) 어레이와 같은 비휘발성 집적 회로 메모리 어레이에 관한 것으로, 특히 이와 같은 메모리의 프로그래밍, 소거(erasing), 및 임계 전압 압축(compaction)과 같은 동작의 온-칩(on-chip) 제어에 관한 것이다.

본 명세서에서 논의되는 형태의 플래시 EPROM들은 (a) A Single Transistor EEPROM cell and its implementation in a 512K CMOS EEPROM, S. Mukherjee et al., IEDM 1985(p.616-619)와 (b) A 90㎱ 100K Erase/Program Cycle Megabit Flash Memory, V. Kynett et al., ISSCC 1989(p.140-141)에 기재되어 있다. 참고 (a)의 주제는 미국 특허 제4,698,787호에도 기재되어 있다.

초창기 때의 플래시 메모리는 기록 및 소거 동작을 수행할 때에 분리-칩 마이크로프로세서로부터의 복잡한 명령어를 필요로 한다. 예컨대, 마이크로프로세서로부터의 간단한 소거 명령어 대신에 마이크로프로세서는 소거 펄스의 길이와 소거가 적절한지 여부를 체크하는 테스트 루틴을 제공하도록 요구된다. 기록 및 소거 동작을 위한 명령어는 동일 형태의 칩들 간의 제조 오차를 수용하도록 변경될 수 있지만, 이러한 변경은 시스템 사용자에 의해 프로그램되어야 한다. 이러한 프로그래밍 변경은 추가적인 시스템 제조 시간을 필요로 한다. 게다가, 최대수의 프로그램/소거 주기를 초과한 후에는 플래시 메모리를 대체하기가 어렵게 되는데, 그 이유는 서로 다른 특성을 가진 대체 메모리들은 독립적인 칩 마이크로세서의 재프로그래밍을 필요로하며, 이 일은 최종 사용자에게는 번거러운 일이 되기 때문이다.

플래시 메모리 기술이 발전됨에 따라서, 최종 사용자들은 더욱 용이한 설치 사용, 및 교체를 바라고 있고, 이에 따라서 플래시 메모리의 프로그래밍 및 소거 동작에 대한 자동화된 제어 명령어를 개발해 오고 있다. 자동화된 프로그램 및 소거 제어 명령어는 이와 같은 플래시 EPROM의 기록 상태 머신(write state machine: WSM) 구조 내에 삽입된다. 이들 제어 명령어에 대한 코드는 기록 상태 머신 내의 제어 판독 전용 메모리(CROM) 내에 저장된다. 기록 상태 머신 내에 자동화된 프로그램 및 소거 명령어가 삽입된 상태에서, 외부 칩 마이크로프로세서는 단순한 소거 명령어를 공급할 필요만 있다. 즉, 외부 칩 마이크로프로세서는 기록 및 소거 동작을 수행하는데 필요한 펄스 길이 지시나 기타 다른 복잡한 정보를 공급할 필요가 없다. 삽입된 프로그램 및 소거 명령어에 의해서 메모리 제조 업자는 제조 오차를 보상하기 위해 프로그램 및 소거 제어 명령어를 변경시킬 수 있다.

메모리 어레이 외부의 한정된 공간 때문에, 만일 마이크로프로세서가 외부 메모리 칩 마이크로프로세서의 대부분의 특성을 갖고 있다면, 메모리 칩 상에 마이크로프로세서를 구성하는 것은 비실제적이다.

삽입된 프로그램 및 소거 제어 명령어의 종래 구현은 일반적으로 3개의 그룹, 즉 랜덤 로직 구현, 프로그램식 로직 어레이 방식 구현(PLA 방식 구현), 및 마이크로코드 ROM 방식 구현으로 구분된다.

첫번째 그룹인 랜덤 로직 구현은 일반적으로 플래시 EPROM 칩과 같이 메모리 칩 상에 많은 표면적을 소모한다. 랜덤 로직 구현을 이용하면, 프로그램 및 소거/압축 명령어 모두는 이들 명령어를 구현하는데 필요한 로직 게이트수가 많기 때문에 일반적으로 단순한 동작으로 제한된다.

두번째 그룹인 프로그램식 로직 어레이 방식 구현도 일반적으로 칩 면적이 크다. 통상적으로 자동화된 명령어를 구현하는데 사용될 때에 각 동작 모드에 각자의 프로그램식 로직 어레이가 제공된다. 이것은 하나의 플래시 EPROM 칩에 대해 최소한 4개의 프로그램식 논리 어레이, 즉 제어 동작에 대한 것, 프로그램 동작에 대한 것, 소거 동작에 대한 것, 그리고 압축 동작에 대한 것을 필요로 한다. 첫 번째 그룹보다 두번째 그룹을 이용하여 더 복잡한 명령어를 구현할 수 있지만, 상태 밀도는 높지 않다. 그 외에도, 제조 오차를 보상하기 위해 명령어를 변경하는 것도 일반적으로 어렵다.

세번째 그룹인 마이크로코드 ROM 방식 구현은 특별히 복잡한 동작이나 명령어에 대해서 융통성을 최대로 발휘하며 앞서의 다른 2가지 구현 그룹보다 상대적으로 칩 면적이 더 작다. 이런 형태의 구현은 마이크로 명령어 및 제어 데이타를 포함하는 제어 판독 전용 메모리(CROM), 제어 판독 전용 메모리(CROM)로부터 명령어를 선택하기 위한 프로그램 카운터 멀티플렉서(PCM), 마이크로 명령어 디코더(MID), 제어 신호를 테스트하기 위한 입력 테스트 입력 멀티플렉서(TIM), 제어 신호를 발생시키기 위한 선택적 상태 출력 레지스터(SOR), 및 함수 호출을 가능하게 하는 선택적 서브루틴 스택(SS)을 포함한다. 여기서 언급된 형태의 마이크로코드 ROM 방식 구현은 미국 특허 제5,491,660호(1996. 2. 13.자로 벤자민 H. 애시모어 2세(Benjamin H. Ashmore, Jr.)에게 허여됨. 이 특허는 텍사스 인스트루먼츠사에 양도되었음)와 제5,359,570호에 기재되어 있다.

마이크로코드의 고정 구문과 온-칩 동작의 성질 또는 종래 디바이스의 절차로 인해, 종래의 전체 프로그램 코드에 사용된 75개의 비트 중 약 2/3가 플래시 EPROM의 내부 회로 동작의 실제 제어에 이용되지 못한다. 대신에 이들 비트는 마이크로프로세서 내의 분기(branching), 테스트, 및 기타 다른 제어와 같은 일에 이용된다. 게다가, 프로그램, 소거, 및 압축 동작은 서로 완전히 독립적이므로 종래의 플래시 EPROM의 58개 제어 비트 중 약 1/3만이 동시에 전환(switch)된다. 그 결과, 출력 필드의 1/3만이 유효하게 이용되고 2/3는 그렇지 못해 낭비되고 있다.

따라서, 세 번째 그룹(마이크로 코드 ROM 방식 구현)에서 사용되는 제어 판독 전용 메모리의 크기를 성능이나 제어 속도의 저하없이 감소시킬 필요가 있다.

본 발명의 메모리 제어는 상기 언급된 미국 특허 제5,491,660호에 기재된 발명을 개선한 것이다. 개선된 메모리 제어는 마이크로 명령어 및 데이타를 포함하는 제어 판독 전용 메모리(CROM), 제어 판독 전용 메모리(CROM)로부터 명령어를 선택하기 위한 프로그램 카운터 멀티플렉서(PCM), 마이크로 명령어 디코더 및 BILBO 제어(MID/BC), 제어 신호를 테스트하기 위한 입력 테스트 입력 멀티플렉서(TIM), 제어 신호를 발생시키기 위한 선택적 상태 출력 레지스터(SOR), 및 함수 호출을 가능하게 하는 선택적 서브루틴 스택(SS)을 포함한다.

종래 기술에서와 마찬가지로, 본 발명에 따라 개선된 온-칩 플랙시 EPROM 제어는,

a) 제어 판독 전용 메모리 내의 정보 밀도가 높다. 그러므로 상대적으로 적은 수의 제어 판독 전용 메모리 장소를 사용하고, 이에 따라서 칩 크기를 더 작게해서 복잡한 프로그램, 소거, 및 압축 명령어가 구현되며,

b) 제어 판독 전용 메모리에 내포된 마이크로 코드를 간단히 변경하고, 이에 따라서 최소 비용으로 최대 설계 융통성을 제공함으로써 모든 제어 명령어가 쉽게 변경되는 이점을 제공한다.

본 발명의 메모리 제어는 집적 회로 메모리 동작에 대한 마이크로 명령어를 내포하는 마이크로 프로그램 판독 전용 메모리, 제어 판독 전용 메모리로부터 명령어를 선택하기 위한 프로그램 카운터 멀티플렉서, BILBO 제어를 가진 마이크로 명령어 디코더, 제어 신호를 테스트하기 위한 테스트 입력 멀티플렉서, 제어 신호를 발생시키기 위한 선택적 상태 출력 레지스터, 및 함수 호출을 가능하게 하는 서브루틴 스택을 포함한다. 프로그램 카운터는 BILBO 제어를 가진 마이크로 명령어 디코더로부터의 인덱스 신호와 프로그램 카운터 멀티플렉스로의 신호를 취하고 이들 신호로부터 다음번 마이크로 코드 어드레스를 발생시킨다. 집적 회로 메모리에 대한 복잡한 프로그램, 소거, 및 압축 명령어는 비교적 적은 수의 제어 판독 전용 메모리 장소와 비교적 작은 메모리 칩상의 표면적을 사용하여 구현된다. 프로세스를 보상하기 위해 제어 명령어들은 쉽게 변경되고, 집적 회로 메모리의 제조 시간 동안에 구조 개선이 이루어진다.

본 발명의 개선된 제어는 종래의 제어 판독 전용 메모리 크기의 1/3이다. 이와 같은 크기 감소에 의해서도 성능이나 제어 동작이 저하되지 않는다. 이것은 마이크로 명령어나 마이크로 코드 구문을 재정의하고 상기 언급된 미국 특허 제5,359,570호와 제5,491,660호에 기재된 회로의 설계를 변경함으로써 달성된다. 특히, 본 발명은 상기 언급된 특허들에 기재된 회로와 비교해서 추가적인 별도의 3세트의 래치를 사용한다. 그러나, 본 발명에서 BILBO SRL수는 종래의 75개에서 24개로 줄어든다. 이 3세트의 래치는 프로그램, 소거, 및 압축 동작을 위한 제어 신호에 주로 이요된다.

도 1은 메모리 셀 어레이의 부분 블럭 형태의 전기적 계통도.

도 2는 종래의 제어 방법을 나타낸 블럭 회로도.

도 3은 본 발명의 제어 방법의 일실시예를 나타낸 블럭 회로도.

도면의 주요 부분에 대한 부호의 설명

10 : 메모리 셀

11 : 소오스

12 : 드레인

13 : 부동 게이트

14 : 제어 게이트

15 : 워드 라인

16 : 워드 라인 디코더

17 : 소오스 라인

18 : 드레인-열 라인

19 : 열 디코더

21 : 판독/기록/소거 제어 회로

도 1을 참조로 설명하면, 본 발명의 방법과 회로를 설명하기 위하여, 메모리칩의 일체부인 메모리 셀(10) 어레이의 일례가 도시되어 있다. 각 셀은 소오스(11), 드레인(12), 부동 게이트(13), 및 제어 게이트(14)를 가진 부동 게이트 트랜지스터(10)이다. 셀(10)의 행 내의 제어 게이트(14) 각각은 워드 라인(15)에 접속되고, 워드 라인(15) 각각은 워드 라인 디코더(16)에 접속된다. 셀(10)의 행 내의 소오스(11) 각각은 소오스 라인(17)에 접속된다. 셀(10)은 열 내의 드레인(12) 각각은 드레인-열 라인(18)에 접속된다. 소오스 라인(17) 각각은 공통-열 라인(17a)에 의해 열 디코더(19)에 접속되고, 드레인-열 라인(18) 각각은 열 디코더(19)에 접속된다.

판독 모드에서 워드 라인 디코더(16)는 라인(20R) 상의 워드 라인 어드레스 신호와 판독/기록/소거 제어 회로(21)(또는 외부 마이크로프로세서(21))로부터의 신호에 응답하여 소정의 양전압(VCC, 대략 +5V)을 선택된 워드 라인(15)에 인가하고 또 저전압(접지 또는 VSS)을 선택 해제된(deselected) 워드 라인(15)에 인가하는 기능을 수행한다. 열 디코더(19)는 소정의 양전압(VSEN, 대략 +1V)을 적어도 선택된 드레인-열 라인(18)에 인가하고 또 저전압(0V)을 소오스 라인(17)에 인가하는 기능을 수행한다. 열 디코더(19)는 또한 어드레스 라인(20D) 상의 신호에 응답하여 선택된 셀(10)의 선택된 드레인-열 라인(18)을 데이타 입/출력 단자(22)에 접속시키는 기능을 수행한다. 선택된 드레인-열 라인(18)과 선택된 워드 라인(15)에 접속된 셀(10)의 도통 또는 비도통 상태가 데이타 입/출력 단자(22)에 접속된 센스 증폭기(도시 안됨)에 의해 검출된다.

플래시-소거 모드 동안에는 열 디코더(19)는 모든 드레인-열 라인(18)을 부동 상태(OFF 상태에서 바이어스된 전계 효과 트랜지스터와 같은 고임피던스에 접속된 상태)로 유지시키는 기능을 수행한다. 워드 라인 디코더(16)는 모든 워드 라인(15)을 VSS(접지 또는 OV)에 접속시키는 기능을 수행한다. 열 디코더(19)는 또한 양전압(VEE, 대략 +10V 내지 +15V)을 모든 소오스 라인(17)에 인가하는 기능을 수행한다. 이들 소거 전압들은 게이트 산화물 영역에 충분한 전계 강도를 만들어 내어 부동 게이트(13)로부터 전하를 전달하는 포울러-노르드하임 터널 전류(Fowler-Nordheim tunnel current)를 발생시켜 메모리 셀(10)을 소거한다. 워드 라인(15) 상의 전위는 기준 전압(VSS)에 있기 때문에 셀(10)은 소거 중에 비도통 상태로 남게 된다. 과소거된(over-erased) 셀(10)은 몇 개의 압축 절차 중 어느 하나에 의해 보정된다.

기록 또는 프로그램 모드에서는 워드 라인 디코더(16)는 라인(20R) 상의 워드 라인 어드레스 신호와 판독/기록/소거 제어 회로(21)(또는 외부 마이크로프로세서(21))로부터의 신호에 응답하여 소정의 제1 프로그래밍 전압(VPP, 대략 +12V)을 선택된 제어 게이트(14)를 포함하여 선택된 워드 라인(15) 상에 인가하는 기능을 수행한다. 열 디코더(19)는 또한 제2 프로그래밍 전압(VBL, 대략 +5V 내지 +10V)을 선택된 드레인-열 라인(18), 따라서 선택된 셀(10)의 드레인(12)에 인가하는 기능을 수행한다. 소오스 라인(17)은 접지가 될 수 있는 기준 전위(VSS)에 접속된다. 선택 해제된 드레인-열 라인(18) 모두는 기준 전위(VSS)에 접속되거나 부동 상태로 된다. 이들 프로그래밍 전압들은 선택된 메모리 셀(10)의 채널에 고전류(드레인(12)에서 소오스(11)로 흐름) 상태를 발생시키고, 그 결과, 드레인-채널 접합부 부근에서 채널-핫 전자와 애벌런시-항복(avalanche-breakdown) 전자들이 생성되고, 이 전자들은 채널 산화물을 따라서 선택된 셀(10)의 부동 게이트(13)에 주입된다. 프로그램 시간은 (제어 게이트(14)가 0V인) 채널 영역에 대해서 대략 -2V 내지 -6V의 음 프로그램 전하를 가진 부동 게이트(13)를 프로그램하는데 충분히 길게 되도록 선택된다. 본 실시예에 따라서 제조된 메모리 셀(10)에 있어서 제어 게이트(14)/워드 라인(15)과 부동 게이트(13) 간의 결합 계수는 대략 0.6이다. 따라서, 선택된 제어 게이트(14)를 포함하는 선택된 워드 라인(15) 상의, 예컨대 12V의 프로그래밍 전압(VPP)은 대략 +7.2V의 전압을 선택된 부동 게이트(13)에 인가한다. 부동 게이트(13)(대략 +7.2V)와 접지된 (대략 0V) 소오스 라인(17) 간의 전압차는 소오스(11)와 부동 게이트(13) 간의 게이트 산화물에 걸쳐 흐르는 포울러-노르드하임 터널링 전류가 선택된 또는 선택 해제된 셀(10)의 부동 게이트(13)를 충전시키기에 불충분하다. 선택된 셀(10)의 부동 게이트(13)는 프로그래밍 중에 주입된 핫 전자들로 충전되며, 이어서 이 핫 전자들은 선택된 셀(10)의 부동 게이트(13) 아래의 소오스-드레인 통로를 그 제어 게이트(14) 상에 +5V를 갖고서 비도통 상태로 만든다. 이 상태는 0 비트로 판독되는 것이다. 프로그램되지 않은 셀(10)은 부동 게이트(13) 아래에 제어 게이트(14) 상에 +5V를 갖고서 도통되는 소오스-드레인 통로를 갖는다. 이 셀(10)은 1 비트로 판독된다.

편의상, 아래에 판독, 기록, 및 소거 전압의 표가 표 1에 주어져 있다.

접속/동작	판독	플래시 소거	프로그램
선택된 워드 라인 선택 해제된 워드 라인 선택된 드레인 라인 선택 해제된 드레인 라인 소오스 라인	+5V 0V +1V 0V 또는 부동 0V	0V (모두) ----- 부동 (모두) ----- +10V 또는 +15V	+12V 0V +5V to +10V 부동 0V

본 발명의 장치는 도 1의 온-칩부 판독/기록/소거 제어 회로(21)에 포함되어 있다. 도 2는 미국 특허 제5,491,660호에 기재된 종래 기술을 블럭도 형태로 도시한 것이다. 도 3은 본 발명의 일 실시예를 블럭도 형태로 도시한 것이다. 도 3의 회로는 다음의 것들을 포함한다.

A) 마이크로프로그램 판독 전용 메모리 또는 제어 판독 전용 메모리(CROM). 이 예시적인 구현에서는 마이크로 프로그램 메모리(CROM)는 상기 언급된 미국 특허 제5,491,660호에서는 256×75 어레이인데 비해 마스크 프로그래머블 메모리 셀의 행과 열을 포함하는 256×24 어레이이다. 도 2의 종래 기술 설명에서는 마이크로 명령어 또는 마이크로코드의 폭은 75 비트로 고정되어 있는데, 이것은 다음의 일반적인 고정 포맷 또는 구문을 갖고 있으며 미국 특허 제5,359,570호에 기재된 것과 유사하다.

ooopsssssaaaaaaaac...c

이 75 비트 마이크로코드는 3 비트 op 코드 필드(ooo), 1 비트 테스트 상태 극성 선택 필드(p), 32개의 테스트 입력 중 하나를 선택하기 위한 5 비트 필드(sssss), 다음의 8 비트 마이크로코드 어드레스 필드(aaaaaaaa), 및 도 1의 플래시 EPROM의 내부 회로 동작의 제어를 위한 나머지 58 비트 필드(c...c)를 포함한다. 마이크로시퀀서의 주목적은 단순히 플래시 EPROM을 동작시키는 제어 신호를 공급하는 것이기 때문에, 다른 필드들을 최소로 감소시켜서 코드수, 즉 ROM 비트수, 따라서 칩 면적을 감소시킬 수가 있다. 그러나, 마이크로코드의 고정 구문과 온-칩 동작 또는 알고리즘의 성질로 인해 전체 코드에서 낭비되는 비트(동작 제어를 위해 이용되지 않는 비트)가 많다. 실제로, 종래 기술의 프로그램 코드의 약 2/3가 분기, 테스트, 및 기타 마이크로시퀀서 내부의 제어에 이용되고, 플래시 EPROM의 내부 회로 동작의 실제 제어를 위해서는 프로그램의 1/3만이 남게 된다. 게다가, 프로그램, 소거, 및 압축 동작 모두가 서로 완전히 독립적이기 때문에 58개의 제어 비트 모두가 동시에 전환되는 것은 아니다(실제로는 제어 비트의 약 1/3 이하만 전환됨). 예컨대, 프로그래밍 중에는 프로그래밍 동작을 위한 신호만이 전환되고, 소거나 압축을 위한 신호는 변치 않고 그대로 남아 있다. 그러므로, 출력 필드의 1/3만이 유효하게 이용되고, 2/3는 유휴 상태에 있게 되어 낭비된다.

종래 기술의 75 비트 마이크로코드 대신에, 본 발명은 예컨대 다음의 가변 구문인 24 비트 마이크로코드 중 어느 하나를 이용하여 미사용 ROM 비트의 수를 감소시킨다.

타입 A: oooopsssssaaaaaaaaxxxxxx

타입 B: oooocccccccccccccccccccc

종래 기술 장치에 사용된 구문과 유사하지만, 타입 A 구문은 OP 코드 필드(0000) 내에 잉여 비트(0)를 갖고 있어 종래 기술 장치와 호환성이 있다. 이 잉여 비트는 다음에 설명될 이유로 필요한 것이다. 타입 A 구문의 무관심(don't care) 비트 필드 (XXXXXX)는 예컨대 선택적 확장 OP 코드나 제어 출력 신호로 사용된다. 타입 B 구문도 4 비트 OP 코드 필드(0000)를 갖고 있으나 20 비트 제어 출력 필드(C···C)를 갖고 있다. 타입 B 구문의 OP 코드에 기초하여, 플래시 EPROM의 내부 회로 동작을 제어하기 위하여 여러 가지 다른 세트의 제어 출력이 프로그램된다. 종래 기술 장치와 호환성을 갖는데는 3 세트면 충분하다. 상술한 바와 같이, 프로그램, 소거 및 압축 동작은 서로 완전히 독립적이므로 이들 동작을 제어하는 출력 신호는 3개의 배타적 그룹으로 저장될 수 있다. 각 그룹은 OP 코드 필드에 의해 정의된 3개 세트 중 하나로 할당된다. 다시, 종래 기술에 비해 더 많은 마이크로 명령어가 부가되기 때문에, OP 코드 필드(0000)에 대해 잉여 비트가 필요하다. 그러나, 전체 ROM 크기는 3배 이상 감소된다.

B) 마이크로시퀀서 회로(MC). 이 예시적인 구현에서는 마이크로시퀀서 회로(MC)는 프로그램 카운터(PC), 가산기(ADD), 프로그램 카운터 멀티플렉서(PCM), 마이크로 명령어 디코더 및 내장 논리 블록 관측(Built-In-Logic-Block-Observation; BILBO) 제어부(MID/BC), 테스트 입력 멀티플렉서(TIM) 서브루틴 스택(SS)(제1 스택 멀티플렉서(SMUX1), 제1 스택 레지스터(SREG1), 제2 스택 멀티플렉서(SMUX0), 및 제2 스택 레지스터(SREG0)를 포함함), 및 상태 출력 레지스터(SOR)를 포함한다.

프로그램 카운터(PC)는 각각의 삽입된 제어 동작의 개시에서 0으로 리세트된다. 프로그램 카운터(PC)는 현재 어드레스된 마이크로코드 워드의 어드레스를 내포한다. 이와 같은 프로그램 카운터의 구조와 동작은 본 기술 분야에 잘 알려져 있다.

가산기(ADD)는 MID/BC로부터 발생된 INDEX 값을 현재 프로그램 카운터(PC) 값에 가산하고 이것으로부터 다음 마이크로코드 어드레스를 발생시킨다. INDEX 값은 디코딩되는 현재 OP 코드와 대기-타이머 타임 아웃 상태와 같은 몇 개의 다른 외부 제어에 따라 달라진다. 예컨대, 만일 현재 상태가 출력 신호를 전환시키는 것이라면, 다음 어드레스는 1이 가산된다. 만일 현재 상태가 대기-타이머를 턴 온시키고 대기하는 것이라면, 다음 어드레스는 현재 마이크로코드 어드레스를 유지하도록 0이 가산된다. 대기-타이머가 타임 아웃되자마자 다음 어드레스는 다음 마이크로코드 어드레스로 가도록 1이 가산된다. 이와 같은 가산기 장치의 구조와 동작은 본 기술 분야에 잘 알려져 있다.

본 예의 프로그램 카운터 멀티플렉서(PCM)는 3-1(three-to-one) 멀티플렉서이다. 마이크로 명령어 디코더(다음 절에서 설명됨)의 제어하에서 프로그램 카운터 멀티플렉서(PCM)는 현재 마이크로코드 워드로부터의 필드, 즉 제2 스택 레지스터(SREGO)의 현재값이나 증분기(INC)를 마이크로프로그램 메모리(CROM) 내의 어드레스로서 선택한다.

마이크로 명령어 디코더 및 BILBO 제어부(MID/BS)는 테스트 입력 멀티플레스(TIM) 및 기타 다른 입력으로부터의 마이크로 워드의 동작 코드 필드를 디코딩하여 프로그램 카운터 멀티플렉서(PCM), 제1 스택 멀티플렉서(SMUX1), 제2 스택 멀티플렉서(SMUX1), 및 상태 출력 레지스터(SOR)의 입력 상태를 제어하고, 그 값은 가산기(ADD) 및 BILBO 내의 다음 마이크로코드 어드레스에 가산된다. 이 블록 내부에 사용된 RCLK 신호는 단지 BILBO 내의 제어 출력을 위한 제어 신호를 동기화시키기 위한 것이다. 이와 같은 디코더의 구조와 동작은 본 기술 분야에 잘 알려져 있다.

테스트 입력 멀티플렉서(TIM)는 n개의 입력(예컨대 31개 입력) 중 하나를 선택하여 조건 분기 명령어를 테스트한다. 이와 같은 멀티플렉서의 구조와 동작도 본 기술 분야에 잘 알려져 있다.

서브루틴 스택(SS)은 제1 스택 멀티플렉서(SMUX1), 제1 스택 레지스터(SREG1), 제2 스택 멀티플렉서(SMUX0), 및 WP2 스택 레지스터(SREGO)로 이루어져 있다. 서브루틴 스택(SS)은 서브루틴 호출의 네스팅(nesting)을 가능하게 한다. 이와 같은 멀티플렉서 및 스택, 또는 시프트 레지스터의 구조와 동작은 본 기술 분야에 잘 알려져 있다.

상태 출력 레지스터(SOR)는 예컨대 20비트 레지스터이며, 이 비트들은 세트 또는 클리어될 수 있다(종래 기술에서는 구문이 서로 달라서 13개 비트만 있었음). 이와 같은 레지스터의 구조와 동작도 본 기술 분야에 잘 알려져 있다.

테스트 입력 멀티플렉서(TIM)에 대한 입력(T1-Tn)은 칩 상의 다른 논리 회로로부터의 테스트 상태 입력이며, 이 다른 논리 회로는 오프-칩 마이크로프로세서로부터의 입력에 의해 트리거된다. 테스트 상태 입력(T1-Tn)은 리세트 입력, 프로그래머블 타이머 타임아웃 입력, 프로그래머블 카운터 엔드 옵(end-of) 카운트 입력, 행 어드레스 엔드 옵 카운트 입력, 열 어드레스 엔드 옵 카운트 입력, 섹터/블럭 엔드 옵 카운트 입력, 고(high) 어레이 소오스 전압 검출 입력, 데이터 비교 승인 입력, 기록 요구 입력, 블럭 보호 입력, 저전력 프로그램 모드 입력, 특수 모드 입력, 체커 보드(checker-board)프로그램 모드 입력, 풀 칩(full-chip) 모드 전용 입력, 1 바이트 모드 전용 모드 입력, 선결 조건(precondition) 워드 프로그램 모드 입력, 선결 조건 워드 프로그램 검증 모드 입력, 소거 모드 입력, 소거 검증 모드 입력, 압축 모드 입력, 압축 검증 모드 입력, 선결 조건 모드에 대한 프로그램 옵션 모드, 많은 선택 압축 옵션 모드 입력, 선택 오토싸이클 모드 입력, 및 오토싸이클 모드에 대한 리던던트(redundant) 대체 입력을 포함한다.

도 3의 예시적인 회로에서 마이크로프로그램 메모리(CROM)의 출력부는 특수 내장 논리 블럭 관측(BILBO) 레지스터에 접속되며, 이 레지스터는 클럭 신호를 공급하여 마이크로 프로그램 메모리 내의 정보가 올바른 것인지를 알아보기 위해 체크한다. 이와 같은 BILBO 회로의 일례는 미국 특허 출원 제08/315,526호(1994. 9. 30 출원, 텍사스 인스트루먼츠사에 양도되었음)에 기재되어 있다. BILBO 레지스터의 출력은 예컨대 칩 상의 고전압 회로의 작동 또는 비작동, 어드레스 카운터 및 디코더 회로의 명령어, 및 데이타 비교 회로의 작동을 나타내는 출력을 포함한다. 종래 기술에 비해 본 발명의 회로에서는 3개의 추가적인 래치 세트가 사용된다. 그러나, 본 발명에서 사용된 BILBO SRL수는 종래 기술의 회로에서 사용된 75개에서 24개로 감소된다. 이 3세트의 래치는 주로 각각 프로그래밍, 소거, 및 압축 동작을 위한 제어 신호로 사용된다.

상태 출력 레지스터(SOR)로부터의 출력은 예컨대, 마이크로시퀀서 상태(완료 또는 미완료)에 대한 출력, 오버레이 블럭에 대한 출력, 프로그램/소거 장애에 대한 출력, 증분 섹터 카운터에 대한 출력, 타이머 무시(override)에 대한 출력, 증분 카운터에 대한 출력, 세트 서명(set-signature) 테스트 모드에 대한 출력, 외부 클럭에 의한 무시 펄스 타이머에 대한 출력, 포오스(force) 행 리던던트 일치(match)에 대한 출력, 포오스 열 리던던트 일치에 대한 출력, 비트 또는 바이트 정정에 대한 출력, 및 오버레이 블럭으로의 억세스에 대한 출력을 포함한다.

본 발명은 동작을 위해 삽입된 제어 명령어를 필요로 하는 장치에 유용하다.

지금까지 본 발명을 예시적인 실시예를 통해 설명하였지만, 이러한 설명은 한정적인 의미로 해석되어서는 않된다. 특히, 본 발명은 여기에 예시적으로 사용된 3볼트 이하의 전압 출력을 갖는 전원을 갖고 사용되는 것에도 적용가능하다. 본 설명을 참고로 하여, 본 발명의 여러 실시예는 물론 이들 실시예의 여러 가지 변경도 본 기술 분야의 통상의 전문가에게 명백할 것이다. 첨부된 특허 청구의 범위는 본 발명의 영역 내에 드는 그와 같은 변경이나 구체화들을 포함한다고 생각해야 한다.

본 발명에 따라서 성능이나 제어 속도의 감소없이 제어 판독 전용 메모리의 크기를 크게 감소시킬 수가 있다.

Claims

외부 소오스로부터의 마이크로코드에 응답하여, 단일 집적 회로칩 상에 형성된 메모리 어레이의 동작을 제어하기 위한 방법에 있어서,

상기 칩 상에 제어 판독 전용 메모리를 형성하는 단계,

상기 제어 판독 전용 메모리에서 상기 동작을 수행시키기 위한 명령어를 프로그래밍하는 단계, 및

상기 외부 소오스로부터의 상기 마이크로코드에 응답하여, 상기 제어 판독 전용 메모리에서 프로그램된 상기 명령어에 따라서 상기 메모리 어레이의 상기 동작을 수행하기 위해 상기 칩 상에 마이크로시퀀서를 형성하는 단계

를 포함하되,

상기 마이크로시퀀서는, 상기 외부 소오스로부터 마이크로코드를 수신하여 제1 신호를 상기 제어 판독 전용 메모리로부터 동작 코드를 수신하고 서브루틴 스택을 제어하여 인덱스 신호를 공급하는 BILBO 제어부를 갖는 명령어 디코더에 결합시키기 위한 테스트 멀티플렉서와 상기 동작 코드를 수신하고, 상기 서브루틴 스택으로부터 제2 신호를 수신하고, 그리고 증분기로부터 제3 신호를 수신하여 제4 신호를 상기 제어 판독 전용 메모리에 공급하기 위한 프로그램 카운터 멀티플렉서를 포함하며, 상기 증분기는 상기 제4 신호와 상기 인덱스 신호를 취하여 상기 제4 신호와 상기 인덱스 신호로부터 상기 제3 신호를 다음 마이크로코드 어드레스로서 발생시키는 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
제1항에 있어서, 상기 동작은 상기 메모리 어레이 내로 데이타를 기록하는 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
제1항에 있어서, 상기 동작은 상기 메모리 어레이로부터 데이타를 소거하는 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
제1항에 있어서, 상기 메모리 어레이는 비휘발성 메모리 어레이인 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
제1항에 있어서, 상기 제어 판독 전용 메모리 어레이는 마스크 프로그래머블 비휘발성 메모리 어레이인 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
제1항에 있어서, 상기 서브루틴 스택은 제5 신호를 제1 시프트 레지스터에 공급하는 제1 서브루틴 멀티플렉서를 더 포함하고, 상기 제1 시프트 레지스터는 제6 신호를 제2 서브루틴 멀티플렉서에 공급하고, 상기 제2 서브루틴 멀티플렉서는 제7 신호를 제2 시프트 레지스터에 공급하고, 상기 제2 시프트 레지스터는 상기 제2 신호를 상기 프로그램 카운터 멀티플렉서와 상기 제1 및 제2 서브루틴 멀티플렉서에 공급하는 것을 특징으로 하는 메모리 어레이 동작 제어 방법.
외부 소오스로부터의 마이크로코드에 응답하여, 단일 집적 회로칩 상에 형성된 메모리 어레이의 동작을 제어하기 위한 회로에 있어서,

상기 동작을 수행시키기 위한 명령어를 저장하기 위해 상기 칩 상에 형성된 제어 판독 전용 메모리, 및

상기 외부 소오스로부터의 상기 마이크로코드에 응답하여, 상기 제어 판독 전용 메모리에서 프로그램된 상기 명령어에 따라서 상기 메모리 어레이의 상기 동작을 수행하기 위하여 상기 칩상에 형성된 마이크로시퀀서

를 포함하되,

상기 마이크로시퀀서는, 상기 외부 소오스로부터 마이크로코드를 수신하여 제1 신호를 상기 제어 판독 전용 메모리로부터 동작 코드를 수신하고 서브루틴 스택을 제어하여 인덱스 신호를 공급하는 BILBO 제어부 회로를 갖는 명령어 디코더에 결합시키기 위한 테스트 멀티플렉서와, 상기 서브루틴 스택으로부터 제2 신호를 수신하고, 증분기로부터 제3 신호를 수신하여 제4 신호를 상기 제어 판독 전용 메모리에 공급하기 위한 프로그램 카운터 멀티플렉서를 포함하며, 상기 증분기는 상기 제4 신호와 상기 인덱스 신호를 취하여 상기 제4 신호와 상기 인덱스 신호로부터 상기 제3 신호를 다음 마이크로코드 어드레스로서 발생시키는 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
제7항에 있어서, 상기 동작은 상기 메모리 어레이 내로 데이타를 기록하는 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
제7항에 있어서, 상기 동작은 상기 메모리 어레이로부터 데이타를 소거하는 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
제7항에 있어서, 상기 메모리 어레이는 비휘발성 메모리 어레이인 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
제7항에 있어서, 상기 제어 판독 전용 메모리 어레이는 마스크 프로그래머블 비휘발성 메모리 어레인인 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
제7항에 있어서, 상기 서브루틴 스택은 제5 신호를 제1 시프트 레지스터에 공급하는 제1 서브루틴 멀티플렉서를 더 포함하고, 상기 제1 시프트 레지스터는 제6 신호를 제2 서브루틴 멀티플렉서에 공급하고, 상기 제2 서브루틴 멀티플렉서는 제7 신호를 제2 시프트 레지스터에 공급하고, 상기 제2 시프트 레지스터는 상기 제2 신호를 상기 프로그램 카운터 멀티플렉서와 상기 제1 및 제2 서브루틴 멀티플렉서에 공급하는 것을 특징으로 하는 메모리 어레이 동작 제어 회로.
외부 소오스로부터의 마이크로코드에 응답하여, 단일 집적 회로칩 상에 형성된 메모리 어레이의 동작을 제어하기 위한 수단에 있어서,

상기 칩 상에 형성된 제어 판독 전용 메모리 수단,

상기 제어 판독 전용 수단에서 상기 동작을 수행시키기 위해 상기 칩 상에 형성된 명령어 프로그래밍 수단, 및

상기 외부 소오스로부터의 상기 마이크로코드에 응답하여, 상기 제어 판독 전용 메모리 수단에서 프로그램된 상기 명령어에 따라서 상기 메모리 어레이의 상기 동작을 수행하기 위하여 상기 칩상에 형성된 마이크로시퀀서 수단

을 포함하되,

상기 마이크로시퀀서 수단은, 상기 외부 소오스로부터 마이크로코드를 수신하여 제1 신호를 상기 제어 판독 전용 메모리 수단으로부터 동작 코드를 수신하고 서브루틴 스택 수단을 제어하여 인덱스 신호를 공급하는 BILBO 제어부 회로를 갖는 명령어 디코더 수단에 결합시키기 위한 테스트 멀티플렉서 수단과, 상기 서브루틴 스택 수단으로부터 제2 신호를 수신하고, 증분기 수단으로부터 제3 신호를 수신하여 제4 신호를 상기 제어 판독 전용 메모리 수단에 공급하기 위한 프로그램 카운터 멀티플렉서 수단을 포함하며, 상기 증분기 수단은 상기 프로그램 카운터 멀티플렉서 수단으로부터는 상기 제4 신호를, BILBO 제어부를 갖는 상기 명령어 디코더 수단으로부터는 상기 인덱스 신호를 취하여 상기 제4 신호와 상기 인덱스 신호로부터 상기 제3 신호를 다음 마이크로코드 어드레스로서 발생시키는 것을 특징으로 하는 메모리 어레이 동작 제어 수단.
제13항에 있어서, 상기 서브루틴 스택 수단은 제5 신호를 제1 시프트 레지스터 수단에 공급하는 제1 서브루틴 멀티플렉서 수단을 더 포함하고, 상기 제1 시프트 레지스터 수단은 제6 신호를 제2 서브루틴 멀티플렉서 수단에 공급하고, 상기 제2 서브루틴 멀티플렉서 수단은 제7 신호를 제2 시프트 레지스터 수단에 공급하고, 상기 제2 시프트 레지스터 수단은 상기 제2 신호를 상기 프로그램 카운터 멀티플렉서 수단과 상기 제1 및 제2 서브루틴 멀티플렉서 수단에 공급하는 것을 특징으로 하는 메모리 어레이 동작 제어 수단.