JPH11511307A - 非揮発性プログラム可能論理装置用の効率的なインシステムプログラミング構成体及び方法 - Google Patents

Abstract

(57)【要約】 非揮発性プログラム可能論理装置用のインシステムプログラミング／消去／検証構成体は、データ入力ピン（ＴＤＩ）、データ出力ピン、命令レジスタ（１０３Ａ，１０３Ｂ）、ＩＳＰレジスタを含む複数個のデータレジスタ（５０６Ａ，５０６Ｂ）、尚前記命令レジスタ及び前記複数個のデータレジスタは前記データ入力ピンと前記データ出力ピンとの間において並列的に結合されており、且つ前記命令レジスタ及び前記複数個のデータレジスタを同期させるコントローラを有している。該ＩＳＰレジスタは、アドレスフィールドと、データフィールドと、ステータスフィールドとを有している。装置全体をプログラム／消去するために、ＩＳＰ命令は一度エンターさせることが必要であるに過ぎない。特に、アドレス／データパケットは、データ入力ピンにおいて各パケット間において複数個の命令を挿入することの必要性なしに、ＩＳＰレジスタ内へ連続してシフト入力させることが可能であり、それにより公知のＩＳＰ方法と比較して、装置全体をプログラム／消去するために必要な時間を著しく減少させている。更に、本発明は、エンドユーザか又はサポート用のソフトウエアのいずれかに対してＩＳＰ動作のステータス（即ち、結果）を供給するための効率的な方法を提供している。

Description

【発明の詳細な説明】 非揮発性プログラム可能論理装置用の効率的な インシステムプログラミング構成体及び方法発明の背景 発明の分野 本発明はプログラム可能論理装置に関するものであって、更に詳細には、これ らの装置用のインシステム（システム内）プログラミング技術に関するものであ る。従来の技術 プログラム可能論理装置（ＰＬＤ）は、典型的に、プログラミングすることに よってユーザの設計に対して特定的なデータ経路及び論理機能を該装置内に形成 することの可能な１つ又はそれ以上の非揮発性メモリセル（例えば、ＥＰＲＯＭ 、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ、又はフラッシュＥＥＰＲＯＭ）アレイ を使用している。典型的に、これらのアレイは消去可能であり、その際に該ＰＬ Ｄに所望の機能性を何回も再書込することを可能としている。 種々のタイプのプログラム、消去及び検証動作が、ユーザがＰＬＤをプログラ ム（書込）及び再プログラム（再書込）することを可能としている。プログラミ ングソケットにおいてシステム外でプログラム されるＰＬＤの場合には、メモリアレイの内容をプログラミングし、消去し検証 するための負担の多くは該プログラマを制御するソフトウエアにおかれている。 更に、システム外プログラマは、典型的に、チップのアドレスピン及びデータピ ンに対して並列的なアクセスを有しており、その際にプログラミングソフトウエ アが該装置をプログラムするのに必要とされる必要なアドレス及びデータパケッ トを介して迅速にサイクル動作することを可能とし、そのことはプログラミング 操作の効率に寄与している。 然しながら、業界では、ますます、インシステム（システム内）、即ち該装置 をそれが使用される回路ボード上の所定の位置にハンダ付けした状態で、プログ ラム即ち書込を行ない且つ消去することの可能なＰＬＤを使用している。プログ ラミングソフトウエアはインシステムＰＬＤへのそのアクセスがかなり制限され ているので、プログラム、消去及び検証手順に対する負担のより多くのものがチ ップ自身に課されている。 当業者にとって公知の如く、インシステムプログラミング（以後、ＩＳＰと呼 称する）という用語は、インシステム即ちシステム内において装置をプログラミ ングするプロセス全体のことを意味しており、従って、メモリセルプログラミン グの特定の動作に 加えて、該装置内の設計を消去し且つ検証する動作をも包含している。ＩＳＰプ ロセスの場合、プログラミングソフトウエアは、従来、少数の専用のピン（典型 的に４又は５）を介して該装置へ直列的にアクセスすることに制限されている。 この形態は、プログラム、消去及び検証動作をより効率の悪いものとさせている 。何故ならば、チップとの通信は、単一の直列ポートに制限されており、それを 介して、全てのアドレス及びデータ情報及び必要なＩＳＰ命令が該装置へ供給さ れねばならないからである。 更に、該装置のプログラミング用の高電圧電源バスは使用可能ではない。従っ て、従来の内部基準電圧Ｖｃｃレベル（４．５乃至５．５Ｖ）から必要な電圧レ ベルを発生させるために内部的なチャージポンプがチップ上に必要とされる。然 しながら、このようなオンチップのチャージポンプは外部電源の迅速且つ強力な 駆動を与えることは不可能である。従って、ＩＳＰ装置用のプログラミング及び 消去動作は、システム外装置に対する動作よりも著しく効率が悪いものとなる場 合がある。 典型的に、ＩＳＰ装置は同一の直列ポートを介してアクセスされる多数の異な る命令及びデータシフトレジスタを有している。これらのレジスタは、並列でシ ステム外のプログラミングプロセスにおける 該装置のピンにおいて通常駆動される場合のある命令コード又はアドレス及びデ ータ値を保持するために使用される。このＩＳＰプロセスにおいては、制御ソフ トウエアはＩＳＰ命令を有しており、該命令はデータレジスタへのアクセスを制 御し且つどのＩＳＰ動作が現在活性状態であるかを判別する。 単一のアドレスによってアドレスされた位置へデータをプログラミング即ち書 込む場合に、典型的なＩＳＰアルゴリズムは、ＬＯＡＤ命令が直列的にＩＳＰ装 置内へエンターされ、アドレス／データパケットの直列的なエントリーがそれに 続くことを要求する場合がある。従って、そのＬＯＡＤ命令は終了され且つ実際 のＰＲＯＧＲＡＭ命令が該レジスタ内へシフト入力され、その際に現在のアドレ ス／データに対するプログラミングサイクルを開始させる。そのプログラミング サイクルの後に、意図されたデータが与えられたアドレスにおいて適切にプログ ラム即ち書込まれたことを検証するために付加的なＶＥＲＩＦＹ（検証）命令を 必要とされる場合がある。 ＩＳＰ命令及びアドレス／データパケットをエンターするために使用可能な直 列ポートは１個のみであるので、典型的なＩＳＰ装置は、プログラミング期間中 に各アドレスに対する命令及びデータの間に複数個のスイッチを必要とし、その 際に該装置の効 率を減少させる。従って、ＰＬＤの効率的なインシステムプログラミング、消去 及び設計検証を行なうことの可能な方法に対する必要性が存在している。発明の要約 本発明によれば、非揮発性プログラム可能論理装置用のインシステムプログラ ミング／消去／検証構成体が、データ入力ピンと、データ出力ピンと、命令レジ スタと、ＩＳＰレジスタを含む複数個のデータレジスタとを有しており、前記命 令レジスタ及び前記複数個のデータレジスタは前記データ入力ピンと前記データ 出力ピンとの間において並列的に結合されており、且つ該構成体は、更に、前記 命令レジスタと前記複数個のデータレジスタとを同期させるコントローラを有し ている。ＩＳＰレジスタは、アドレスフィールドと、データフィールドと、ステ ータスフィールドとを有している。一実施例においては、該ステータスフィール ドは２ビットコードを格納する。 本発明に基づくＩＳＰプログラミング方法は、プログラミング命令を命令レジ スタ内へシフト入力させ、その際にＩＳＰレジスタを活性データレジスタとして 選択することを包含している。次いで、アドレス、データ、第一ステータスコー ドが該ＩＳＰレジスタ内へシフト入力される。該第一ステータスコー ドは、そのアドレスにおいて該データに対するプログラミングパルスの開始を許 容する。プログラミングパルスが終了した後に、現在のアドレスにおけるデータ に関して検証動作が自動的に実行される。該検証動作は、選択したメモリセル（ 又は１組のメモリセル）が適切にプログラム即ち書込が行なわれたか否かを判別 する。一実施例においては、該検証動作は、該選択したメモリセルによって格納 されている状態を該ＩＳＰレジスタ内へシフト入力されたデータと比較する。該 状態が該データ値と一致するか否かに依存して、別の所定のステータスコードが 該ＩＳＰレジスタ内へロードされる。 本発明に基づくＩＳＰ消去方法は、命令レジスタ内へ消去命令をシフト入力し 、その際に再度ＩＳＰレジスタを活性データレジスタとして選択することを包含 している。消去動作を実行するために、消去されるべきセクターのアドレスが第 一ステータスコードと共にＩＳＰレジスタ内へシフト入力される（データコード は「ｄｏｎ’t ｃａｒｅ」である）。第一ステータスコードは、該アドレスフ ィールド内において表示されているセクターのアドレスに対する消去パルスの開 始を許容する。消去パルスが終了した後に、該装置は、それが適切に消去された ことを検証するために現在のセクターに関する自己ブラン クチェック動作を自動的に実行する。該ブランクチェックの結果に依存して、Ｉ ＳＰレジスタのステータスフィールドが別の所定のコードでロードされる。 本発明に基づくＩＳＰ検証方法は、検証命令を命令レジスタ内へシフト入力さ せ、それによりＩＳＰレジスタを再度活性データレジスタとして選択することを 包含している。検証動作を実行するために、所望のアドレスが第一ステータスコ ードと共にＩＳＰレジスタ内へシフト入力される（データはこの場合も「ｄｏｎ ’ｔ ｃａｒｅ」である）。第一ステータスコードは、特定した長さの検証パル スの開始を許容する。検証パルスが終了すると、アドレスされた位置におけるメ モリセルの状態がＩＳＰレジスタのデータフィールド内へロードされる。次いで 、これらの状態は検査のためにデータ出力ピンを介してシフト出力させることが 可能である。 本発明によれば、ＩＳＰアーキテクチュア及び命令セットが、各アドレス／デ ータパケットに関して単一のＩＳＰ命令が多数の異なる動作即ち演算を実行する ことを効果的に可能としており、その際にＰＬＤに対する公知のＩＳＰプログラ ム、消去、検証ルーチンの非効率性を著しく減少させている。例えば、適宜のＩ ＳＰ命令は、装置全体をプログラム／消去するために一度エンターさせることが 必要であるに 過ぎない。このように、データ入力ピンにおける各パケット間において複数個の 命令を挿入することなしに、アドレス／データパケットを連続してＩＳＰレジス タ内へシフト入力させることが可能であり、それにより公知のＩＳＰ方法と比較 して装置全体をプログラム／消去するために必要な時間を著しく減少させている 。更に、本発明は、エンドユーザ又はサポート用のソフトウエアのいずれかに対 してＩＳＰ動作（演算）のステータス（即ち、結果）を供給する効率的な方法を 提供している。更に別の利点としては、本発明は、１つの装置のデータ出力ピン を別の装置のデータ入力ピンへ接続させることによってマルチチッププログラミ ング／消去を容易なものとさせている。図面の簡単な説明 図１は従来のＪＴＡＧアーキテクチュアを例示している。 図２は本発明におけるＴＡＰコントローラの状態線図を示している。 図３は本発明のＩＳＰレジスタのフィールドを例示している。 図４はＩＳＰレジスタのステータスフィールドにおいて使用される２ビットコ ードに対する真理値表を示している。 図５は本発明の一実施例に基づくＩＳＰアーキテクチュアを例示している。 図６はマルチチッププログラミング／消去用のＩＳＰ形態を示している。 図７はシャドウＩＳＰレジスタを含む本発明の別の実施例を示している。図面の詳細な説明 本発明のＩＳＰアーキテクチュア及び命令セットは、本明細書に引用によって 導入するＩＥＥＥスタンダード１１４９．１、セクション３、４、５、７に記載 されているジョイント・テスト・アクション・グループ（ＪＴＡＧ）スタンダー ドと互換性を有している。図１を参照すると、ＩＥＥＥスタンダート１１４９． １に準拠したコンポーネントに対する強制的なＪＴＡＧアーキテクチュアは、単 一の命令レジスタ１０３、１組のデータレジスタ１０６（バイパスレジスタ１０ ６Ａ及びバウンダリィスキャンレジスタ１０６Ｂを含む）、ＴＡＴコントローラ １０１（１６状態有限状態マシン）を有している。本装置への直列入力端子であ るＴＤＩピン１０５命令レジスタ１０３、バイパスレジスタ１０６Ａ、バウンダ リィスキャンレジスタ１０６Ｂへ信号を供給する。本装置の直列出力端子である ＴＤＯピン１０７は、クロック信号ＴＣＫの負のエッジによってトリガさ れるアクティブレジスタ１０４によって駆動される。ＴＭＳピン１０８はＴＡＰ コントローラ１０１の状態遷移を制御するための信号を供給し、一方ＴＣＫピン １０９はＴＡＰコントローラ１０１、命令レジスタ１０３、バイパスレジスタ１ ０６Ａ、バウンダリィスキャンレジスタ１０６Ｂ（これらは全て直列シフトレジ スタである）を同期させるためのクロック信号（回路１１０によって修正されて いる可能性がある）を供給する。 システムロジック１１２は複数個の入力／出力ピン１１１へ選択的に結合され る。特に、システムロジック１１２か又はバウンダリィスキャンレジスタ１０６ Ｂからの信号が入力／出力ピン１１１を駆動する。このＪＴＡＧアーキテクチュ アと入力／出力ピン１１１との間のインターフェースは当該技術分野において公 知であり、従ってその詳細な説明は割愛する。 図１のＪＴＡＧアーキテクチュアを制御するＴＡＰコントローラ１０１の状態 線図２００を図２に示してある。図１及び２を参照すると、状態遷移の第一シー ケンス２０１は、命令レジスタ１０３へ命令をシフトし且つ状態遷移の第二シー ケンス２０２はテストデータレジスタ１０６のうちの１つへデータをシフトさせ る。注意すべきことであるが、Ｒｕｎ− Ｔｅｓｔ−Ｉｄｌｅ（ラン−テスト−アイドル）状態２０３は、本発明のＩＳＰ 動作の各々を開始するために使用される（以下に説明する）。ＩＥＥＥスタンダ ー１１４９．１、５−１乃至５−１６頁に記載されている状態線図２００は当業 者にとって公知であり、従って、その詳細な説明は割愛する。 本発明によれば、且つ図３及び５を参照すると、アドレスフィールド３０１と 、データフィールド３０２と、ＩＳＰ動作（演算）のステータスフィールド３０ ３とを含むＩＳＰレジスタ３００が従来のＪＴＡＧアーキテクチュアへ付加され ている。ＩＳＰ動作をサポートするために、３つの命令、即ち機能プログラム（ ＦＰＧＭ）命令、機能消去（ＦＥＲＡＳＥ）命令、及び機能検証（ＦＶＦＹ）命 令が本発明におけるＪＴＡＧ命令セットへ付加されている。これらの命令のうち のいずれか１つが命令レジスタ１０３内へエンターされると、ＩＳＰレジスタ３ ００がＴＤＩピン１０５とＴＤＯピン１０７との間のアクティブ（活性）データ レジスタとして選択される。特に、命令デコード回路１１４が命令レジスタ１１ ３内の命令ビットをデコードし且つ、例えば、トライステートバッファ１１５へ 制御／イネーブル信号１１４を供給する。注意すべきことであるが、マルチプレ クサ１１６はＴＡＰコントローラ１０１によっ て供給される選択信号によって制御される。 本発明の一実施例においては、ステータスフィールド３０３が図４に示した対 応する機能を表わす２ビットコードを受取る。特に、「１０」のステータスフィ ールド入力コードは、ＩＳＰレジスタ３００のアドレスフィールド３０１及び／ 又はデータフィールド３０２がそれに関して動作すべき有効なアドレス／データ パケットを有していることを表わす。本装置の偶発的なプログラミング（書込） 又は消去を防止するために、このコードがステータスフィールド３０３内に存在 しない限りＩＳＰ動作が開始されることはない。この「１０」コードは、又、内 容がＩＳＰレジスタ３００からシフト出力される場合に存在する場合がある。こ の場合には、「１０」コードは、ＩＳＰ動作が何等かの理由で許可されなかった ことを表わす。 「００」のステータスフィールドコードのシフト出力は現在の動作が完了して いないことを表わす。対照的に、「０１」コードは、ＩＳＰ動作が完了している が、その動作が失敗したこと、例えばデータが成功裡にプログラムされなかった ことを表わす。最後に、「１１」コードは、ＩＳＰ動作が成功裡に完了したこと を表わす。 前述した如く、命令レジスタ１０３内へシフト入 力されたＦＰＧＭ命令はＩＳＰレジスタ３００をアクティブ即ち活性なデータレ ジスタとして選択する。本発明においてプログラミング動作を実行するために、 「１０」のステータスフィールドコードを有するアドレス／データパケットがＴ ＡＰコントローラ１０１の制御下においてＩＳＰレジスタ３００内へシフト入力 される。ＴＡＰコントローラ１０１がＲｕｎ−Ｔｅｓｔ−Ａｄｌｅ状態２０３（ 図２）へ遷移した後に、コントローラ１０１はステータスコード「１０」を検知 し、その際にアドレスフィールド３０１において特定されているアドレスにおい てデータフィールド３０２内に格納されているデータに対するプログラミングパ ルスをトリガさせる。内部的なタイマー（図示していないが、当該技術分野にお いて公知）が、ＴＡＰコントローラ１０１がＲｕｎ−Ｔｅｓｔ−Ｉｄｌｅ状態２ ０３に留まる場合には、適宜の時間において該プログラミングパルスを終了させ る。ＴＡＰコントローラ１０１がこの状態を時期尚早に抜け出す場合には、該プ ログラミングパルスは、この状態から抜け出るや否や終了される。 終了原因に拘らずに、プログラミングパルスが終了すると、本装置は、今プロ グラムされたアドレスに関しての検証動作を自動的に実行し、選択されたメモリ セルが成功裡にプログラムされたか否かを検 証する。特に、付加的なランダムロジック（図示していないが当該技術分野にお いて公知）が、現在アドレスされたメモリセルによって格納されている状態をＩ ＳＰレジスタ３００のデータフィールド３０２における値と比較する。これらの 状態が値が一致し、その際にプログラミング即ち書込が成功したことを表わす場 合には、該ランダムロジックは、「１１」コードがステータスフィールド３０３ に対する適宜の値であることを表わす。次いで、ＴＡＰコントローラ１０１は、 その値をＩＳＰレジスタ３００内へロードする。プログラミング動作が完了する が、検証動作が、プログラミングが成功しなかったことを表わす場合には、ステ ータスフィールドは「０１」でロードされる。最後に、プログラム／検証動作の 全体が完了する前にステータスフィールド３０３の値をチェックする場合には、 ステータスフィールド３０３は「００」コードでロードされる。 本発明は、従来のＩＳＰプログラミング方法に対して多数の顕著な改良を与え ている。第一に、任意のアドレスされた位置におけるデータのプログラミング及 びその後の検証の両方を取扱うために単に１つの命令が必要であるに過ぎず、そ の際に別個の検証動作に対する必要性を取除いている。第二に、この手順におい ては単に１つの命令、即ちＦＰＧＭ命 令が使用されるに過ぎないので、各アドレスに対して複数個の命令をシフト入力 させることは必要ではない。例えば、装置全体をプログラムするためにＦＰＧＭ 命令を一度エンターさせることが必要であるに過ぎない。このように、ＴＤＩピ ン１０５において各パケットの間に複数個の命令を挿入することなしに、アドレ ス／データパケットをＩＳＰレジスタ３００内へ連続してシフト入力させること が可能であり、その際に公知のＩＳＰ方法と比較して装置全体をプログラムする のに必要な時間を著しく減少させている。最後に、ステータスフィールド３０３ におけるコードは、エンドユーザに対して、プログラミング動作の成功又は失敗 の即刻の表示を与える。 命令レジスタ１０３内へシフト入力された場合にはＦＰＧＭ命令のように、Ｆ ＥＲＡＳＥ命令は、ＩＳＰレジスタ３００をアクティブ即ち活性なデータレジス タとして選択する。然しながら、ＦＥＲＡＳＥ命令は、単に数個のセルのみをプ ログラミングするのではなく（一実施例においては、８個のメモリセルを超える ことはない）、大きなセクターのメモリセル（例えば、７９２０個のメモリセル ）に関して典型的に動作する消去動作を活性化させる。消去動作を実行するため に、消去すべきセクターのアドレスが「１０」ステータスコードと共にＩＳＰレ ジスタ ３００内へシフト入力される（注意すべきことであるが、データフィールド３０ ２内に格納されているビットはこの動作においては「ｄｏｎ’ｔ ｃａｒｅ」で ある）。ＴＡＰコントローラ１０１がＲｕｎ−Ｔｅｓｔ−Ｉｄｌｅ状態２０３へ 遷移した後に、コントローラ１０１は、このステータスコードを検知し、その際 にアドレスフィールド３０１において表示されているセクターのアドレスに対す る消去パルスをトリガする。ＴＡＰコントローラ１０１がＲｕｎ−Ｔｅｓｔ−Ｉ ｄｌｅ状態２０３に留まる場合には、内部的なタイマー（不図示）が適宜の時間 において消去パルスを終了させる。ＴＡＰコントローラ１０１がこの状態を時期 尚早に抜け出ると、該消去パルスは、この状態から抜け出るや否や終了する。 終了原因に拘らずに、消去パルスが終了すると、本装置は、現在のセクターに 関して自己ブランクチェック動作を自動的に実行して、そのセクターがランダム ロジックによって成功裡に消去されたか否かを検証する。この自己ブランクチェ ックについては、米国特許出願第０８／３９７，８２１号、「プログラム可能論 理装置用の高速最小ロジック自己ブランクチェック方法（ＨＩＧＨ−ＳＰＥＥＤ ＭＩＮＩＭＡＬ ＬＯＧＩＣ ＳＥＬＦ ＢＡＬＮＫ ＣＨＥＣＫＩＮＧ Ｍ ＥＴＨＯＤ ＦＯＲ ＰＲＯＧＲ ＡＭＭＡＢＬＥ ＬＯＧＩＣ ＤＥＶＩＣＥ）」に詳細に記載されており、それ を引用により本明細書に取込む。そのブランクチェックが成功し、その際に消去 動作が成功したことを表わす場合には、ＩＳＰレジスタ３００のステータスフィ ールド３０３が「１１」コードでロードされる。この消去動作が完了したが、ブ ランクチェックが失敗した場合には、ステータスフィールド３０３は「０１」コ ードでロードされる。最後に、消去／ブランクチェック動作の全体が完了する前 にステータスフィールド３０３の値がチェックされる場合には、該フィールドは 「００」コードでロードされる。 本発明は、従来のＩＳＰ消去方法に対して多数の顕著な改良を提供している。 第一に、与えられたセクターの消去及びその後のブランクチェックの両方を取扱 うために単に１つの命令であるＦＥＲＡＳＥが必要とされるに過ぎず、その際に 消去したメモリセルに対する各アドレスを個別的にチェックするための通常の検 証命令を使用する必要性を取除いている。第二に、この手順においては単に１つ の命令が使用されているに過ぎないので、各セクターに対して複数個の命令をシ フト入力させる必要性がない。例えば、装置全体を消去するために、ＦＥＲＡＳ Ｅ命令を命令レジスタ１０３内へエンターさせること が必要であるに過ぎない。従って、ＴＤＩピン１０５において各アドレスの間に 複数個の命令を挿入することなしに、ＩＳＰレジスタ３００内へセクターアドレ スを連続してシフト入力させることが可能であり、その際に公知のＩＳＰ方法と 比較して装置全体を消去するために必要とされる時間を著しく減少させている。 最後に、ステータスフィールド３０３のコードはエンドユーザに対して消去動作 の成功又は失敗をすぐさま表示する。 ＦＶＦＹ命令は、先行するプログラム又は消去動作が所望されない場合に、装 置内の任意のアドレスされた位置におけるデータを読み戻すために使用される。 この場合にも、ＦＰＧＭ命令及びＦＥＲＡＳＥ命令と同様に、ＦＶＦＹ命令は、 命令レジスタ１０３内へシフト入力されると、アクティブ即ち活性なデータレジ スタとしてＩＳＰレジスタ３００を選択する。検証モードの場合には、所望のア ドレスがステータスフィールド３００内の「１０」のコードと共にＩＳＰレジス タ３００内へシフト入力される（注意すべきことであるが、データフィールド３ ０２内に格納されているビットは、この場合も、「ｄｏｎ’ｔ ｃａｒｅ」であ る）。ＴＡＰコントローラ１０１がＲｕｎ−Ｔｅｓｔ−Ｉｄｌｅ状態２０３へエ ンターした後に、コントローラ１０１はこのステータスコー ドを検知し、その際に特定した長さの検証パルスをトリガする。内部的なタイミ ングによるか又はＲｕｎ−Ｔｅｓｔ−Ｉｄｌｅ状態２０３を抜け出すことのいず れかによって、検証パルスが終了されると、アドレスされた位置におけるメモリ セルの状態がＩＳＰレジスタ３００のデータフィールド３０２内へロードされる 。次いで、この状態は、検査するために、ＴＤＯピン１０７を介してシフト出力 させることが可能である。この場合におけるステータスフィールド３０３のコー ドは「１１」であり、それにより、検証動作が完了したことを表わす。「００」 のコードは、その動作が完了する前にそのステータスがチェックされたことを表 わす。 上述したＩＳＰ検証方法は、各アドレスに対して複数個の命令をシフト入力す ることの必要性を効果的に取除いている。例えば、チップ全体を検証するために ＦＶＦＹ命令は命令レジスタ１０３内へ一度エンターさせることが必要であるに 過ぎない。このように、識別されるべきメモリセルに対するアドレスは、ＴＤＩ ピン１０５において各アドレスの間に複数個の命令を挿入することなしに、ＩＳ Ｐレジスタ３００内へ連続してエンターさせることが可能である。 更に別の利点として且つ図６を参照して説明する と、本発明は、装置６００ＡのＴＤＯピン１０７Ａを装置６００ＢのＴＤＩピン １０５Ｂへ接続し且つ命令レジスタ１０３Ａ内の命令ビットをアクティブ即ち活 性なレジスタ１０４Ａ（次いで、ＴＤＯピン１０７Ａ）へ供給することによって 、マルチチッププログラミング／消去を容易なものとさせている。この形態にお いては、複数個の装置をプログラミング／消去する時間は、１つの装置をプログ ラミングする時間＋各装置に対して適宜の信号をＴＤＩピン１０５からＴＤＯピ ン１０７へ伝搬させる時間にほぼ等しい。従って、複数個の装置からなるチェー ンが成長するに従い、データ／命令を直列的にシフト入力するための時間も成長 する。然しながら、実際の動作（即ち、プログラミング、消去、検証）は、あた かも単に１つの装置がプログラム即ち書き込まれているかのように並列的に行な われる。 図７に示した好適な形態においては、シャドウＩＳＰレジスタ３００ＡがＩＳ Ｐレジスタ３００へ結合している。この形態においては、ＩＳＰレジスタ３００ によって受取られるステータスコード「０１」が組合わせ論理３１１をトリガし てイネーブル用信号を論理ゲート３１０へ転送させる。この実施例においては、 論理ゲート３１０はＡＮＤゲートであり、それは組合わせ論理３１１から論理１ のイネーブル 用信号を受取ると共にメモリ３１２から一定値（これも論理１信号）を受取る。 このように、ＡＮＤゲート３１０はシャドウレジスタ３００Ａのクロック端子へ 高信号を出力し、その際にシャドウＩＳＰレジスタ３００ＡがＩＳＰレジスタ３ ００のビット（この実施例においては、２７ビット）を捕獲することを可能とす る。シャドウＩＳＰレジスタ３００Ａは、別のステータスコード「０１」が受取 られるまでこれらのビットを格納し、その時に、シャドウＩＳＰレジスタ３００ ＡはＩＳＰレジスタ３００のアップデートされたアドレス／データパケットを格 納する。このように、本発明は、１個を超えるプログラミングサイクルが必要で あり（例えば、フラッシュＥＰＲＯＭアレイが使用されている）且つステータス フィールド３０３におけるコード（図３）（ＴＤＯピン１０７を介して検証され る）が、プログラミングが成功しなかったことを表わす場合には、シャドウレジ スタ３００Ａにおけるアドレス／データパケット（この実施例においては、２５ ビット）が別個のロードサイクルを必要とすることなしに自動的にアクセスされ ることを確保している。 この形態においては、本発明は、更に、ステータスフィールド３０３の結果が 「ｄｏｎ’ｔ ｃａｒｅ」である場合には（例えば、全てのメモリセルが１つ のプログラミングサイクルを受取る場合）、プログラムされなかったセルのアド レスが外部的にアクセスされ（ＩＳＰレジスタ３００を介して）、次いで後の時 間において付加的なプログラミングサイクルを行なわせるようにさせる。前述し た如く、シャドウＩＳＰレジスタ３００Ａは、別のステータスコード「０１」を 受取るまで、前のイネーブル用サイクルからのビットを格納し、その時に、シャ ドウＩＳＰレジスタ３００ＡはＩＳＰレジスタ３００のアップデートされたアド レス／データパケットを格納する。 この開示は単に例示的なものであって制限的なものではない。特に、本明細書 における説明は主にＰＬＤのプログラミング即ち書込に焦点を当てているが、同 一の原理は非揮発性メモリアレイを使用する任意の装置に適用することが可能で ある。更に、上述した実施例は、典型的に、電気的にプログラムされ且つ消去す ることの可能なメモリセルアレイを有しており、即ちＥＥＰＲＯＭ、フラッシュ ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭアレイを有するものであるが、本発明は 、消去するために紫外線に露呈されねばならないＥＰＲＯＭアレイを含むその他 の実施例においても使用される。更に、インシステムコンポーネントに関して動 作するための汎用ツールとしてＪＴＡＧスタンダードの柔軟性はその使用をＩＳ Ｐ へ拡張させることを可能とするものであるが、本発明は任意の同様のアーキテク チュアにおいて適用可能なものである。本発明は請求の範囲において記載されて いる。

───────────────────────────────────────────────────── 【要約の続き】 ザか又はサポート用のソフトウエアのいずれかに対して ＩＳＰ動作のステータス（即ち、結果）を供給するため の効率的な方法を提供している。

Claims (1)

1. 【特許請求の範囲】 １．非揮発性プログラム可能論理装置用のインシステムプログラミング／消去 ／検証構成体において、 データ入力ピン、 データ出力ピン、 命令レジスタ、 ＩＳＰレジスタを含む複数個のデータレジスタ、尚前記命令レジスタ及び前記 複数個のデータレジスタは前記データ入力ピンと前記データ出力ピンとの間にお いて並列的に結合されており、 前記命令レジスタ及び前記複数個のデータレジスタのクロック動作を同期させ るコントローラ、 を有するインシステムプログラミング／消去／検証構成体。 ２．請求項１において、前記ＩＳＰレジスタが、 アドレスフィールド、 データフィールド、 ステータスフィールド、 を有しているインシステムプログラミング／消去／検証構成体。 ３．請求項２において、前記ステータスフィールドが２ビットコードを格納す るインシステムプログラミング／消去／検証構成体。 ４．非揮発性プログラム可能論理装置用のインシ ステムプログラミング方法において、 プログラム命令を命令レジスタ内へシフト入力し、その際に活性データレジス タとしてＩＳＰレジスタを選択し、 前記ＩＳＰレジスタ内へアドレス、データ、ステータスコードをシフト入力し 、 前記アドレスにおける前記データに対してプログラミングパルスを開始させ、 前記プログラミングパルスを終了させ、 前記アドレスに関する検証動作を自動的に実行させる、 インシステムプログラミング方法。 ５．請求項４において、前記検証動作が、選択したメモリセルがプログラムさ れているか否かを決定するインシステムプログラミング方法。 ６．請求項５において、前記検証動作が、前記選択したメモリセルによって格 納されている状態を前記ＩＳＰレジスタ内へシフト入力した前記データと比較す るインシステムプログラミング方法。 ７．請求項６において、前記状態が前記値と一致する場合には、所定のステー タスコードを前記ＩＳＰレジスタ内へロードさせるインシステムプログラミング 方法。 ８．非揮発性プログラム可能論理装置用のインシ ステム消去方法において、 消去命令を命令レジスタ内へシフト入力させ、その際に活性データレジスタと してＩＳＰレジスタを選択し、 前記ＩＳＰレジスタ内にアドレス、データ、ステータスコードをシフト入力し 、 前記アドレスにおいて消去パルスを開始させ、 前記消去パルスを終了させ、 前記アドレスに関しての検証動作を自動的に実行させる、 インシステム消去方法。 ９．請求項８において、前記検証動作が、選択したメモリセルが消去されてい るか否かを決定するインシステム消去方法。 １０．請求項９において、前記メモリセルが消去されている場合には、所定の ステータスコードを前記ＩＳＰレジスタ内へロードさせるインシステム消去方法 。 １１．非揮発性プログラム可能論理装置用のインシステム検証方法において、 検証命令を命令レジスタ内へシフト入力させ、その際に活性データレジスタと してＩＳＰレジスタを選択し、 前記ＩＳＰレジスタ内にアドレス、データ、ステー タスコードをシフト入力し、 前記アドレスにおいて検証パルスを開始させ、 前記検証パルスを終了させ、 前記アドレスにおける前記メモリセルの状態を前記ＩＳＰレジスタのデータフ ィールド内へ自動的にロードさせる、 インシステム検証方法。