JP4615241B2 - マルチチップでマルチセクタ消去動作モードを実行する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法 - Google Patents
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Description
110,210 レジスタ
120,220 アドレスクロックドライバ
130,230 カウンタ
140,240 制御回路
141,142 フラグ発生回路
150,250 コアドライバ
160,260 セルアレイ
Claims (19)
- マルチチップのマルチセクタ消去動作モードを実行する半導体メモリチップにおいて、
アドレスカウントアップ信号とカレントチップ信号とに応答してアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記アドレスカウントアップ信号と、前記カレントチップ信号と、前記アドレスのセクタ情報が消去されるセクタに対応するか否かをチェックするセクタチェック信号とを発生する制御回路とを含み、
前記アドレスクロック信号は、前記セクタ消去動作を実行している半導体メモリチップと前記セクタ消去動作を実行していない半導体メモリチップとで共有されることを特徴とする半導体メモリチップ。 - 前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項1に記載の半導体メモリチップ。
- 前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にあることを特徴とする請求項1に記載の半導体メモリチップ。
- 前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項2または3に記載の半導体メモリチップ。
- 前記カウンタは、アドレスを順次に発生することを特徴とする請求項1に記載の半導体メモリチップ。
- 前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項5に記載の半導体メモリチップ。
- マルチチップのマルチセクタ消去動作モードを実行する半導体メモリチップにおいて、
複数個のセクタからなるメモリセルアレイと、
消去するセクタ情報を有するレジスタと、
アドレスカウントアップ信号とカレントチップ信号とに応答してアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致しない時には前記アドレスカウントアップ信号を発生し、一致する時には消去イネーブル信号を発生した後前記アドレスカウントアップ信号を発生する制御回路と、
前記消去イネーブル信号に応答して該当のセクタに対する消去動作を実行するコアドライバとを含み、
前記アドレスクロック信号は、前記セクタ消去動作を実行している半導体メモリチップと前記セクタ消去動作を実行していない半導体メモリチップとで共有されることを特徴とする半導体メモリチップ。 - 前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項7に記載の半導体メモリチップ。
- 前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にあることを特徴とする請求項7に記載の半導体メモリチップ。
- 前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項8または9に記載の半導体メモリチップ。
- 前記カウンタは、アドレスを順次に発生することを特徴とする請求項7に記載の半導体メモリチップ。
- 前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項11に記載の半導体メモリチップ。
- マルチセクタ消去動作を実行するマルチチップパッケージにおいて、
制御信号を伝達する第1バスと、
アドレス及びデータを伝達する第2バスと、
前記第1バス及び前記第2バスに各々連結されて、前記マルチセクタ消去動作モードを実行する複数の半導体メモリチップとを含み、
前記半導体メモリチップの各々は、
複数個のセクタからなるメモリセルアレイと、
消去するセクタ情報を有するレジスタと、
アドレスカウントアップ信号とカレントチップ信号とに応答してアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致しない時には前記アドレスカウントアップ信号を発生し、一致する時には消去イネーブル信号を発生した後前記アドレスカウントアップ信号を発生する制御回路と、
前記消去イネーブル信号に応答して、該当のセクタに対する消去動作を実行するコアドライバとを含み、
前記アドレスクロック信号は、前記セクタ消去動作を実行している半導体メモリチップと前記セクタ消去動作を実行していない半導体メモリチップとで共有されることを特徴とするマルチチップパッケージ。 - 前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項13に記載のマルチチップパッケージ。
- 前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報が一致しない時に、フローティング状態にあることを特徴とする請求項13に記載のマルチチップパッケージ。
- 前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項14または15に記載のマルチチップパッケージ。
- 前記カウンタは、アドレスを順次に発生することを特徴とする請求項13に記載のマルチチップパッケージ。
- 前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項17に記載のマルチチップパッケージ。
- 複数個のセクタからなるメモリセルアレイと、
消去するセクタ情報を有するレジスタと、
アドレスカウントアップ信号とカレントチップ信号とに応答して、セクタ消去動作を実行している半導体メモリチップと前記セクタ消去動作を実行していない半導体メモリチップとで共有されるアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記アドレスカウントアップ信号と、前記カレントチップ信号と、前記アドレスのセクタ情報が消去されるセクタに対応するか否かをチェックするセクタチェック信号とを発生する制御回路とを備えた複数の半導体メモリチップで構成されたマルチチップパッケージのマルチセクタ消去方法において、
前記カウンタのアドレスを初期化する段階と、
前記カウンタのチップ情報と前記制御回路のチップ選択情報とが一致するか否かを判断する段階と、
前記チップ情報が前記チップ選択情報と一致しない場合に、最後のセクタでなければ、前記カウンタのアドレスを増加する段階と、
前記チップ情報と前記チップ選択情報とが一致する場合に、前記カウンタのセクタ情報と前記レジスタのセクタ情報とが一致するか否かを判断する段階と、
前記セクタ情報が一致しない場合に、最後のセクタでなければ、前記カウンタのアドレスを増加する段階と、
前記セクタ情報が一致する場合にセクタ消去動作を実行する段階と、
消去されたセクタが前記最後のセクタでない場合に、前記カウンタのアドレスを増加する段階と、
前記消去されたセクタが最後のセクタであれば終了する段階とを含むことを特徴とするマルチセクタ消去方法。
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