TWI739707B - 半導體儲存裝置及讀出方法 - Google Patents

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Abstract

本發明提供一種可以高速地進行跨越多個晶片間的連續讀出的半導體儲存裝置。本發明的NAND型快閃記憶體包括所堆疊的多個晶片。各晶片具有：讀出部件，進行頁的連續讀出；輸出緩衝器部，與時鐘信號同步地將由讀出部件讀出的資料輸出至輸入輸出匯流排；以及最終頁檢測部，檢測讀出頁是否為所述晶片的最終頁。在進行跨越晶片間的連續讀出的情況下，輸出緩衝器部回應於最終頁的檢測結果，通過驅動能力大的第一輸出緩衝器輸出最終頁的資料之後，通過驅動能力小的第二輸出緩衝器輸出或保持所述最終頁的資料。

Description

半導體儲存裝置及讀出方法
本發明涉及一種與非（NAND）型的快閃記憶體等，特別涉及一種包括多個晶片的快閃記憶體的讀出方法。
為了實現與或非（NOR）型快閃記憶體的互換性，有時在NAND型快閃記憶體中搭載回應於來自外部的命令，連續地讀出多個頁的功能。例如，日本專利特開2014-078301號公報的NAND型快閃記憶體回應於外部控制信號CLE輸入讀出模式的命令，接著回應於外部控制信號ALE輸入位址，接著回應於外部控制信號CLE輸入用於頁讀出的命令，從而能夠進行自儲存單元陣列的頁的連續讀出。
NAND型快閃記憶體與NOR型快閃記憶體相比，讀出速度慢，因此通過連續地讀出大尺寸的資料來防止資料的傳送速率的降低。另外，為了實現儲存容量的增大，在NAND型快閃記憶體中，存在使多個晶片（裸片）堆疊在一個封裝內的多晶片產品（多晶片封裝（Multiple Chip Package，MCP））。
在此種MCP產品中，要求跨越晶片間進行更大尺寸的資料的連續讀出。然而，在現有的MCP產品中，不共用物理上分離的晶片間資訊，且不對其他晶片讀出的位址進行識別，因此無法進行晶片整體的連續讀出。即，在進行跨越晶片間的連續讀出的情況下，為了當前的晶片的連續讀出必須輸入命令，在當前的晶片的讀出結束後，為了下一晶片的連續讀出必須輸入命令。
圖1是表示堆疊有兩個晶片的快閃記憶體的位址空間。晶片#0具有$00000～$0FFFF的位址空間，晶片#1具有$10000～$1FFFF的位址空間。在利用此種快閃記憶體進行連續讀出的情況下，若輸入連續讀出的命令及位址（行位址及列位址），則各晶片基於所輸入的位址來判定是否選擇了自身。例如，若所輸入的位址符合$00000～$0FFFF的位址空間，則晶片#0判斷為選擇了自身，若所輸入的位址符合$10000～$1FFFF的位址空間，則晶片#1判斷為選擇了自身。
所選擇的晶片將由所輸入的位址指定的行位址作為開頭頁而開始讀出，然後，使行位址自動地遞增，當行位址到達最終頁後，結束連續讀出。最終頁例如由所選擇的晶片的位址空間的最終位址、或由用戶指定的位址來確定。若進行跨越晶片#0與晶片#1的連續讀出，則使用者必須輸入用於晶片#0的連續讀出的命令及位址，接著必須輸入用於晶片#1的連續讀出的命令及位址。
在如上所述現有的包括多個晶片的快閃記憶體中，存在未對應於如跨越晶片間那樣的連續讀出，而無法無縫地進行整個晶片的連續讀出的問題。
本發明解決此種現有的問題，且目的在於提供一種可以高速地進行跨越多個晶片間的連續讀出的半導體儲存裝置。
本發明的半導體儲存裝置包括多個NAND型快閃記憶體，所述半導體儲存裝置中，各晶片具有：讀出部件，進行頁的連續讀出；輸出部件，與時鐘信號同步地將由所述讀出部件讀出的資料輸出至輸出匯流排；以及檢測部件，檢測由所述讀出部件讀出的頁是所述晶片的最終頁，在通過所述讀出部件進行跨越晶片間的連續讀出的情況下，所述輸出部件回應於所述檢測部件的檢測結果，利用第一輸出阻抗輸出最終頁的資料之後，利用高於第一輸出阻抗的第二輸出阻抗輸出或保持所述最終頁的資料。
在本發明的一個實施形態中，所述輸出部件包括：第一輸出緩衝器，具有所述第一輸出阻抗；以及第二輸出緩衝器，具有所述第二輸出阻抗，所述輸出部件基於來自所述檢測部件的檢測信號，選擇性地使第一輸出緩衝器或第二輸出緩衝器操作。在本發明的一個實施形態中，所述輸出部件回應於檢測到最終頁，使所述第一輸出緩衝器在第一期間操作，使所述第二輸出緩衝器在經過第一期間後的第二期間操作。
在本發明的一個實施形態中，所述第一期間大於所述第二期間。在本發明的一個實施形態中，當輸出第一晶片的最終頁的資料的期間與輸出第二晶片的開頭頁的資料的期間部分地重疊時，最終頁的資料是利用第二輸出阻抗輸出至輸出匯流排上，開頭頁的資料是利用第一輸出阻抗輸出至輸出匯流排上。在本發明的一個實施形態中，所述檢測部件通過將行位址計數器的計數資訊與晶片的位址空間進行比較來檢測最終頁。在本發明的一個實施形態中，多個晶片具有相同的構成，多個晶片分別連接於共用的外部端子。
本發明的半導體儲存裝置的讀出方法是包括多個NAND型快閃記憶體的晶片的半導體儲存裝置的讀出方法，具有：第一步驟，當與時鐘信號同步地進行跨越晶片間的連續讀出時，檢測所讀出的晶片的最終頁；以及第二步驟，回應於最終頁的檢測，利用第一輸出阻抗將最終頁的資料輸出至輸出匯流排之後，利用高於第一輸出阻抗的第二輸出阻抗將所述最終頁的資料輸出或保持至輸出匯流排。
在本發明的一個實施形態中，所述第二步驟在第一期間通過第一輸出緩衝器輸出最終頁的資料，在經過第一期間後的第二期間通過第二輸出緩衝器輸出或保持最終頁的資料。在本發明的一個實施形態中，所述第一期間大於所述第二期間。在本發明的一個實施形態中，當輸出第一晶片的最終頁的資料的期間與輸出第二晶片的開頭頁的資料的期間部分地重疊時，最終頁的資料是利用第二輸出阻抗輸出至輸出匯流排上，開頭頁的資料是利用第一輸出阻抗輸出至輸出匯流排上。在本發明的一個實施形態中，所述檢測步驟是通過將行位址計數器的計數資訊與晶片的位址空間比較來檢測最終頁。
根據本發明，在進行跨越晶片間的連續讀出的情況下，利用第一輸出阻抗輸出最終頁的資料之後，利用高於第一輸出阻抗的第二輸出阻抗輸出或保持所述最終頁的資料，因此可以無縫且高速地進行晶片間的連續讀出。
本發明的半導體儲存裝置可以為搭載多個晶片的NAND型快閃記憶體、或者嵌入此種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuits，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。
接著，參照圖式對本發明的實施例進行詳細說明。圖2是表示本發明實施例的NAND型快閃記憶體的封裝內所堆疊的晶片的內部焊盤與外部端子的連接關係的圖。本實施例的快閃記憶體100包括一個封裝內所堆疊的多個儲存晶片。例如，多個儲存晶片封裝於球柵陣列（Ball Grid Array，BGA）或晶片尺寸封裝（Chip Scale Package，CSP）等封裝內。圖2表示堆疊兩個儲存晶片100A、100B的示例。兩個儲存晶片100A、100B可以是相同構成的晶片，晶片100A例如對應於如圖1所示的具有的位址空間（$00000～$0FFFF）的晶片#0，晶片100B對應於具有位址空間（$10000～$1FFFF）的晶片#1。
快閃記憶體100包括作為與外部的輸入輸出介面發揮功能的多個外部端子110。外部端子110形成於CSP或BGA等封裝。外部端子110自未圖示的主機電腦輸入命令（讀出、寫入、擦除等）、位址、資料等，或者輸出所讀出的資料等。在快閃記憶體100搭載串列外設介面（Serial Peripheral Interface，SPI）功能的情況下，外部端子110包括用於輸入時鐘信號的時鐘端子。外部端子110還可以包括用於輸入位址鎖存使能或命令鎖存使能等的控制信號的控制端子。
外部端子110經由內部配線112分別電連接於晶片100A的對應的內部焊盤120A，並且分別電連接於晶片100B的對應的內部焊盤120B。如此，外部端子110以共用的方式電連接於晶片100A及晶片100B的內部焊盤120A及內部焊盤120B。
圖3是表示本實施例的快閃記憶體100的各晶片的內部構成的框圖。晶片100A包括形成有多個NAND串的儲存單元陣列210A、形成有行選擇電路或頁緩衝器/讀出電路等的週邊電路220A、對晶片100A的操作進行控制的控制器230A、連接於內部焊盤120A的輸入輸出電路240A。晶片100B包括形成有多個NAND串的儲存單元陣列210B、形成有行選擇電路或頁緩衝器/讀出電路等的週邊電路220B、對晶片100B的操作進行控制的控制器230B、連接於內部焊盤120B的輸入輸出電路240B。
晶片100A及晶片100B經由外部端子110連接於主機電腦50。自主機電腦50輸出的命令（讀出、寫入、擦除等）、位址等經由外部端子110以共用的方式輸入至晶片100A及晶片100B。使用者可以不對晶片100A、晶片100B進行識別而將其作為恰如一個快閃記憶體來處理。
在一個實施形態中，控制器230A/230B監測經由輸入輸出電路240A/240B自主機電腦50輸入的位址，並基於所述位址判定是否選擇了自身。例如，若所輸入的位址與自身的儲存單元陣列210A的位址空間一致，則控制器230A判定為選擇了自身，若所輸入的位址與儲存單元陣列210B的位址空間一致，則控制器230B判定為選擇了自身。當晶片100A及晶片100B是選擇了自身的晶片時，執行所輸入的命令。
圖4是表示晶片100A的內部構成的圖。晶片100A包括如下部件而構成：儲存單元陣列210A，呈矩陣狀地排列有多個儲存單元；輸入輸出電路240A，經由外部端子110進行資料的輸入輸出；位址寄存器250A，經由輸入輸出電路240A接收位址；控制器230A，基於經由輸入輸出電路240A接收到的命令等來對各部進行控制；字元線選擇電路260A，基於自位址寄存器250A接收到的行位址資訊Ax來進行塊的選擇或字元線的選擇等；頁緩衝器/讀出電路270A，保持自字元線選擇電路260A選擇的頁讀出的資料，或保持要寫入至所選擇的頁的資料；以及列選擇電路280A，基於自位址寄存器250A接收到的列位址資訊Ay來選擇頁緩衝器/讀出電路270A的列。晶片100B與晶片100A具有同樣地構成，因此省略其說明。
儲存單元陣列210A包括沿列方向配置的m個塊BLK（0）、BLK（1）、．．．、BLK（m－1），在一個塊形成有多個NAND串。一個NAND串包括串聯連接的多個儲存單元、位元線側選擇電晶體及源極線側選擇電晶體。NAND串既可二維地形成於基板表面上，也可三維地形成於基板表面上。另外，儲存單元既可為儲存一個位（bit）（二值資料）的類型，也可為儲存多個位的類型。
在讀出操作中，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0V），對非選擇字元線施加通過電壓Vpass（例如4.5V），使位元線側選擇電晶體及源極線側選擇電晶體接通，對共用源極線施加0V。在寫入操作中，對選擇字元線施加高電壓的寫入電壓（例如15V～20V），對非選擇字元線施加中間電位（例如10V），使位元線側選擇電晶體接通，使源極線側選擇電晶體斷開，對位元線供給與“0”或“1”的資料對應的電位。在擦除操作中，對塊內的選擇字元線施加0V，對P阱（well）施加高電壓（例如20V）。
頁緩衝器/讀出電路270A包括分別能夠保持一頁的資料的兩個鎖存器L1、L2，且能夠在鎖存器L1、鎖存器L2之間進行雙向的資料傳送。一個鎖存器包括分別能夠獨立地操作的第一快取記憶體C1及第二快取記憶體C2，一個快取記憶體能夠保持1/2頁的資料，即，能夠在鎖存器L1、鎖存器L2之間以1/2頁為單位進行資料的傳送。
當控制器230A經由輸入輸出電路240A接收到連續讀出的命令時，對自開頭頁至結束頁為止的連續讀出操作進行控制。當進行連續讀出時，在與外部時鐘信號CLK同步地輸出鎖存器L2所保持的頁數據的期間，自儲存單元陣列210A讀出下一頁，所述頁數據保持於鎖存器L1。通過鎖存器L1、鎖存器L2的管線（pipeline）處理進行頁的連續讀出。在本實施例中，能夠不降低時鐘信號CLK的頻率、且在連續讀出跨越晶片間時不需要命令的輸入地進行無縫的連續讀出。
接著，參照圖2、圖4及圖5對本實施例的輸入輸出電路240A的輸出部進行說明。當輸出頁緩衝器/讀出電路270A所保持的資料時，通過列選擇電路280A的列選擇信號YS，自頁緩衝器/讀出電路270A的鎖存器L2所保持的頁數據中選擇n位元的資料。列選擇信號YS是由對列位址資訊Ay進行解碼的列解碼器282A生成。所選擇的n位元的資料作為差動資料登錄至n個差動讀出放大器284A的位元線對BT/BB。差動讀出放大器284A經由n位元寬的資料匯流排286A將所讀出的n位元的資料輸出至並行/串列轉換電路242A。
並行/串列轉換電路242A包括串聯連接的多個觸發器，觸發器與自外部供給的時鐘信號CLK或對其進行分頻而得的時鐘信號同步地將並行輸入的資料轉換為串列，並將所轉換的串列資料輸出至輸出緩衝器部244A。輸出緩衝器部244A將所輸入的資料輸出至輸入輸出匯流排246A。輸入輸出匯流排246A經由內部焊盤120A連接於外部端子110。在外部端子110輸出m位（例如×2、×4、×8等）的資料的情況下，輸出緩衝器部244A及輸入輸出匯流排246A為m個。
晶片100B的輸入輸出電路240B也與輸入輸出電路240A同樣地構成，輸出緩衝器部244B將所輸入的資料輸出至輸入輸出匯流排246B上。輸入輸出匯流排246B經由內部焊盤120B連接於外部端子110。如圖2所述，一個外部端子110對於晶片100A、晶片100B的輸入輸出匯流排246A及輸入輸出匯流排246B為共用的。
圖6是表示晶片100A與晶片100B各自的輸出緩衝器部244A、輸出緩衝器部244B的內部構成的圖。儲存晶片100A的輸出緩衝器部244A具有：最終頁檢測部300A，在連續讀出操作時檢測儲存單元陣列210A的最終頁；第一輸出緩衝器310A，自並行/串列轉換電路（P/S轉換電路）242A接收資料並將接收到的資料輸出至輸入輸出匯流排246A，且驅動能力大；以及第二輸出緩衝器320A，自P/S轉換電路242A接收資料並將接收到的資料輸出至輸入輸出匯流排246A，且驅動能力小。最終頁檢測部300A在檢測到最終頁時將H電平的檢測信號DT_A輸出至第一輸出緩衝器310A及第二輸出緩衝器320A，在未檢測到最終頁時將L電平的檢測信號DT_A輸出至第一輸出緩衝器310A及第二輸出緩衝器320A，用以切換第一輸出緩衝器310A及第二輸出緩衝器320A的操作。晶片100B的輸出緩衝器部244B也同樣地構成，在此省略其敘述。
最終頁檢測部300A基於行位址計數器252A的計數資訊來檢測最終頁。行位址計數器252A指定進行連續讀出時的頁。在進行連續讀出時，對行位址計數器252A設置開頭頁的位址，每當結束頁的讀出時，使行位址計數器252A遞增，指定下一頁。最終頁檢測部300A包括保持儲存單元陣列210A的位址空間內的最終位址的寄存器、以及將所述最終位址與行位址計數器252A的計數值進行比較的比較器，當計數值與最終位址一致時，檢測最終頁。
最終頁檢測部300A還包括延遲電路，當檢測到最終頁時，所述延遲電路調整輸出H電平的檢測信號DT_A的時機。更具體地說，在經過由主機電腦50可以更確實地接收自第一輸出緩衝器310A輸出的資料的時間後的時機（例如圖7(b)的Tp），延遲電路使檢測信號DT_A自L電平轉變為H電平。
當檢測信號DT_A為L電平時，啟用第一輸出緩衝器310A，禁用第二輸出緩衝器320A，自P/S轉換電路242A輸出的資料通過驅動能力大的第一輸出緩衝器310A輸出至輸入輸出匯流排246A。當檢測信號DT_A為H電平時，禁用第一輸出緩衝器310A，啟用第二輸出緩衝器320A，自並行/串列轉換電路242A輸出的資料由驅動能力小的第二輸出緩衝器320A保持。特別說明的是，第二輸出緩衝器320A並不具有充分的驅動能力驅動輸入輸出匯流排246A，基本上是保持資料。例如，第一輸出緩衝器310A將連接於輸入輸出匯流排246A的輸出線的阻抗設定為25歐姆，第二輸出緩衝器320A將連接於輸入輸出匯流排246A的輸出線的阻抗設定為250歐姆。此種輸出阻抗的比為一例，也可以是大於其的比或小於其的比。
此處應注意，連接有晶片100A的輸出緩衝器部244A的輸入輸出匯流排246A與連接有晶片100B的輸出緩衝器部244B的輸入輸出匯流排246B電短路。在進行跨越晶片間的連續讀出的情況下，理想的是晶片100A的最終頁的讀出資料與晶片100B的開頭頁的讀出資料在輸入輸出匯流排246A、輸入輸出匯流排246B上不發生衝突。然而，實際上，因用於將物理上不同的兩個晶片100A、100B連接於輸入輸出匯流排246A、輸入輸出匯流排246B的配線電阻的偏差、或晶片間的製造偏差等，晶片100A的最終頁的讀出資料與晶片100B的開頭頁的讀出資料有可能發生衝突。若邏輯電平不同的資料發生衝突，則在輸出緩衝器部244A與輸出緩衝器部244B之間流動大的貫通電流，有可能導致電路損壞或讀出資料發生錯誤。在本實施例中，為了防止此種情況，當輸出最終頁的資料時，將操作自第一輸出緩衝器310A切換至第二輸出緩衝器320A。即使資料發生衝突，由於第二輸出緩衝器320A的阻抗高，因此也抑制輸出緩衝器部244A與輸出緩衝器部244B之間的貫通電流。
接著，對基於本實施例的跨越晶片間的連續讀出操作進行說明。用於連續讀出的命令以共用的方式輸入至晶片100A及晶片100B，晶片100A、晶片100B的控制器230A、控制器230B對連續讀出的命令進行解讀，開始連續讀出的操作。控制器230A、控制器230B通過分別對自身的位址空間進行識別，來自動地判定晶片的邊界。例如，晶片100A、晶片100B的儲存單元陣列210A、儲存單元陣列210B的儲存尺寸分別為1G位元，晶片100A、晶片100B的行位址計數器252A、行位址計數器252B對2G位的位址空間進行計數。在自晶片100A的特定位址開始連續讀出的情況下，晶片100A 會進行讀出操作並使行位址計數器252A遞增，晶片100B則不進行讀出操作並使行位址計數器252B遞增。同時，行位址計數器252A及行位址計數器252B監測晶片100A及晶片100B的邊界，當讀出操作進行到晶片100A及晶片100B的邊界時，晶片100A停止讀出，晶片100B開始讀出。
圖7的（A）是表示連續讀出接近晶片的邊界時的輸出緩衝器部244A、輸出緩衝器部244B的第一輸出緩衝器310A（310B）及第二輸出緩衝器320A（320B）的切換的圖，圖7的（B）是表示輸出至輸入輸出匯流排246A、輸入輸出匯流排246B的資料的時機的圖。此處，設為如上所述，自晶片100A的特定的位址開始連續讀出，在晶片100B的特定位址結束連續讀出。連續讀出的結束例如是通過來自主機電腦50的命令或最終位址的指定來實施。
參照圖6及圖7，當開始頁的連續讀出後，輸出緩衝器部244A與時鐘信號CLK同步地將所讀出的頁的資料輸出至輸入輸出匯流排246A。在此期間，最終頁檢測部300A的檢測信號DT_A為L電平，使用驅動能力大的第一輸出緩衝器310A輸出資料。如圖7的（A）所示，在到達最終頁的位址“$0FFFF”之前，輸出阻抗為25歐姆。當檢測到晶片100A的最終頁後，在經過通過主機電腦50確實地進行資料的接收的時間後的時機，檢測信號DT_A自L電平轉變為H電平。因此，最終頁的讀出資料在通過驅動能力大的第一輸出緩衝器310A輸出之後，會由驅動能力小的第二輸出緩衝器320A保持。
在圖7的（B）中，“tCxQV”是自時鐘信號CLK的上升沿或下降沿至對輸入輸出匯流排246A輸出資料為止的最大允許時間，“tCxQV'”是自時鐘信號CLK的上升沿或下降沿至對輸入輸出匯流排246B輸出資料為止的最大允許時間。
回應於時刻t0，最終頁的前一頁（$FFFE）的資料輸出至輸入輸出匯流排246A，回應於時刻t1，最終頁（$FFFF）的資料輸出至輸入輸出匯流排246A。如上所述，關於最終頁的資料，在Tp的期間通過驅動能力大的第一輸出緩衝器310A輸出，在Tq的期間（Tp＞Tq）通過驅動能力小的第二輸出緩衝器320A保持資料。回應於時刻t2，晶片100B的開頭頁（$0000）的資料輸出至輸入輸出匯流排246B，回應於時刻t3，下一頁（$0001）的資料輸出至輸入輸出匯流排246B。
此處，晶片100A輸出最終頁的資料的期間與晶片100B輸出開頭頁的資料的期間有可能一部分重疊。然而，由於晶片100A在期間Tq使輸出緩衝器部244A處於高阻抗狀態，因此可以抑制晶片100B的開頭頁的資料損失，或者在晶片100B的輸出緩衝器部244B與輸出緩衝器部244A之間經由輸入輸出匯流排246A、輸入輸出匯流排246B產生貫通電流。由此，能夠在跨越晶片間的連續讀出操作中，不降低時鐘信號CLK的頻率地進行無縫的高速存取。
在所述實施例中示出了堆疊兩個晶片的示例，但所堆疊的晶片的數量也可為三個以上。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，能夠在發明申請專利範圍所記載的本發明的主旨範圍內進行各種變形及變更。
50:主機電腦 100:快閃記憶體 100A、100B:晶片（儲存晶片） 110:外部端子 112:內部配線 120A、120B:內部焊盤 210A、210B:儲存單元陣列 220A、220B:週邊電路 230A、230B:控制器 240A、240B:輸入輸出電路 242A、242B:並行/串列轉換電路 244A、244B:輸出緩衝器部 246A、246B:輸入輸出匯流排 250A:位址寄存器 252A、252B:行位址計數器 260A:字元線選擇電路 270A:頁緩衝器/讀出電路 280A:列選擇電路 282A:列解碼器 284A:差動讀出放大器 286A:資料匯流排 300A、300B:最終頁檢測部 310A、310B:第一輸出緩衝器 320A、320B:第二輸出緩衝器 Ax:行位址資訊 Ay:列位址資訊 BLK（0）、BLK（1）、．．．、BLK（m－1）:塊 BT/BB:位元線對 CLK:時鐘信號 DT_A:檢測信號 tCxQV:自時鐘信號CLK的上升沿或下降沿至對輸入輸出匯流排246A輸出資料為止的最大允許時間 tCxQV':自時鐘信號CLK的上升沿或下降沿至對輸入輸出匯流排246B輸出資料為止的最大允許時間 t0～t4:時刻 Tp、Tq:期間 YS:列選擇信號 #0、#1:晶片
圖1是表示現有的搭載多個晶片的快閃記憶體的位址空間的圖。 圖2是表示本發明實施例的NAND型快閃記憶體的封裝內所堆疊的晶片的內部焊盤與外部端子的連接關係的圖。 圖3是表示本發明實施例的NAND型快閃記憶體所搭載的晶片間的連接關係的圖。 圖4是表示本發明實施例的NAND型快閃記憶體的一個晶片的內部構成的圖。 圖5是表示本發明實施例的NAND型快閃記憶體的輸入輸出電路的構成的圖。 圖6是表示本發明實施例的輸出緩衝器部的內部構成的圖。 圖7的（A）、圖7的（B）是對本發明實施例的NAND型快閃記憶體中連續讀出接近晶片邊界時的操作進行說明的圖。
242A、242B:並行/串列轉換電路
244A、244B:輸出緩衝器部
246A、246B:輸入輸出匯流排
252A、252B:行位址計數器
300A、300B:最終頁檢測部
310A、310B:第一輸出緩衝器
320A、320B:第二輸出緩衝器
25Ω、250Ω:阻抗
DT_A、DT_B:檢測信號

Claims (12)

  1. 一種半導體儲存裝置，包括多個與非型快閃記憶體的晶片，其中各晶片具有： 讀出部件，進行頁的連續讀出； 輸出部件，與時鐘信號同步地將由所述讀出部件讀出的資料輸出至輸出匯流排；以及 檢測部件，檢測由所述讀出部件讀出的頁是所述晶片的最終頁， 在通過所述讀出部件進行跨越晶片間的連續讀出的情況下，所述輸出部件回應於所述檢測部件的檢測結果，利用第一輸出阻抗輸出最終頁的資料之後，利用高於所述第一輸出阻抗的第二輸出阻抗輸出或保持所述最終頁的資料。
  2. 如請求項1所述的半導體儲存裝置，其中 所述輸出部件包括： 第一輸出緩衝器，具有所述第一輸出阻抗；以及 第二輸出緩衝器，具有所述第二輸出阻抗， 所述輸出部件基於來自所述檢測部件的檢測信號，選擇性地使所述第一輸出緩衝器或所述第二輸出緩衝器操作。
  3. 如請求項2所述的半導體儲存裝置，其中 所述輸出部件回應於檢測到最終頁，使所述第一輸出緩衝器在第一期間操作，使所述第二輸出緩衝器在經過所述第一期間後的第二期間操作。
  4. 如請求項3所述的半導體儲存裝置，其中 所述第一期間大於所述第二期間。
  5. 如請求項1所述的半導體儲存裝置，其中 當輸出第一晶片的最終頁的資料的期間與輸出第二晶片的開頭頁的資料的期間部分地重疊時，最終頁的資料是利用所述第二輸出阻抗輸出至輸出匯流排上，開頭頁的資料是利用所述第一輸出阻抗輸出至輸出匯流排上。
  6. 如請求項1所述的半導體儲存裝置，其中 所述檢測部件通過將行位址計數器的計數資訊與晶片的位址空間進行比較來檢測最終頁。
  7. 如請求項1至6中任一項所述的半導體儲存裝置，其中 多個晶片具有相同的構成，多個晶片分別連接於共用的外部端子。
  8. 一種讀出方法，是包括多個與非型快閃記憶體的晶片的半導體儲存裝置的讀出方法，具有： 第一步驟，當與時鐘信號同步地進行跨越晶片間的連續讀出時，檢測所讀出的晶片的最終頁；以及 第二步驟，回應於最終頁的檢測，利用第一輸出阻抗將最終頁的資料輸出至輸出匯流排之後，利用高於所述第一輸出阻抗的第二輸出阻抗將所述最終頁的資料輸出或保持至輸出匯流排。
  9. 如請求項8所述的讀出方法，其中 所述第二步驟在第一期間通過第一輸出緩衝器輸出最終頁的資料，在經過所述第一期間後的第二期間通過第二輸出緩衝器輸出或保持最終頁的資料。
  10. 如請求項9所述的讀出方法，其中 所述第一期間大於所述第二期間。
  11. 如請求項8所述的讀出方法，其中 當輸出第一晶片的最終頁的資料的期間與輸出第二晶片的開頭頁的資料的期間部分地重疊時，最終頁的資料是利用所述第二輸出阻抗輸出至輸出匯流排上，開頭頁的資料是利用所述第一輸出阻抗輸出至輸出匯流排上。
  12. 如請求項8所述的讀出方法，其中 所述檢測步驟是通過將行位址計數器的計數資訊與晶片的位址空間比較來檢測最終頁。
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