KR20210130096A - 반도체 기억 장치 및 독출 방법 - Google Patents

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Abstract

[과제] 복수의 칩 간을 걸친 연속 독출을 고속으로 실시할 수 있는 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 NAND형 플래쉬 메모리는, 스택된 복수의 칩을 포함한다. 각 칩은, 페이지의 연속 독출을 실시하는 독출 수단과, 독출 수단에서 독출된 데이터를 클록 신호에 동기하여 입출력 버스에 출력하는 출력 버퍼부와, 독출 페이지가 상기 칩의 최종 페이지인지 여부를 검출하는 최종 페이지 검출부를 가진다. 칩 간을 걸친 연속 독출이 실시되는 경우에, 출력 버퍼부는, 최종 페이지의 검출 결과에 응답하여, 최종 페이지의 데이터를 구동 능력이 큰 제1 출력 버퍼로 출력한 후에, 상기 최종 페이지의 데이터를 구동 능력이 작은 제2 출력 버퍼로 출력 또는 보관유지시킨다.

Description

반도체 기억 장치 및 독출 방법{SEMICONDUCTOR STORING APPARATUS AND READOUT METHOD}
본 발명은, NAND형 플래쉬 메모리 등에 관한 것으로, 특히, 복수의 칩을 포함하는 플래쉬 메모리의 독출 방법에 관한 것이다.
NAND형 플래쉬 메모리에는, NOR형 플래쉬 메모리와의 호환성을 도모하기 위해, 외부로부터의 커맨드에 응답하여, 복수의 페이지를 연속으로 독출(Readout)하는 기능을 탑재하는 것이 있다. 예를 들면, 특허문헌 1의 NAND형 플래쉬 메모리는, 외부 제어 신호(CLE)에 응답하여 독출 모드의 커맨드를 입력하고, 다음으로 외부 제어 신호(ALE)에 응답하여 주소(Address)를 입력하고, 다음으로 외부 제어 신호(CLE)에 응답하여 페이지 독출을 위한 커맨드를 입력하여, 메모리셀 어레이(Memory Cell Array)로부터의 페이지의 연속 독출을 가능하게 하고 있다.
[특허문헌 1] 일본 특허공개 2014-078301호 공보
NAND형 플래쉬 메모리는, NOR형 플래쉬 메모리와 비교해 독출 속도가 느리기 때문에, 큰 사이즈의 데이터를 연속적으로 독출함으로써 데이터의 전송 레이트의 저하를 막고 있다. 또, NAND형 플래쉬 메모리에는, 메모리 용량의 증대를 도모하기 위해, 1개의 패키지 내에 복수의 칩(다이)을 스택시킨 멀티칩 제품(MCP)이 있다.
이러한 MCP 제품에 있어서, 칩 간을 걸쳐 보다 큰 사이즈의 데이터의 연속 독출을 하는 것이 요구되고 있다. 그렇지만, 종래의 MCP 제품에서는, 물리적으로 이간된 칩 간의 정보를 공유하고 있지 않고, 다른 칩이 독출하고 있는 주소를 인식하고 있지 않기 때문에, 칩 전체의 연속 독출을 실시할 수 없다. 즉, 칩 간을 걸친 연속 독출을 실시하는 경우에는, 현재 칩의 연속 독출을 위해 커맨드를 입력하고, 현재 칩의 독출 종료 후에, 다음 칩의 연속 독출을 위해 커맨드를 입력해야 한다.
도 1은, 2개의 칩을 스택한 플래쉬 메모리의 주소 공간을 도시한 도면이다. 칩 #0은, $00000~$0FFFF의 주소 공간을 가지고, 칩 #1은, $10000~$1FFFF의 주소 공간을 가진다. 이러한 플래쉬 메모리에서 연속 독출을 실시하는 경우, 연속 독출의 커맨드 및 주소(행 주소 및 열 주소)가 입력되면, 각 칩은, 입력된 주소에 근거해 자신이 선택되었는지 여부를 판정한다. 예를 들면, 칩 #0은, 입력된 주소가 $00000~$0FFFF의 주소 공간에 해당하면, 자신이 선택되었다고 판정하고, 칩 #1은, 입력된 주소가 $10000~$1FFFF의 주소 공간에 해당하면, 자신이 선택되었다고 판정한다.
선택된 칩은, 입력된 주소로 지정되는 행 주소를 선두 페이지로서 독출을 개시하고, 그 후, 행 주소를 자동적으로 인크리먼트(increment)하고, 행 주소가 최종 페이지에 도달하면 연속 독출을 종료한다. 최종 페이지는, 예를 들면, 선택된 칩의 주소 공간의 최종 주소, 또는 유저에 의해 지정된 주소에 의해 결정된다. 만일, 칩 #0과 칩 #1을 걸친 연속 독출을 실시하는 경우, 유저는, 칩 #0의 연속 독출을 위한 커맨드 및 주소를 입력하고, 다음에, 칩 #1의 연속 독출을 위한 커맨드 및 주소를 입력해야 한다.
이와 같이, 종래의 복수의 칩을 포함하는 플래쉬 메모리에서는, 칩 간을 걸친 연속 독출에 대응하지 못하고, 전체 칩의 연속 독출을 끊어짐없이(seamless) 실시할 수 없다고 하는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 복수의 칩 간을 걸친 연속 독출을 고속으로 실시할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 복수의 NAND형 플래쉬 메모리의 칩을 포함하는 것이며, 각 칩은, 페이지의 연속 독출을 실시하는 독출 수단과, 상기 독출 수단에서 독출된 데이터를 클록 신호에 동기하여 출력 버스에 출력하는 출력 수단과, 상기 독출 수단에 의한 독출 페이지가 상기 칩의 최종 페이지인 것을 검출하는 검출 수단을 가지고, 상기 독출 수단에 의해 칩 간을 걸친(Straddle) 연속 독출이 실시되는 경우에, 상기 출력 수단은, 상기 검출 수단의 검출 결과에 응답하여, 최종 페이지의 데이터를 제1 출력 임피던스로 출력한 후에, 상기 최종 페이지의 데이터를 제1 출력 임피던스 보다 높은 제2 출력 임피던스로 출력 또는 보관유지(保持, holing)시킨다.
어느 실시 형태에서는, 상기 출력 수단은, 상기 제1 출력 임피던스를 가지는 제1 출력 버퍼와, 상기 제2 출력 임피던스를 가지는 제2 출력 버퍼를 포함하고, 상기 출력 수단은, 상기 검출 수단으로부터의 검출 신호에 근거해, 제1 출력 버퍼 또는 제2 출력 버퍼를 선택적으로 동작시킨다. 어느 실시 형태에서는, 상기 출력 수단은, 최종 페이지가 검출된 것에 응답하여, 제1 기간에 상기 제1 출력 버퍼를 동작시키고, 제1 기간의 경과 후의 제2 기간에 상기 제2 출력 버퍼를 동작시킨다.
어느 실시 형태에서는, 상기 제1 기간은, 상기 제2 기간 보다 크다. 어느 실시 형태에서는, 제1 칩의 최종 페이지의 데이터를 출력하는 기간과, 제2 칩의 선두 페이지의 데이터를 출력하는 기간이 부분적으로 중복할 때, 최종 페이지의 데이터가 제2 출력 임피던스로 출력 버스 상에 출력되고, 선두 페이지의 데이터가 제1 출력 임피던스로 출력 버스 상에 출력된다. 어느 실시 형태에서는, 상기 검출 수단은, 행 주소 카운터의 카운터 정보와 칩의 주소 공간을 비교함으로써, 최종 페이지를 검출한다. 어느 실시 형태에서는, 복수의 칩은, 동일한 구성을 가지고, 복수의 칩은, 공통의 외부 단자에 각각 접속된다.
본 발명에 따른 반도체 기억 장치의 독출 방법은, 복수의 NAND형 플래쉬 메모리의 칩을 포함하는 것이며, 클록 신호에 동기하여 칩 간을 걸친 연속 독출이 실시될 때, 독출되고 있는 칩의 최종 페이지를 검출하는 제1 단계와, 최종 페이지의 검출에 응답하여, 최종 페이지의 데이터를 제1 출력 임피던스로 출력 버스에 출력한 후에, 상기 최종 페이지의 데이터를 제1 출력 임피던스 보다 높은 제2 출력 임피던스로 출력 버스에 출력 또는 보관유지시키는 제2 단계를 가진다.
어느 실시 형태에서는, 상기 제2 단계는, 제1 기간에, 제1 출력 버퍼에 의해 최종 페이지의 데이터를 출력시키고, 제1 기간의 경과 후의 제2 기간에, 제2 출력 버퍼에 의해 최종 페이지의 데이터를 출력 또는 보관유지시킨다. 어느 실시 형태에서는, 상기 제1 기간은, 상기 제2 기간 보다 크다. 어느 실시 형태에서는, 제1 칩의 최종 페이지의 데이터를 출력하는 기간과, 제2 칩의 선두 페이지의 데이터를 출력하는 기간이 부분적으로 중복할 때, 최종 페이지의 데이터가 제2 출력 임피던스로 출력 버스 상에 출력되고, 선두 페이지의 데이터가 제1 출력 임피던스로 출력 버스 상에 출력된다. 어느 실시 형태에서는, 상기 검출하는 단계는, 행 주소 카운터의 카운터 정보와 칩의 주소 공간을 비교함으로써 최종 페이지를 검출한다.
본 발명에 의하면, 칩 간을 걸친 연속 독출이 실시되는 경우, 최종 페이지의 데이터를 제1 출력 임피던스로 출력한 후에, 상기 최종 페이지의 데이터를 제1 출력 임피던스 보다 높은 제2 출력 임피던스로 출력 또는 보관유지시키도록 하였으므로, 칩 간의 연속 독출을 끊어짐없이 고속으로 실시할 수 있다.
[도 1] 종래의 복수의 칩을 탑재하는 플래쉬 메모리의 주소 공간을 도시한 도면이다.
[도 2] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 패키지 내에 스택된 칩의 내부 패드와 외부 단자와의 접속 관계를 도시한 도면이다.
[도 3] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리에 탑재되는 칩 간의 접속 관계를 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 하나의 칩의 내부 구성을 도시한 도면이다.
[도 5] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 입출력 회로의 구성을 도시한 도면이다.
[도 6] 본 발명의 실시예에 따른 출력 버퍼부의 내부 구성을 도시한 도면이다.
[도 7] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리에서, 연속 독출이 칩의 경계에 도달했을 때의 동작을 설명하는 도면이다.
본 발명에 따른 반도체 기억 장치는, 복수의 칩을 탑재하는 NAND형 플래쉬 메모리, 혹은, 이러한 플래쉬 메모리를 내장한 마이크로 프로세서, 마이크로 컨트롤러, 로직(logic), ASIC, 화상이나 음성을 처리하는 프로세서, 무선 신호 등의 신호를 처리하는 프로세서 등일 수 있다.
[실시예]
다음으로, 본 발명의 실시예에 대해 도면을 참조해 상세히 설명한다. 도 2는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 패키지 내에 스택된 칩의 내부 패드와 외부 단자와의 접속 관계를 도시한 도면이다. 본 실시예의 플래쉬 메모리(100)는, 1개의 패키지 내에 스택된 복수의 메모리칩을 포함한다. 예를 들면, 복수의 메모리칩은, BGA 또는 CSP 등의 패키지 내에 실장(實裝)된다. 도 2는, 2개의 메모리칩(100A, 100B)을 스택하는 예를 나타내고 있다. 2개의 메모리칩(100A, 100B)은, 동일 구성의 칩일 수 있고, 칩(100A)은, 예를 들면, 도 1에 도시한 주소 공간($00000~$0FFFF)을 가지는 칩 #0에 대응하고, 칩(100B)은, 주소 공간($10000~$1FFFF)을 가지는 칩 #1에 대응한다.
플래쉬 메모리(100)는, 외부와의 입출력 인터페이스로서 기능하는 복수의 외부 단자(110)를 포함한다. 외부 단자(110)는, CSP나 BGA 등의 패키지에 형성된다. 외부 단자(110)는, 도시하지 않은 호스트 컴퓨터로부터 커맨드(독출, 프로그램, 소거 등), 주소, 데이터 등을 입력하거나, 혹은, 독출된 데이터 등을 출력한다. 플래쉬 메모리(100)가 SPI(Serial Peripheral Interface) 기능을 탑재하는 경우에는, 외부 단자(110)는, 클록 신호를 입력하기 위한 클록 단자를 포함한다. 외부 단자(110)는 게다가, 주소 래치 인에이블(Address latch enable)이나 커맨드 래치 인에이블(Command latch enable) 등의 제어 신호를 입력하기 위한 제어 단자를 더 포함할 수 있다.
외부 단자(110)는, 내부 배선(112)을 통해 칩(100A)의 대응하는 내부 패드(120A)에 각각 전기적으로 접속되고, 또한, 칩(100B)의 대응하는 내부 패드(120B)에 각각 전기적으로 접속된다. 이렇게 해서, 외부 단자(110)는, 칩(100A 및 100B)의 내부 패드(120A 및 120B)에 공통으로 전기적으로 접속된다.
도 3은, 본 실시예의 플래쉬 메모리(100)의 각 칩의 내부 구성을 도시한 블록도이다. 칩(100A)은, 복수의 NAND 스트링이 형성된 메모리셀 어레이(210A), 행 선택 회로나 페이지 버퍼/센스 회로 등이 형성된 주변 회로(220A), 칩(100A)의 동작을 제어하는 컨트롤러(230A), 내부 패드(120A)에 접속된 입출력 회로(240A)를 포함한다. 칩(100B)은, 복수의 NAND 스트링이 형성된 메모리셀 어레이(210B), 행 선택 회로나 페이지 버퍼/센스 회로 등이 형성된 주변 회로(220B), 칩(100B)의 동작을 제어하는 컨트롤러(230B), 내부 패드(120B)에 접속된 입출력 회로(240B)를 포함한다.
칩(100A) 및 칩(100B)은, 외부 단자(110)를 통해 호스트 컴퓨터(50)에 접속된다. 호스트 컴퓨터(50)로부터 출력되는 커맨드(독출, 프로그램, 소거 등), 주소 등은, 외부 단자(110)를 통해 칩(100A) 및 칩(100B)에 공통으로 입력된다. 유저는, 칩(100A, 100B)을 인식하는 일 없이, 마치 하나의 플래쉬 메모리로서 취급할 수 있다.
일 실시 형태에서는, 컨트롤러(230A/230B)는, 호스트 컴퓨터(50)로부터 입출력 회로(240A/240B)를 통해 입력되는 주소를 감시하고, 그 주소에 근거해 자신이 선택되었는지 여부를 판정한다. 예를 들면, 컨트롤러(230A)는, 입력된 주소가 자신의 메모리셀 어레이(210A)의 주소 공간에 일치하면, 자신이 선택되었다고 판정하고, 컨트롤러(230B)는, 입력된 주소가 메모리셀 어레이(210B)의 주소 공간에 일치하면, 자신이 선택되었다고 판정한다. 칩(100A 및 100B)은, 자신이 선택된 칩일 때, 입력한 커맨드를 실행한다.
도 4는, 칩(100A)의 내부 구성을 도시한 도면이다. 칩(100A)은, 복수의 메모리셀이 행렬상(matrix shape)으로 배열된 메모리셀 어레이(210A)와, 외부 단자(110)를 통해 데이터의 입출력을 실시하는 입출력 회로(240A)와, 입출력 회로(240A)를 통해 주소를 수취하는 주소 레지스터(250A)와, 입출력 회로(240A)를 통해 수취한 커맨드 등에 근거해 각 부를 제어하는 컨트롤러(230A)와, 주소 레지스터(250A)로부터 수취한 행 주소 정보(Ax)에 근거해 블록의 선택이나 워드라인(word-line)의 선택 등을 실시하는 워드라인 선택 회로(260A)와, 워드라인 선택 회로(260A)에 의해 선택된 페이지로부터 독출된 데이터를 보관유지하거나, 선택된 페이지로 프로그램 할 데이터를 보관유지하는 페이지 버퍼/센스 회로(270A)와, 주소 레지스터(250A)로부터 수취한 열 주소 정보(Ay)에 근거해 페이지 버퍼/센스 회로(270A)의 열을 선택하는 열 선택 회로(280A)를 포함하여 구성된다. 칩(100B)은, 칩(100A)과 마찬가지로 구성되므로, 그 설명을 생략한다.
메모리셀 어레이(210A)는, 열방향으로 배치된 m개의 블록(BLK(0), BLK(1), …, BLK(m-1))을 포함하고, 1개의 블록에는, 복수의 NAND 스트링이 형성된다. 1개의 NAND 스트링은, 직렬로 접속된 복수의 메모리셀, 비트라인측 선택 트랜지스터, 및 소스라인측 선택 트랜지스터를 포함한다. NAND 스트링은, 기판 표면 상에 2차원적으로 형성되어도 무방하고, 기판 표면 상에 3차원적으로 형성되어도 무방하다. 또, 메모리셀은, 1비트(2값 데이터)를 기억하는 타입이어도 무방하고, 다 비트를 기억하는 타입이어도 무방하다.
독출 동작에서는, 비트라인에 어느 정(正)의 전압을 인가하고, 선택 워드라인에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들면, 4.5V)을 인가하고, 비트라인측 선택 트랜지스터 및 소스라인측 선택 트랜지스터를 온 하고, 공통 소스라인에 0V를 인가한다. 프로그램 동작에서는, 선택 워드라인에 고전압의 프로그램 전압(예를 들면, 15~20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들면, 10V)를 인가하고, 비트라인측 선택 트랜지스터를 온시키고, 소스라인측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인에 공급한다. 소거 동작에서는, 블록 내의 선택 워드라인에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가한다.
페이지 버퍼/센스 회로(270A)는, 각각이 1페이지의 데이터를 보관유지 가능한 2개의 래치(L1, L2)를 포함하고, 래치(L1, L2) 간에 쌍방향의 데이터 전송이 가능하다. 1개의 래치는, 각각이 독립적으로 동작 가능한 제1 캐쉬(C1)와 제2 캐쉬(C2)를 포함하고, 1개의 캐쉬는 1/2페이지의 데이터를 보관유지 가능하고, 즉, 래치(L1, L2) 간에 1/2페이지 단위로 데이터의 전송이 가능하다.
컨트롤러(230A)는, 입출력 회로(240A)를 통해 연속 독출의 커맨드를 수취했을 때, 선두 페이지에서 종료 페이지까지의 연속 독출 동작을 제어한다. 연속 독출이 실시될 때, 래치(L2)에 보관유지된 페이지 데이터가 외부 클록 신호(CLK)에 동기해 출력되고 있는 동안에, 다음의 페이지가 메모리셀 어레이(210A)로부터 독출되어, 이 페이지 데이터가 래치(L1)에 보관유지된다. 래치(L1, L2)의 파이프라인 처리에 의해 페이지의 연속 독출이 실시된다. 본 실시예에서는, 클록 신호(CLK)의 주파수를 저하시키지 않고, 또한, 연속 독출이 칩 간을 걸칠 때 커맨드의 입력을 필요로 하지 않고, 끊어짐 없는 연속 독출을 가능하게 한다.
다음으로, 본 실시예의 입출력 회로(240A)의 출력부에 대해서, 도 2, 도 4, 도 5를 참조하여 설명한다. 페이지 버퍼/센스 회로(270A)에 보관유지된 데이터를 출력할 때, 페이지 버퍼/센스 회로(270A)의 래치(L2)에 보관유지된 페이지 데이터 중에서 n비트의 데이터가 열 선택 회로(280A)의 열 선택 신호(YS)에 의해 선택된다. 열 선택 신호(YS)는, 열 주소 정보(Ay)를 디코드한 열 디코더(282A)에 의해 생성된다. 선택된 n비트의 데이터는, 차동 데이터로서 n개의 차동센스앰프(284A)의 비트라인쌍(BT/BB)에 입력된다. 차동센스앰프(284A)는, 센스한 n비트의 데이터를 n비트 폭의 데이터 버스(286A)를 통해 패러럴/시리얼 변환 회로(242A)에 출력한다.
패러럴/시리얼 변환 회로(242A)는, 직렬로 접속한 복수의 플립플롭을 포함하고, 플립플롭은, 외부로부터 공급된 클록 신호(CLK) 또는 이를 분주(分周)한 클록 신호에 동기하여, 병렬로 입력된 데이터를 직렬로 변환하고, 변환한 직렬 데이터를 출력 버퍼부(244A)에 출력한다. 출력 버퍼부(244A)는, 입력된 데이터를 입출력 버스(246A)에 출력한다. 입출력 버스(246A)는, 내부 패드(120A)를 통해 외부 단자(110)에 접속된다. 외부 단자(110)가 m비트(예를 들면, ×2, ×4, ×8 등)의 데이터를 출력하는 경우, 출력 버퍼부(244A) 및 입출력 버스(246A)는 m개이다.
칩(100B)의 입출력 회로(240B)도 입출력 회로(240A)와 마찬가지로 구성되고, 출력 버퍼부(244B)는, 입력된 데이터를 입출력 버스(246B) 상에 출력한다. 입출력 버스(246B)는, 내부 패드(120B)를 통해 외부 단자(110)에 접속된다. 1개의 외부 단자(110)는, 도 2와 같이, 칩(100A, 100B)의 입출력 버스(246A) 및 입출력 버스(246B)에 공통이다.
도 6은, 칩(100A과 100B)의 각각의 출력 버퍼부(244A, 244B)의 내부 구성을 도시한 도면이다. 메모리칩(100A)의 출력 버퍼부(244A)는, 연속 독출 동작 시에 메모리셀 어레이(210A)의 최종 페이지를 검출하는 최종 페이지 검출부(300A)와, 패러럴/시리얼 변환 회로(242A)로부터 데이터를 수취하고, 수취한 데이터를 입출력 버스(246A)에 출력하는 구동 능력이 큰 제1 출력 버퍼(310A)와, 패러럴/시리얼 변환 회로(P/S 변환 회로)(242A)로부터 데이터를 수취하고, 수취한 데이터를 입출력 버스(246A)에 출력하는 구동 능력이 작은 제2 출력 버퍼(320A)를 가진다. 최종 페이지 검출부(300A)는, 최종 페이지를 검출했을 때 H레벨, 최종 페이지를 검출하지 않을 때 L레벨의 검출 신호(DT＿A)를 제1 및 제2 출력 버퍼(310A, 320A)에 출력해, 제1 및 제2 출력 버퍼(310A, 320A)의 동작을 전환한다. 칩(100B)의 출력 버퍼부(244B)도 마찬가지로 구성된다.
최종 페이지 검출부(300A)는, 행 주소 카운터(252A)의 카운트 정보에 근거해 최종 페이지를 검출한다. 행 주소 카운터(252A)는, 연속 독출이 실시될 때의 페이지를 지정한다. 연속 독출이 실시될 때, 행 주소 카운터(252A)에는, 선두 페이지의 주소가 세트되고, 페이지의 독출이 종료될 때마다 행 주소 카운터(252A)가 인크리먼트되어, 다음의 페이지가 지정된다. 최종 페이지 검출부(300A)는, 메모리셀 어레이(210A)의 주소 공간의 최종 주소를 보관유지하는 레지스터와, 상기 최종 주소와 행 주소 카운터(252A)의 카운트값을 비교하는 비교기를 포함하고, 카운트값과 최종 주소가 일치했을 때, 최종 페이지를 검출한다.
최종 페이지 검출부(300A)는 게다가, 최종 페이지를 검출했을 때, H레벨의 검출 신호(DT＿A)를 출력하는 타이밍을 조정하는 지연 회로를 더 포함한다. 구체적으로는, 지연 회로는, 제1 출력 버퍼(310A)에 의해 출력된 데이터가 호스트 컴퓨터(50)에 의해 확실히 수신할 수 있었을 것으로 추측되는 시간을 경과한 타이밍에(도 7(B)의 Tp와 같이) 검출 신호(DT＿A)를 L레벨에서 H레벨로 천이시킨다.
검출 신호(DT＿A)가 L레벨일 때, 제1 출력 버퍼(310A)가 인에이블(enable), 제2 출력 버퍼(320A)가 디스에이블(disable)되고, 패러럴/시리얼 변환 회로(242A)로부터 출력된 데이터는, 구동 능력이 큰 제1 출력 버퍼(310A)에 의해 입출력 버스(246A)에 출력된다. 검출 신호(DT＿A)가 H레벨일 때, 제1 출력 버퍼(310A)가 디스에이블, 제2 출력 버퍼(320A)가 인에이블 되고, 패러럴/시리얼 변환 회로(242A)로부터 출력된 데이터는, 구동 능력이 작은 제2 출력 버퍼(320A)에 의해 보관유지된다. 즉, 제2 출력 버퍼(320A)는, 입출력 버스(246A)를 구동하는 데에는 충분한 구동 능력이 아니고, 사실상 데이터를 보관유지하는 정도이다. 예를 들면, 제1 출력 버퍼(310A)는, 입출력 버스(246A)에 접속되는 출력 라인의 임피던스를 25오옴(Ω)으로 설정하고, 제2 출력 버퍼(320A)는, 입출력 버스(246A)에 접속되는 출력 라인의 임피던스를 250오옴으로 설정한다. 이러한 출력 임피던스의 비(比)는 일례이며, 이보다 큰 비 또는 작은 비여도 무방하다.
여기서 유의해야 할 것은, 칩(100A)의 출력 버퍼부(244A)가 접속되는 입출력 버스(246A)와, 칩(100B)의 출력 버퍼부(244B)가 접속되는 입출력 버스(246B)가 전기적으로 단락(短絡)되어 있는 것이다. 칩 간을 걸친 연속 독출을 실시하는 경우, 이상적으로는, 칩(100A)의 최종 페이지의 독출 데이터와, 칩(100B)의 선두 페이지의 독출 데이터가, 입출력 버스(246A, 246B) 상에서 충돌하지 않는 것이다. 그렇지만, 실제로는, 물리적으로 상이한 2개의 칩(100A, 100B)을 입출력 버스(246A, 246B)에 접속하기 위한 배선 저항의 편차나, 칩 간의 제조 편차 등에 의해, 칩(100A)의 최종 페이지의 독출 데이터와 칩(100B)의 선두 페이지의 독출 데이터가 충돌할 가능성이 있다. 논리 레벨이 상이한 데이터가 충돌하면, 출력 버퍼부(244A)와 출력 버퍼부(244B)와의 사이에 큰 관통 전류가 흘러, 회로가 파손되거나 독출 데이터에 오류를 일으킬 우려가 있다. 본 실시예에서는, 이러한 사태를 방지하기 위해, 최종 페이지의 데이터를 출력할 때, 제1 출력 버퍼(310A)로부터 제2 출력 버퍼(320A)로 동작을 전환한다. 만일, 데이터가 충돌해도, 제2 출력 버퍼(320A)의 임피던스가 높기 때문에, 출력 버퍼부(244A)와 출력 버퍼부(244B)와의 사이의 관통 전류는 억제된다.
다음으로, 본 실시예에 의한 칩 간을 걸친 연속 독출 동작에 대해서 설명한다. 연속 독출을 위한 커맨드는, 칩(100A) 및 칩(100B)에 공통으로 입력되고, 칩(100A, 100B)의 컨트롤러(230A, 230B)는, 연속 독출의 커맨드를 해독해, 연속 독출의 동작을 개시한다. 컨트롤러(230A, 230B)는, 자신의 주소 공간을 각각 인식함으로써 칩의 경계를 자동적으로 판정한다. 예를 들면, 칩(100A, 100B)의 메모리셀 어레이(210A, 210B)의 메모리 사이즈는 각각 1G비트, 칩(100A, 100B)의 행 주소 카운터(252A, 252B)는, 2G비트의 주소 공간을 카운트한다. 칩(100A)의 특정 주소로부터 연속 독출이 개시되었을 경우, 칩(100A)은, 독출 동작을 실시하여 행 주소 카운터(252A)를 인크리먼트하고, 칩(100B)은, 독출 동작을 실시하지 않고 행 주소 카운터(252B)를 인크리먼트한다. 동시에, 행 주소 카운터(252A, 252B)는, 칩(100A, 100B)의 경계를 감시한다. 칩(100A)은, 독출의 동작이 칩(100A, 100B)의 경계에서 실시되면 독출을 정지하고, 칩(100B)은 독출을 개시한다.
도 7(A)는, 연속 독출이 칩의 경계에 도달했을 때의 출력 버퍼부(244A, 244B)의 제1 출력 버퍼(310A(310B)) 및 제2 출력 버퍼(320A(320B))의 전환을 도시한 도면이며, 도 7(B)는, 입출력 버스(246A, 246B)에 출력되는 데이터의 타이밍을 도시한 도면이다. 여기에서는, 상기한 것처럼, 칩(100A)의 특정 주소로부터 연속 독출이 개시되고, 칩(100B)의 특정 주소에서 연속 독출이 종료하는 것으로 한다. 연속 독출의 종료는, 예를 들면, 호스트 컴퓨터(50)로부터의 커맨드 또는 최종 주소의 지정에 의해 실시된다.
도 6, 도 7을 참조한다. 페이지의 연속 독출이 개시되면, 출력 버퍼부(244A)는, 클록 신호(CLK)에 동기하여 독출된 페이지의 데이터를 입출력 버스(246A)에 출력한다. 이 동안, 최종 페이지 검출부(300A)의 검출 신호(DT＿A)는 L레벨이며, 구동 능력이 큰 제1 출력 버퍼(310A)를 이용해 데이터가 출력된다. 도 7(A)에 도시한 것처럼, 최종 페이지의 주소 「$0FFFF」에 도달하기 전까지, 출력 임피던스는 25오옴이다. 칩(100A)의 최종 페이지가 검출되면, 호스트 컴퓨터(50)에 의해서 데이터의 수신이 확실히 실시되었을 것으로 추측되는 시간이 경과한 타이밍에, 검출 신호(DT＿A)가 L레벨에서 H레벨로 천이된다. 따라서, 최종 페이지의 독출 데이터는, 구동 능력이 큰 제1 출력 버퍼(310A)에 의해 출력된 후에, 구동 능력이 작은 제2 출력 버퍼(320A)에 의해 보관유지된다.
도 7(B)에서, 「tCxQV」는, 클록 신호(CLK)의 상승엣지 또는 하강엣지로부터 입출력 버스(246A)에 데이터가 출력될 때까지의 최대 허용 시간이며, 「tCxQV＇」는, 클록 신호(CLK)의 상승엣지 또는 하강엣지로부터 입출력 버스(246B)에 데이터가 출력될 때까지의 최대 허용 시간이다.
시각(t0)에 응답하여, 최종 페이지의 1개 전의 페이지($FFFE)의 데이터가 입출력 버스(246A)에 출력되고, 시각(t1)에 응답하여, 최종 페이지($FFFF)의 데이터가 입출력 버스(246A)에 출력된다. 최종 페이지의 데이터는, 상기한 것처럼, Tp의 기간에 구동 능력이 큰 제1 출력 버퍼(310A)로 출력되고, Tq의 기간(Tp＞Tq)에 구동 능력이 작은 제2 출력 버퍼(320A)에서 데이터가 보관유지된다. 시각(t2)에 응답하여, 칩(100B)의 선두 페이지($0000)의 데이터가 입출력 버스(246B)에 출력되고, 시각(t3)에 응답하여, 다음의 페이지($0001)의 데이터가 입출력 버스(246B)에 출력된다.
여기서, 칩(100A)이 최종 페이지의 데이터를 출력하는 기간과, 칩(100B)이 선두 페이지의 데이터를 출력하는 기간이 일부 오버랩 될 우려가 있다. 그러나, 칩(100A)은, 기간(Tq)에서 출력 버퍼부(244A)를 고(高)임피던스 상태로 하기 때문에, 칩(100B)의 선두 페이지의 데이터가 손실되거나, 혹은, 칩(100B)의 출력 버퍼부(244B)와 출력 버퍼부(244A)와의 사이에서 입출력 버스(246A, 246B)를 통해 관통 전류가 생기는 것을 억제할 수 있다. 이에 따라, 칩 간을 걸친 연속 독출 동작에서, 클록 신호(CLK)의 주파수를 저하시키지 않고 끊어짐 없는 고속 액세스가 가능하게 된다.
상기 실시예에서는, 2개의 칩을 스택하는 예를 나타냈지만, 스택되는 칩의 수는 3개 이상이어도 무방하다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: 플래쉬 메모리
100A, 100B: 칩
110: 외부 단자
112: 내부 배선
120A, 120B: 내부 패드
210A, 210B: 메모리셀 어레이
220A, 220B: 주변 회로
230A, 230B: 컨트롤러
240A, 240B: 입출력 회로
242A, 242B: 패러럴/시리얼 변환 회로
244A, 244B: 출력 버퍼부
250A: 주소 레지스터
252A, 252B: 행 주소 카운터
260A: 워드라인 선택 회로
270A: 페이지 버퍼/센스 회로
280A: 열 선택 회로
300A, 300B: 최종 페이지 검출부
310A, 310B: 제1 출력 버퍼
320A, 320B: 제2 출력 버퍼

Claims (12)

  1. 복수의 NAND형 플래쉬 메모리의 칩을 포함하는 반도체 기억 장치에 있어서,
    각 칩은,
    페이지의 연속 독출을 실시하는 독출 수단과,
    상기 독출 수단에서 독출된 데이터를, 클록 신호에 동기하여 출력 버스에 출력하는 출력 수단과,
    상기 독출 수단에 의한 독출 페이지가 상기 칩의 최종 페이지인 것을 검출하는 검출 수단
    을 가지고,
    상기 독출 수단에 의해 칩 간을 걸친 연속 독출이 실시되는 경우에,
    상기 출력 수단은,
    상기 검출 수단의 검출 결과에 응답하여, 최종 페이지의 데이터를 제1 출력 임피던스로 출력한 후에, 상기 최종 페이지의 데이터를 제1 출력 임피던스 보다 높은 제2 출력 임피던스로 출력 또는 보관유지시키는, 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 출력 수단은,
    상기 제1 출력 임피던스를 가지는 제1 출력 버퍼와,
    상기 제2 출력 임피던스를 가지는 제2 출력 버퍼
    를 포함하고,
    상기 출력 수단은,
    상기 검출 수단으로부터의 검출 신호에 근거해, 제1 출력 버퍼 또는 제2 출력 버퍼를 선택적으로 동작시키는, 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 출력 수단은,
    최종 페이지가 검출된 것에 응답하여, 제1 기간에, 상기 제1 출력 버퍼를 동작시키고,
    제1 기간의 경과 후의 제2 기간에, 상기 제2 출력 버퍼를 동작시키는, 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 기간은, 상기 제2 기간 보다 큰, 반도체 기억 장치.
  5. 제1항에 있어서,
    제1 칩의 최종 페이지의 데이터를 출력하는 기간과, 제2 칩의 선두 페이지의 데이터를 출력하는 기간이 부분적으로 중복할 때,
    최종 페이지의 데이터가 제2 출력 임피던스로 출력 버스 상에 출력되고,
    선두 페이지의 데이터가 제1 출력 임피던스로 출력 버스 상에 출력되는, 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 검출 수단은,
    행 주소 카운터의 카운터 정보와 칩의 주소 공간을 비교함으로써, 최종 페이지를 검출하는, 반도체 기억 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    복수의 칩은, 동일한 구성을 가지고,
    복수의 칩은, 공통의 외부 단자에 각각 접속되는, 반도체 기억 장치.
  8. 복수의 NAND형 플래쉬 메모리의 칩을 포함하는 반도체 기억 장치의 독출 방법에 있어서,
    클록 신호에 동기하여 칩 간을 걸친 연속 독출이 실시될 때, 독출되고 있는 칩의 최종 페이지를 검출하는 제1 단계와,
    최종 페이지의 검출에 응답하여, 최종 페이지의 데이터를 제1 출력 임피던스로 출력 버스에 출력한 후에, 상기 최종 페이지의 데이터를 제1 출력 임피던스 보다 높은 제2 출력 임피던스로 출력 버스에 출력 또는 보관유지시키는 제2 단계
    를 가지는 독출 방법.
  9. 제8항에 있어서,
    상기 제2 단계는,
    제1 기간에, 제1 출력 버퍼에 의해 최종 페이지의 데이터를 출력시키고,
    제1 기간의 경과 후의 제2 기간에, 제2 출력 버퍼에 의해 최종 페이지의 데이터를 출력 또는 보관유지시키는, 독출 방법.
  10. 제9항에 있어서,
    상기 제1 기간은, 상기 제2 기간 보다 큰, 독출 방법.
  11. 제8항에 있어서,
    제1 칩의 최종 페이지의 데이터를 출력하는 기간과 제2 칩의 선두 페이지의 데이터를 출력하는 기간이 부분적으로 중복할 때,
    최종 페이지의 데이터가 제2 출력 임피던스로 출력 버스 상에 출력되고,
    선두 페이지의 데이터가 제1 출력 임피던스로 출력 버스 상에 출력되는, 독출 방법.
  12. 제8항에 있어서,
    상기 검출하는 단계는,
    행 주소 카운터의 카운터 정보와 칩의 주소 공간을 비교함으로써, 최종 페이지를 검출하는, 독출 방법.
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