JPH0547185A - 出力回路 - Google Patents

出力回路

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JPH0547185A
JPH0547185A JP3200173A JP20017391A JPH0547185A JP H0547185 A JPH0547185 A JP H0547185A JP 3200173 A JP3200173 A JP 3200173A JP 20017391 A JP20017391 A JP 20017391A JP H0547185 A JPH0547185 A JP H0547185A
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Abstract

(57)【要約】 【目的】メモリなどのＩＣに用いられる出力回路に関
し、高速化を図ることができ、かつ、低消費電力で、バ
スファイトが生じても信頼性上問題がない出力回路を提
供することを目的とする。 【構成】高駆動能力の第１出力バッファ５と、該第１出
力バッファ５に並列に接続される低駆動能力の第２出力
バッファ６を備え、外部制御信号８により、最初に前記
第１出力バッファ５をセレクトし、次いで第２出力バッ
ファ６をセレクトするように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリなどのＩＣに用
いられる出力回路に関する。メモリなどＩＣに用いられ
る出力回路は、高速化を図るために、駆動能力を大きく
する必要がある。しかしながら、駆動能力を大きくする
と、（１）消費電力が増加する、（２）バスファイトし
た場合の貫通電流が大きくなり信頼性の問題がある、と
いったデメリットが生じる。
【０００２】このようなデメリットを回避し、しかも高
速化というメリットも生かした出力回路の開発が必要と
されていた。
【０００３】
【従来の技術】従来の出力回路をメモリに応用した例を
図６に示す。図６において、１はアドレス信号をラッチ
するアドレスラッチ、２は多数のメモリセルよりなるメ
モリセルアレイ、３は出力データをラッチする出力デー
タラッチ、４は低駆動能力のバッファ（バッファアン
プ）よりなる出力回路である。低駆動能力のバッファよ
りなる出力回路４は、消費電力がふえない、バスファイ
トが生じても信頼性の問題がないというメリットを有し
ている。
【０００４】この回路のタイミング波形を図７に示す。
図７において、Ａはアドレス、Ｂはクロック、Ｃはデー
タを、それぞれ示す。低駆動能力のバッファを用いてい
るため、出力の立上り、立下りがなまり、アクセスタイ
ムＴが大きくなる。
【０００５】
【発明が解決しようとする課題】このような従来の出力
回路にあっては、低駆動能力のバッファを使用している
ため、低消費電力となり、バスファイトが生じても信頼
性上問題にならないというメリットがあるものの、アク
セスタイムが大きく、出力の高速化を図ることができな
いという問題点があった。
【０００６】本発明は、このような従来の問題点に鑑み
てなされたものであって、高速化を図ることができ、か
つ、低消費電力でバスファイトが生じても信頼性上問題
がない出力回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、５は高駆動能力の第１出力バ
ッファ、６は該第１出力バッファ５に並列に接続される
低駆動能力の第２出力バッファである。前記第１出力バ
ッファ５または第２出力バッファ６は外部制御信号８に
より切り換え制御される。
【０００８】
【作用】図２に本発明のタイミング波形を示す。図２に
おいて、（ア）の部分は、低駆動能力の第２出力バッフ
ァ６で駆動した場合を示し、出力の立上り、立下りがな
まるため、遅延は大きくなる。この場合は、従来例と同
じである。
【０００９】（イ）の部分は、制御信号８により高駆動
能力の第１出力バッファ５が有効となった場合を示し、
速い立上り、立下りとなり、高速にデータが出力され
る。その後、制御信号８がローレベルとなり、第２出力
バッファ６が有効となった場合は（ウ）の部分で示され
る。この部分では低消費電力となり、かつ、他のドライ
バとバスファイトをおこしても信頼性上問題はない。
【００１０】このように、本発明では高速化を図るとと
もに、低消費電力で、かつ、バスファイトをおこしても
信頼性上問題になることがない。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３〜図５は本発明の一実施例を示す図である。
図３において、５は高駆動能力の第１出力バッファ（バ
ッファアンプ）、６は低駆動能力の第２出力バッファ
（バッファアンプ）であり、第２出力バッファ６は第１
出力バッファ５に対して並列に接続されている。これら
の第１出力バッファ５および第２出力バッファ６が出力
回路７を構成している。
【００１２】第２出力バッファ６は、低駆動能力である
が、消費電力が小さく、また、バスファイトしても信頼
性の問題がないようなオン電流しか流れないようなトラ
ンジスタより構成される。これに対して、高駆動能力の
第１出力バッファ５は、オーム抵抗が小さく、大電流が
流れるトランジスタより構成される。第１出力バッファ
５および第２出力バッファ６には制御信号８が入力し、
制御信号８により第１出力バッファ５または第２出力バ
ッファ６が選択される。すなわち、制御信号８により第
１出力バッファ５に切り換えると、第１出力バッファ５
は、入力信号９をドライブし、出力信号１０として出力
し、制御信号８により第２出力バッファ６に切り換える
と、第２出力バッファ６は入力信号９をドライブし、出
力信号１０として出力する。
【００１３】次に、この出力回路７をメモリに応用した
例を図４に示す。ＳＴＲＡＭ（ＳＥＬＦ ＴＩＭＥＤ
ＳＲＡＭ）、アドレスラッチ内蔵型ＳＲＡＭなどのよう
にクロックを入力するメモリにおいては、このクロック
をドライブ能力の切換のための制御信号として代用する
ことができる。図３において、１はアドレスラッチであ
り、アドレスラッチ１はアドレス信号をラッチする。２
は多数のメモリセルよりなるメモリセルアレイであり、
メモリセルアレイ２はアドレスラッチ１からのアドレス
信号により格納されているデータの出力を行う。
【００１４】３は出力データラッチであり、出力データ
ラッチ３はメモリセルアレイ２からの出力データをラッ
チする。７は本発明に係る出力回路であり、出力回路７
は前記第１出力バッファ５と前記第２出力バッファ６か
ら構成されている。アドレスラッチ１、出力データラッ
チ３および出力回路７にはクロックがそれぞれ与えられ
る。
【００１５】図５はメモリ回路のタイミング波形を示
す。図５において、（Ａ）はアドレス、（Ｂ）はクロッ
ク、（Ｃ）はデータを示す。出力回路７に入力するクロ
ックは、第１出力バッファ５または第２出力バッファ６
を切り換える制御信号８となる。
【００１６】クロックがハイレベルの間は、第１出力バ
ッファ５が有効となる。この場合、立上り、立下りはな
まることがなく、速い立上り、立下りとなるので、アク
セスタイムＴは小さく、高速にデータが出力される。そ
の後、クロックがローレベルになると、第２出力バッフ
ァ６が有効になる。この場合には、レベルを維持するだ
けの能力で良く、第２出力バッファ６を用いることがで
きる。第２出力バッファ６を用いるので、低消費電力と
なり、かつ、他のドライバとバスファイトをおこして
も、信頼性上問題のないようなオン電流しか流れない。
【００１７】
【発明の効果】以上説明してきたように、本発明によれ
ば、高駆動能力の出力バッファと低駆動能力の出力バッ
ファを外部制御信号により切り換えるようにしたため、
高速化を図ることができ、かつ、低消費電力ですみ、バ
スファイトが生じても信頼性上問題がない。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明のタイミング波形図
【図３】本発明の一実施例を示す図
【図４】メモリに適用した例を示す図
【図５】タイミング波形図
【図６】従来例を示す図
【図７】従来のタイミング波形図
【符号の説明】
１：アドレスラッチ ２：メモリセルアレイ ３：出力データラッチ ５：第１出力バッファ ６：第２出力バッファ ７：出力回路 ８：制御信号 ９：入力信号 １０：出力信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】高駆動能力の第１出力バッファ（５）と、
    該第１出力バッファ（５）に並列に接続される低駆動能
    力の第２出力バッファ（６）を備え、外部制御信号
    （８）により、最初に前記第１出力バッファ（５）をセ
    レクトし、次いで第２出力バッファ（６）をセレクトす
    ることを特徴とする出力回路。
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