JPS60191497A - スタテイツクランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、スタティックランダムアクセスメモリに関す
る。

〈従来の技術〉 スタティックランダムアクセスメモリ（ＳＲＡＭ）に於
る重要な要求は、動作速度、集積密度及び電力消費に関
する点である。電力消費と動作速度との間のかねあいが
非常に問題となるので電力消費の問題は極めて重要であ
る。即ち、高速動作を実現する為に使用される大電流論
理素子は通常消費電力が犬きく、−素子当たりの電力消
費は集積度の向上に重大な制約を与えることになる。故
に、一般的に電力消費を低減可能ないずれかの回路構成
の改良によってＳＲＡＭ技術は、かなり発展することが
予想される。

高速動作スタティックＲＡＭ内に消費篭カを低減する機
能を使用するものは、インテルによって２１４７、　４
　Ｋ　ｘ　Ｉ　ＳＲＡＭＫＪ人サレタ。コすニよってシ
ステムは、メモリボード上の数個のＲＡＭチップをパワ
ーアップしこれらのチップからデータのとりだしを行う
一方残りのチップのパワーダウンしておくことができる
ようになる。これによって電力消費のデユーティサイク
ルは、短縮されるのでチップの平均アクティブ電力を増
加させることができＳＲＡＭの動作速度を増加させるこ
とができた。ＳＲＡＭは、動作中は非同期なので現在の
バリッドアドレスで読出し又は畳込みサイクルを開始さ
せる為にチップ選択又はイネイブル信号が必要とされた
。さらにモスチックはアドレスバス内にエツジトリガー
操作をとり入れることによっテ５ＲＡｈＡのアクセスタ
イムをさらに向上させた。この操作では、チップが選択
されるとＳＰ、ＡＭサイクルは非同期として認識される
。チップが選択されればＳＲＡＭサイクルは、アドレス
遷移の発生にょつて開始される。いずれかのアドレス線
の電圧遷移が検出され、ビット線をプリチャージする為
に使用される内部クロックが使用されている。これによ
って次のセルのデコードが行われる前にセンスアンプを
平衡状態にもどすことができる。このエツジトリガー技
術（又は「アドレス遷移」あるイに’Ｌ　「Ｘ　−パル
ス」技術）を使用することは、多数の最新式ＳＲＡＭ装
置に広く応用され上記で説明した目的達成に役立ってい
る。

この方法では、チップの電力消費を低減し、これによっ
て温度緩和時間によって平均される、単−領域当りの平
均電力消費に関する制約に悩まされることなく高速動作
可能な素子の使用が可能になる。しかしながらこの方法
でさえ、素子が現に信号パス内にない時には素子をパワ
ーアップする為にかなりの時間がかかる。例えば、サン
プルとして示す最新形式のＳＲＡＭ技術では、（メモリ
パッケージの外部ぎンに与えられる行及び／又は列アド
レスが変化する時の）アドレスが遷移してからこの種の
ＳＲＡＭでは典型的にアドレスバッファの状態を変化さ
せる為に２〜５ｎｓ（ナノ秒）、行デコーダの状態を変
化させる為に４〜５　ｎｓ以上また谷々の列のうち選択
された行のメモリのその前のトランジスｌが開くまでに
４〜５　ｎｓ以上を要する。典形的にセンスアンプの状
態を変化させる為にさらに１５〜２０　ｎｓが必要とさ
れる。

回線の電圧を上げ選択された列のセンスアンプを出力パ
スに接続する為に列デコーダは、アドレスを受けとった
後５又は６ｎｓのみ必要とする。故にセンスアンプは、
アドレスバッファが状態を変化させてから１０ｎｓかそ
こらがすぎるまでは、信号パスの流れに接続されない。

行選択論理は、アドレスバッファの状態が変化してから
２５　ｎｓは実際には単１アげレスパス内にない。さら
に行デコード論理はアドレスバッファの状態が変化して
から約１０〜１５ｎｓ以上たつまでは、信号パス内に接
続されない。故に、従来技術では、出カパツコアの第１
の状態から次の状態に変化した後その読出しサイクルの
大部分、即ち４０ナノ秒以上の間これら全ての論理素子
に電力が供給されていなくてはならない。このことは、
過剰に電力が消費されることを意味１″る。即ち、信号
パス内の各々個別の素子がパワーアップされている時間
の全体としての長さは、その素子の機能を実行する為に
必要とされる時間よりずっと長くなってしまう。いずれ
の素子もこの余分な電力供給時間の問わずかの電気エネ
ルギーだけを消費しているがこれらの電力消費の影響を
総合すると、周辺素子で使用される電力消費量の合計は
必要とされる量の数倍にのぼりＳＲＡＭに於る平均消費
電力（即ちセルでの消費電力十周辺素子での消費電力）
は必然的に増加する。

〈発明が解決しようとする問題点〉 上記で説明した通り従来技術のＳＲＡＭでは、機能の実
行に不要な時間まで周辺素子に電力を供給しておかなく
てはならなかった為ＳＲＡＭ全体としての平均電力消費
が犬きくなる傾向にあった。本発明の目的はＳＲＡＭ内
の電力消費を低減した構成を提供することである。本発
明の目的は、周辺回路での′電力消費を最小にしたＳＲ
ＡＭを提供することである。

また、従来技術のＳＲＡＭでは、信号伝送中も各科の回
路素子にかなりの量の電力が供給されていた為過剰な′
電力が消費されていた。故に本発明の他の目的は、信号
を伝送する期間、周辺回路での電力消費量が各々の回路
素子の′成力供給に絶対必要とされる量よりかなり大き
くなることがないＳ〜改を提供することである。

く問題点を解決する為の手段〉 本発明は、信号の流れに応答して同期させ信号伝送パス
のパワーアップを行いクロックを使用し、パワーアップ
時間と信号の流れる時間とを同期させる内部クリティカ
ルパスタイミング素子を使用することによってＳＲＡＭ
の動作速度を低下させることなくアクティブ電力消費サ
イクルを可能な限り非常に最小に低減する点で、アドレ
ス遷移の検出に従来使用された技術と異なる。

本発明に従うと、 行列に配列されたメモリセルアレイと 複数のアドレスビットを受けとり上記メモリセルのうち
の特定の１つを選択するアドレスデコーダと、 上記アレイの１行と対応する上記アドレスビットのビッ
トを解読する行アドレスデコーダーと、上記アレイの１
列と対応する上記アドレスビットのビットを解読する列
デコーダとを有する上記アドレスデコーダと、 上記アドレスビット及び上記性及び列デコーダに接続さ
れ上記アドレスビットの遷移を検出し、上記アドレスビ
ットの遷移が検出された時にいつでも先に上記行デコー
ダをパワーアップし次に上記行デコーダをパワーアップ
するパワーアップ手段と な有するスタティックランダムアクセスメモリであって
上記パワーアップ手段は、第１の所定の持続時間を持つ
パルスを上記行デコーダに提供し、上記第１の所定持続
時間とは異なる第２の所定持続時間を持つパルスを上記
列デコーダに提供する上記メモリ手段が提供される。

゛〈作用〉 ２ 本発明は新規な回路構成でアクチュアル信号パス内の素
子を信号の流れに応答しパワーアップしてゆくことによ
って、不要な時間における周辺回路での電力消費を低減
した。信号の流れに同期させ、信号伝播パス内の素子を
パワーアップしてゆくパワーアップ手段として、第１の
実施例では、アクチュアル信号パス内の素子と全く同一
のダミー素子を用いる。使用されるタイミング素子は、
信号及びパワーパス内の素子と同一なのでプロセスでの
変更や温度変化があってもお互いに追跡しあう。特に（
ダミー列アドレスデコーダのような）タミー素子を使用
しアクチュアル列デコーダのようなそのダミー素子と相
当するパワー素子をアクティブにする為の非同期パワー
アップ信号に適当な遅延を与えている。この新規な技術
によって非同期信号とパワー素子をアクティブにする為
に必要とされる適当な遅延時間とを完全に正確に一致さ
せることができる。即ち、論理素子の伝播速度がプロセ
ス上の変更によって変化しても、ダミー素子の４６号伝
播速度にも影響があるので非同期パワーアップ信号は、
アクチュアル論理素子に適正なタイミングで提供される
。

第２の実施例では、各々の回路素子のパワーアップ入力
をトリガーする為に各々の回路素子にそれぞれ合わせた
遅延時間が使用されるだけでなく、各々の回路に提供さ
れるパワーアップパルスの持続時間もまたそれぞれの素
子にあわせて調整される。即ち、ワンショットの一定パ
ルス持続時間を持つパルス発生回路が使用されパワーア
ップ信号を各々の回路素子に提供し、ワンショットパル
ス発生回路によって提供されるパルスの持続時間も各素
子にあわせて調整される。

〈実施例〉 本発明は、従来の６つのトランジスタセルを用いるスタ
ティックランダムアクセスメモリに関連して説明し、デ
コーダ、センスアンプ及びその他の周辺回路はほぼ従来
通りである。しかしながらアドレスバッファ、デコーダ
及び前置増幅器の為のパワーアップ信号は、以下で説明
する遅延された非同期パワーアップ信号によって制御さ
れる。

本発明に従ったＳＲＡＭ構成を第６図に示す。全てのア
ドレス線１０４，１０６及び読出し／書込み巌１０８は
、チップ選択信号１２２によってデート操作され、遅延
素子１１２及び排他的ＯＲ回路１１４から構成されるエ
ツジ検出回路１１０に接続される。この回路の出力は、
チップが選択された時に起こるアドレス又は、読出し沓
込み線のいずれかの遷移を検出する共通パスを形成する
。

この１６号１０２は第４図に示すφ。とじて定義される
。

チップ選択デート操作を使用することと遷移検出パスで
読出し／書込み信号１０８の遷移を検出する点が従来の
構造とは異なる本発明の新規特徴点である。しかしなが
ら、遷移検出機構１１０は構造的には従来のエツジトリ
ガーＳＲＡＭ回路と同一である。従来のＳＲＡＭは、信
号φ。を使ってＳＲＡＭビット線とセンス回路のプリセ
ット及び平衡化機能ヲ行い、これによって動作速度を向
上させていた。本発明に従う構成では、たとえ外部チッ
プ選択信号１２２が高電位でも遷移検出器内の遅延素５ 子における遷移より大きな遷移がアドレス又は読出し／
書゛込み線で起こるときのみパワーアップ連鎖が開始さ
れる。信号φ０は、１こだちにＸ−アドレスバッファ１
１６をパワーアップし、Ａｘハス１１８からこのバッフ
ァ１１６を通ってＸデコーダ１２０への信号の伝送を可
能にしている。このバッファは、ＳＲＡＭのクリティカ
ルパスにおける最初の素子であってアドレス遷移が起こ
りしだいできるだけ早くパワーアップされなくてはなら
ない。このパワーアップ信号１０２における遅延は、遷
移検出回路１１０での遅延によって決まりシステム回線
において要求される雑音許容量によって決まる。これは
、システムの回線内の雑音グリッチ（誤った電気信号）
がＳ　ＲＡＭによってアドレス遷移として通訳されてし
まう虞れがあるからである。この問題は、当然ながら全
てのエッヂトリガー構成に共通する問題である。φ。パ
ルス１０２はまたフリップフロラ７°１２４をセットし
これによって遅延連錯（ｄｅｉａｙ　ｃｈａｉｎ　）を
開始させている。このフリップフロラ７″１２４の出力
は６ （第６図で接地として示す）プリセット信号１３２によ
ってダミーアドレスバッファ１２６、デコーダ１２８及
びワード線／ドライバー１３０をパワーアップする。こ
のタイミング連錯は、ＸアトＶスパツコア１１６デコー
ダ１２０及びワード線ドライバー１３４の組及びワード
線１３６を通るアクチュアル信号フローにおける素子と
同一の素子から構成されるので遅延の追跡が可能である
。

即ち、ダミーパス（即ちパワーアップ制御パス）内でア
クチュアル論理素子を使用しアクチュアル信号、パス内
で使用されるものと、同じ論理素子をエミュレーション
することは必ずしも必要ではないがそうすることが好ま
しい。このことは、設計者がタイミングを計算しなくて
も正確なタイミングエミュレーションが提供されること
を意味する。

またダミー素子の遅延特性は、これらの信号パス素子の
特性を正確に追跡するので与えられる遅延時間がプロセ
スの違いにより影響をうけることがないことも意味する
。しかしながら、あまり好ましくはないがまったく同じ
素子を使用しないで遅延素子を使用することもできる。

特に、（ワード線と全長が同一で同一の長さでモートを
おおう曲りくねったポリシリコン線を持つ）ドライバー
１３０′でワード線ドライバー１３６．１３４をエミュ
レーションすることも可能であるが簡単にいくらか短い
ポリシリコン線に容量素子に接続したものを使用しワー
ド線／ドライバをエミュレーションしほぼ同一のＲＣ（
抵抗キャパシター）時定数を持つように構成することが
できる。

ダミーパスは、所定の信号を持つので出力φＸＬ１３８
がフリツノフロップ１２４の電圧を上昇させる。このフ
リップフロップ１の出力は第４図に較１４０として示さ
れる。この信号は、Ｘデコーダーが適当なワード線を駆
動させセルへのアクセスを可能にし、このセルがビット
線上に所有するデータを出力するまでに充分な期間だけ
アドレスバッファの電力レベルを保持する為に１史われ
る。同時にへは、Ｘ−デコード及びビット線プリチャ〜
ジ回路もパワーアップし、チップか書込みモードにある
場合データがバッファ内に入る。

ＳＲＡＭ内の列アドレスはワード線が高電位になった後
でのみ必安どされるのでこのアドレスはクリティカル。

タイミングパス内には存在しない。次に列用のパスのパ
ワーアップ信号は、Ｘ−アドレス（行アドレス）信号が
Ｘデコーダに致達した後でアクティブにされる。ダミー
デコーダがタイミング発生パス内に接続された後に較信
号を印加することによってＸ−パワーアップ連錯で上記
の殊な操作を行うことは容易に可能である。さらにφＹ
信号１４２のタイミングは第４図に示す様にφ工信号１
４０に応答する関係にある。

このタイミング信号は、ダミーＸワード線１３０が駆動
される期間中、Ｙアドレスバッファ１４４とＹアドレス
（列アドレス）デコーダ１４６をパワーアップしワード
線１３０がパワーダウンされた後もワード線が充分アク
ティブにされるまでデコーダの出力をそのまま保持し、
その後パワーダウンする。故にどのビット線からデータ
をとり出さなければならないかを決定する為に充分な期
間９ たけワード線はパワーアップされる。

信号較、によってアクティブにされるＭ２のパワーアッ
プタイミング連錯は、第１のクィミング連錯と同一であ
る。チップが読出しモードの場合、このタイミング連錯
を使用しセンスアンプ１５２及び出力バッファ１５４及
びドライバー回路１５６の為のパワーアップ信号を規定
する。前に選択されたワード線の立ち下がり時間が選択
解除時間を決定する為、ワード線遅延時間を使ってもパ
ワーアップタイミングを作りだすことができる。センス
アンプ／出力回路は、次のセルが選択されるまで出力デ
ータを保持していなければならない。第４図に示すφ。

。信号１５８は、ビット線１７２上のデータがプリアン
プ１５０、センスアンプ１５２及び出力バッファ１５４
を通って伝播される期間中この区域の各素子をパワーア
ップしておく為に使用される。センス回路１５２は、所
望のラッチ形式で構成されるので行及び列回路１５０．
１３４がパワーダウンした後もデータが保持可能になる
。

ラッチングセンスアンプ１５２を使用すると次の０ 信号の遷移が検出されない場合ＳＲＡＭの残り部分のパ
ワーアップサイクルが終了した時に出力をバリッドに保
つこともできる。これによってシステムとしては、非同
期されたまったくスタティック形式の動作を確保するこ
とができる。故に、出力データは小さなラッチ回路に供
給される電力によって保持され、そのデータを保持する
為にＳＲＡＭ全体をパワーアップしておくのではない　
従ってアクティブ回路がパワーアップされるデユーティ
サイクルは、これらの回路を通り信号を伝送する為に必
要な時間と等しくなるのでこれらの回路でのＳＲＡＭ内
の′電力利用を最も有効にすることができる。

即ち、第１のラッチ位置によって出力をバリッドにして
おくためどのくらいのＳＩ（ＡＭ内の部分をパワーアッ
プして保たなくてはならないかが決定される。

本発明では、第１のラッチ回路より前の回路をパワーダ
ウンすることができる。

本発明の好ましい実施例は、アドレス遷移が検出された
後もチップがイネイブルである限りセンスアンプ１５２
及び出力バッファ１５４が必ずパワーアップ状態で保た
れる様に本発明の好ましい実施例では、ラッチセンスア
ンプ１５２を使用する。しかしこのことは、本発明に必
須の要素ではない。特に、本発明の選択可能な実施例で
は、ラッチ出力バッファ１５４を使用し、出力バッファ
１５４以前の全ての回路（行デコーダ、列デコーダ及び
センスアンプ）す、本発明に従った非同期パワーダウン
信号によって制御しているのでアドレス遷移が検出され
た後さらにアドレス遷移が起こらない限すテツゾはイネ
イブルのまま保たれ、電力は出力バッファ１５４及びド
ライバー１５６によってのみ与えられるが出力データを
バリッドで保つ為には、充分である。

上記で説明した通り、本発明の他の新規な特徴としては
、書込みイネイブルビットがアドレス遷移エツジ検出回
路に接続されるビットの１つとして構成されることであ
る。これによって本発明に従って非同期パワーアップサ
イクルを起動してい６ る。非同期パワーアップ操作は、周辺回路のいくつかで
＝Ｗ度の電力消費が発生する書込みモードに於て脣に好
都合である。しかしながらこの場合、年−のビットが読
出された後ですぐにそのビットに誓込みが行われるよう
な場合の為にパワーダウン構成を提供する必要がある。

この場合、簀込みイネイブルビットのみ状態が変化する
。この様な朱件は、本発明に従うと適当に取扱われるが
従来技術の回路では、適当に取扱われていなかった。

本発明の他の実施例では、他のダミー素子の組を使って
書込みモードの期間中に使用される遅延時間を決定して
いる。即ち、（この実施例の）書込みモードでは、列デ
コーダ１４６よりセンスアンプ１５２が先にパワーアッ
プされるのではなくセンスアンプ１５２より先に列デコ
ーダ１４６をパワーアップする必要がある。好ましくは
、行デコーダ１２０もまたどの素子より一番先にパワー
アップされる必要がある。

スタティックランダムアクセスメモリでは、比較的予測
可能な信号バスに電力消費に関する厳密４ な制約が存在１゛るので主としてスタティックランダム
アクセスメモリに関連して説明してきた。どのようなメ
モリ技術か一般に尚業者によって「スタティック形式」
と呼ばれるかにかかわらず、本発明は、完全なスタティ
ック形式の（即ち外部クロックで制御されない）動作を
持つあらゆるメモリに応用可能である。ダミー素子が適
当な遅延を規定する為に使用されるので信号パス内の周
辺回路は必要な時だけパワーアップされる。好ましくは
、読み出しモードと誉込みモードの為に別々のパワーア
ップタイミングが提供される。

上記で使用される「行デコーダ」及び「列デコーダ」と
いう名称は、ただ単により長い遅延時間を持つ方即ちク
リティカルタイミングバス内にある方のデコーダが「行
デコーダ」として定義される。従来技術では、行デコー
ダヲキ典形的にポリシリコンやポリイミドから成るワー
ド線を駆動しているので長い時定数を有していた。これ
らのワード線は、通常図面において行列内を水平方向に
横切って配列されたアレイとして示される。しかしなが
ら、行列のどちらの軸を水平方向に配置し図示したかに
かかわらずまた、製造業者が行列のどちｂの軸を「行」
と呼ぶかにかかわらず本明細書及び％軒請釆の範囲で使
用される「行」ということばは、アクセスタイムがクリ
ティカル遅延パス内にある方の行列の軸を呼ぶ。

電力消費を最小にし、アドレス線で発生する雑音による
妨害も防止する為一定幅のパルスを使い別個の素子のそ
れぞれをパワーアップすることが好ましい。即ち、列デ
コーダは、列デコーダの要求にあわせた持続時間を持ち
、行アクセス時間と列アクセス時間との間に存する典型
的遅延時間に合わせた遅延時間を持つパワーアップパル
スを受けとる。列プリアンプは列デコーダより持続時間
が長く、遅延時間の短いパルスを受けとることになる。

行デコーダは遅延時間を持たず、典型的にポリシリコン
又はポリイミドで構成されるワード線の持つ典型的に長
い時定数にあわせて極めて長い持続時間を持つパルスを
受けとることになる。

このような操作は、好ましくは、第１Ｃ図で示す様なワ
ンショット回路を便って芙行され、好ましくは、第６図
に示すようなスタティックランダムアクセスメモリ構成
として実施される。しかしながら、本発明は多数のこれ
以外のメモリレイアウトで構成することもできる。本発
明の好ましい実施例は、完全に従来妖術である６つのト
ランジスタセル１７４、センスアンプ１５２、行デコー
ダ１２０列デコーダ１４６等を含むスタティックランダ
ムアクセスメモリを使用するが本発明は、これから開発
される新規な構成及び装置の設計の中で実施することも
できる。

周辺回路での擬似スタティック方式を実現させる為１つ
又は、それ以上の入力アドレスが変化する場合だけ周辺
回路をパワーアップする場合従来技術は、通常アドレス
入力に排他的論理和回路を設は出力にはＡｉｎとＡｉｒ
ｌ（Ｄ）の排他的ＯＲ論理又は遅延されたＡｉｎが現わ
れる。故にこの回路の出力はアドレス入力信号に与えら
れる遅延時間に相当する持続時間を持つパルスである。

ここで説明される回路は、時定数より長いか又７ は、短いパルス持続時間を持つパルスを発生する。

ここで説明する回路は、第１Ｃ図および第５図に示され
る。以下は、インパーク１１−　Ｉ、　（第１Ａ図）及
び排他的ＮＯ’Ｒ論理回路（第１Ｂ図）な含む連鎖につ
いてその動作を説明する。

第１Ａ図のインバータエ１　■２　Ｉ３　’ｆ４の連鎖
は、入力ＡｉｎからＡｉｎ（Ｄ）を作りだす。（第２図
参照））これら２つの入力Ａｉｎ及びＡｉｎ（Ｄ）は、
第１Ｂ図の排他的ＮｏＲ）ｌ″′−トへの入力となる。

これは、全くの広範囲に使用される排他的ＮＯＲゲート
の為の構成を用いる。

排他的ＮＯＲケゞ−トの出力は通常は高電位である。（
第２図参照）この出力は、Ａｉｎが変化する時には低電
位となる。Ａｉｎの変化がＡｉｎ（Ｄ）に於て現われる
まで出力は低電位のままである。この時点で排他的ＮＯ
Ｒ出力が高電位になる。これは第２図でも示される。

この排他的ＮＯＲ出力は第１Ｃ図のトランジスタＴ６の
デートに接続される。出力Ａ（第２図）が最初に低電位
である場合、排他的Ｎ０ＲＮ路から８ の入力は、通常高電位でありトランジスタＴ５のデート
には出力の逆数入力が現われるので装置Ｔ５及びＴ６の
両方ともオンになる。

ここでアドレス入力が変化する時及び排他的ＮＯＲ入力
が低電位になる時、トランジスタＴ６はオフになる。ト
ランジスタＴ６がオフになるとすぐに出力Ａは、高電位
になる。これは、出力大が排他的ＮＯＲ出力とその遅延
逆数値とのＮＡＮＤ論理出力であるからである。また、
この出力大における高電位レベルへの変化は、インバー
タエ５゜工。、エフによって遅延された後でＴ５のデー
ト上に低電位レベルとして現われる。この低電位レベル
の状態は遅延線Ｄユを通し伝播されてからインバータエ
８によって反転され、これによってトランジスタＴ６が
開かれ、出力Ａの電位はゾルダウンされる。６つのイン
バータＩδ、Ｉ６．Ｉ、で遅延した後でＴ５が再び開き
Ｔ６への入力の検出が可能になる。

故に本発明のサンプル実施例では、２〜６ミクロンの幾
何学的寸法を持つ１６　ＫＳＲＡＭに於て、行デコーダ
に与えるパルス持続時間は、１５〜２０ナノ秒である。

列デコーダに与えるパワーアップパルスは、好ＩＬ＜は
、９〜１２ナノ秒の持続時間を狩ち行デコーダに与えら
れる最初のパワーアップパルスから１０〜１５ナノ秒の
間遅延されている。センスアンプに与えられるパワーア
ップパルスは、好ましくは１０〜１５ナノ秒の持続時間
を持ち、行デコーダに与えられる最初のパワーアップパ
ルスからは１０〜１５秒の間遅延されている。

即ち、第１Ｃ図の回路は、遅延回路Ｄ１を所望のパルス
持続時間のパルスを発生できるように調整して第６図の
ダミー論理素子１６２−１６６及びフリツプフロツプ１
６６の代わりに使用することができる。

パルス持続時間の一定であるパルスを使うと、かなり雑
音に関する問題を低減することができる。

−担、Ｘ−ＮＯＲ出力が低電位へと変化するのが検出さ
れると、パワーアップパルスが発生し、ラッチインが開
始され所定のパルス持続時間を持つパルスを提供するこ
とができる。−担ラッチインが開始されると（ＮＡＮＤ
　ｒ　−）を通り）　ＮＡＮＤ回路への排他的ＮＯＲ入
力の入力は、パワーアップパルスが存在しなくなりＮＡ
ＮＤ回路がリセットされるまでは、拒否される。故にバ
ッファ内にラッチされるアドレスは、パワーアップパル
スがアクティブになる前の短い時間にビンに存在する信
号のみとなる。これによってアドレススキュー（雑音）
に関する問題の発生を防止することができる。

く効果〉 従って本発明は、電力消費を低減したＳＲＡＭを提供す
る。特に本発明は、従来技術のエツジ）　ＩＪガーＳＲ
ＡＭよりさらに電力消費を低減している。特に本発明は
、読出しモードと書込みモードの両モードにおいても電
力を有効に使用できる。

尚分野に通常の知識を有する者であれば明らかなように
本発明は広い範囲での実施化及び改変が可能であり従っ
て添付特許請求の範囲に基づく場合を除き限定されるも
のではない。

【図面の簡単な説明】

第１Ａ図は、各々の入力アドレスビットＡ１ｎに１ 対応する遅延アドレス信号Ａｉｎ（Ｄ）を提供する為に
使用されるイイバークを含む連鎖を示す図である。 ｇｌＢ図は従来のアドレスバスの検出の為の排他的Ｎ６
Ｒエツゾトリガ−回路を示す図である。 第１Ｃ図は、本発明の好ましい実施例で使用される所定
のパルス持続時間を持つパルス発生回路を示す図である
。 第２図は、第１Ｃ図の所定のパルス持続時間を持つパル
ス発生回路から作り出される信号の波形を示す図である
。この図においてアドレス線上の雑音が作りだされるパ
ルスのパルス持続時間を短縮又は延長することがないこ
とが示される。 第６図は、有効な電力消費が可能な同期回路構成を提供
する遅延論理回路を含むスタティックランダムアクセス
メモリ組織であって、信号パス内の素子が必要とされる
期間だけパワーアップされるようにした構成のスタティ
ックランダムアクセスメモリを示す図である。 第４図は第６図のメモリレイアウトで示した信２ 分位置に現われる信号波形のタイミング表である。 第５図は、第１Ｃ図の所定パルス持続時間を持つパルス
の発生回路をさらに詳しく示す回路図である。 代理人　桟材　皓 図面の浄書（内容に変ばなし） Ｆ／’ｇ、　／Ａ ｒｒ Ｆｔり、Ｂ Ｆｔ夕、Ｅ ｈ’１．５ 手続補正書（方式） ％式％ １、事件の表示 昭和５９年特許願第１９／６ユ？号 ２、発明の名称 ス／９斤イ・ンワランタ゛”ムアフ昔ス／モツ３、補正
をする者 事件との関係　特許出願人 住　所 氏　名　テキサス　インスツルメンツ　インコーホレイ
テッド（名　称） ４、代理人 昭和〆０年　Ｓ月ユ乙日 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容　別紙のとおり 図面の浄書　（内容に変更なし）

Claims (10)

【特許請求の範囲】
1. （１）行列に配列されたメモリセルアレイと、上記メモ
   リセルの特定の１つを選択する為に複数のアドレスビッ
   トを受けとるアドレスデコーダ手段と、 上記アレイの行に相当する上記アドレスビットのビット
   を解読する行アドレスデコーダと上記プレイの列に相当
   する上記アドレスビットのビットを解読する列アドレス
   デコーダとを有する上記アドレスデコーダ手段と、 上記アドレスビット及び上記性及び列アドレスデコーダ
   に接続され上記アドレスビットの遷移を検出し、上記ア
   ドレスビットの遷移が検出された時にいつでも上記行ア
   ドレスデコーダを最初にパワーアップし、次に上記列デ
   コーダをパワーアップするパワーアップ手段とな有する
   スタティックランダムアクセスメモリ。
2. （２）上記メモリにおいて、各々の上記列内のセルがセ
   ンスアンプを有し、上記パワーアップ手段が上記センス
   アンプに接続され、上記行アドレスデコーダがパワーア
   ップされた後で上記センスアンプをパワーアップする特
   許請求の範囲第１項のスタティックランダムアクセスメ
   モリ。
3. （３）上記メモリにおいて、上記パワーアップ手段が上
   記行アドレスデコーダのみを１時的にパワーアップする
   特許請求の範囲第１項のスタティックランダムアクセス
   メモリ。
4. （４）上記メモリにおいて上記行アドレスデコーダがワ
   ード線を通して上記アレイの上記セルに接続され、上記
   ワード線がかなりの割合でシリコンを含むポリシリコン
   材料を含み上記センスアンプが低抵抗の金属配線からな
   るビット線を介しそれぞれの列内の上記セルに接続され
   る特許請求の範囲第２項のスタティックランダムアクセ
   スメモリ。
5. （５）上記パワーアップ手段が上記列デコーダのパワー
   アップを遅延させる為に接続されるダミー素子を有する
   特許請求の範囲第１項のス、タテイツクランダムアクセ
   スメモリ。
6. （６）上記パワーアップ手段がダミー行デコーダにも接
   続され、上記ダミー行デコーダが接続され上記パワーア
   ップ手段から上記行デコーダへの上記パワーアップ信号
   を受けとっていて、上記ダミー行デコーダがパワーアッ
   プ信号として出力を上記行デコーダの全てに提供してお
   り上記ダミー行デコーダが上記行デコーダと実質上同一
   の論理構成を持つ特許請求の範囲第１項のスタティック
   ランダムアクセスメモリ。
7. （７）上記メモリにおいて上記パワーアップ手段が書込
   みイネイブルビットを検出し上記書込みイネイブルビッ
   トの遷移を検出する為にも接続される、特許請求の範囲
   第１項のスタティックランダムアクセスメモリ。
8. （８）上記メモリにおいて上記パワーアップ手段が第１
   の所定のパルス持続時間を持つパルスを上記行デコーダ
   に提供し、上記第１の所定パルス持続時間と異なる第２
   の所定パルス持続時間を持つパルスを上記列デコーダに
   提供する特許請求の範囲第１項のスタティックランダム
   アクセスメモリ。
9. （９）上記メモリにおいて各々の上記セルの列がセンス
   アンプをＭし、上記パワーアップ手段が上記センスアン
   プに接続され、上記行アドレスデコーダがパワーアップ
   された後で上記センスアンプをパワーアップする、特許
   請求の範囲第８項のスタティックランダムアクセスメモ
   リ。
10. （１０）上記メモリにおいて、上記パワーアップ手段が
    上記第１の所定持続時間と異なる、第６の所定持続時間
    を持つパルスを特徴する特許請求の範囲第９項のスタテ
    ィックランダムアクセスメモリ。 ０１）上記メモリにおいて、上記行アドレスデコーダが
    ワード線を介し上記アレイのセルに接続されていて、上
    記ワード線は高割合のシリコンを含む多結晶材料を含み
    、上記センスアンプは、低抵抗金属配線材料を含むビッ
    ト線を介し、上記メモリセルのそれぞれの列に接続され
    る特許請求の範囲第９項のスタティックランダムアクセ
    スメモリ。 （ロ　上記メモリにおいて、上記パワーアップ手段が上
    記第２の所定パルス持続時間を遅延する為に上記列デコ
    ータゞに接続されるダミー素子を含む特許請求の範囲第
    ８項のスタティックランダムアクセスメモリ。 αｄ　上記メモリにおいて、上記パワーアップ手段は、
    ダミー行デコーダにも接続され、上記ダミー行デコーダ
    は、上記パワーアップ手段から、上記行デコーダへの上
    記パワーアップ信号を受けとる為に接続されており、上
    記ダミー行デコーダがパワーアップ信号としての出力を
    上記列デコーダの全てに提供し、上記ダミー行デコーダ
    が上記行デコーダとほぼ同一の論理構造を持つ特許請求
    の範囲第８項のスタティックランダムアクセスメモリ。 ０→　上記メモリにおいて上記パワーアップ手段は、書
    込みイネイブルビットを検出する為にも接続されるもの
    であって上記書込みイネイブルビットでの遷移を検出す
    る特許請求の範囲第８項のスタティックランダムアクセ
    スメモリ。 ００　上記メモリにおいて、パワーアップ手段が上記ア
    ドレスビットでの遷移が検出された後は上記パワーアッ
    プ手段がその後所定の時間に関し上記アドレスビットの
    いかなる遷移も無視するように１ヨる、特許請求の範囲
    第８項のスタティックランダムアクセスメモリ。 ｕＱ　行列に配列されたメモリセルアレイと、複数のア
    ドレスビットを受けとり上記メモリセルの特定の１つを
    選択するアドレスデコーダ手段とを有し、 上記アドレスデコーダが上記アレイの行に対応する上記
    アドレスビットのビットをデコードする行アドレスデコ
    ーダと上記アレイの列に対応する上記アドレスビットの
    ビットをデコードする列アドレスとを持つアドレスデコ
    ーダであって、上記アドレスビットの遷移を検出し上記
    アドレスビットの遷移が検出された時にはいつでも上記
    行デコーダを最初にパワーアップし続いて上記列デコー
    ダをパワーアップするための上記アドレスビット及び上
    記性及び列デコーダに接続されるパワーアップ手段とを
    有するスタティックランダムアクセスメモリであって、 上記パワーアップ手段が上記行デコーダに第１の所定パ
    ルス持続時間な持つパルスを提供し、複数のセンスアン
    プに上記第１の所定パルス持続時間と異なる第２の所定
    パルス持続時間を持つパルスヲ提供する上記スタティッ
    クランダムアクセスメモリ。