KR20000006526A - 반도체기억장치 - Google Patents

Abstract

하나의 실시예(100)에 따르면, 반도체 기억장치는 외부신호(/WE)에서의 제1 천이와 외부신호(/RAS)에서의 제2 천이 사이의 시간에 대한 타이밍 규격(tRWL)을 포함할 수 있다. 상기 타이밍 규격은 외부회로(/RAS)에서의 제2 천이에 의존함이 없이 테스트되어질 수 있다. 로우 어드레스 스트로브신호(/RAS)가 활성화(로우로의 천이)되면, 내부 /RAS 신호(i/RAS)는 활성화(로우로의 천이)되며, 워드라인(WL)도 활성화(하이로의 천이)된다. 이어서 기입허가신호(/WE)가 활성화되어 기입동작이 시작된다. 설정된 딜레이를 수반하여 상기 i/RAS 신호가 리세트(하이로의 복귀)된다. 결론적으로, 워드라인(WL)이 불활성화되고 기입동작이 종료한다. 이어서 /RAS 신호가 불활성화(하이로의 복귀)되어진다. 이와 같은 방식으로, tRWL 규격이 외부 /RAS 신호의 로우에서 하이로의 천이에 의존하지 않고 설정된 딜레이에 의해 측정되어질 수 있다.

Description

반도체 기억장치{ SEMICONDUCTOR STORAGE DEVICE }

본 발명은 대체로 반도체 기억장치에 관한 것으로서, 보다 구체적으로는 제어신호에 대한 타이밍 규격(timing specification)을 갖는 반도체 기억장치에 관한 것이다.

반도체 기억장치의 한 형태는 다이나믹 랜덤 억세스 메모리(DRAM)이다. DRAM은 Y방향에서의 로우(row) 및 X방향에서의 컬럼(column)으로 배열된 기억셀들을 포함한다. "0" 및 "1"의 로직값은 데이터라인을 로직값으로 구동하고 기억셀을 충전 또는 방전시킴으로써 억세스되어질 수 있다. 데이터라인의 충전 또는 방전은 센스 증폭기(sense amplifier)에 의해 달성될 수 있다. 이와 같이 하여 기억동작이 수행될 수 있다.

예를 들어, 판독동작에서, 로우 어드레스가 반도체 기억장치내에서 워드라인을 선택하기 위해 적용될 수 있다. 워드라인의 선택은 대응하는 디지트라인상에 그들의 데이터를 배치시키는 데이터 셀의 로우가 될 수 있다. 디지트라인은 X방향으로 배열될 수 있다. 디지트라인상의 데이터는 센스 증폭기에 의해 증폭되어지고 동시에 선택되어진 더미셀과 비교될 수 있다. 이런 방식으로 데이터가 기억셀로부터판독될 수 있으며, 또한 다시 기억셀로 재기입될 수 있다(기억셀이 리프레시될 수 있다).

판독동작은 컬럼스위치를 선택하기 위해 적용된 컬럼어드레스와 함께 계속될 수 있다. 선택된 컬럼스위치는 기억셀로부터의 데이터가 입력/출력(I/O)버스 위로 판독되어지게 해준다. 상기 I/O 버스상에 판독되어진 데이터는 데이터 증폭기에 의해 반도체 기억장치로부터 출력될 수 있다.

기입동작은 판독동작과 유사한 방식으로 수행될 수 있다. 기입동작은 센스증폭기가 활성화되는 점까지 판독동작과 동일한 일반적인 방식으로 수행될 수 있다. 센스 증폭기의 활성화에 수반하여, 기입 데이터가 컬럼 어드레스에 의해 선택된 디지트라인상에 배치되어지고, 기억셀속으로 기입될 수 있다.

DRAM 셀의 구조에 기인하여, DRAM의 기억셀들이 때때로 리프레시되어져야 한다. 예를 들어, 1 메가비트 기억장치에 있어서 로우 어드레스는 2,048개 기억셀을 억세스할 수 있다. 이러한 배열에서는 2,048개의 기억셀이 기억 사이클 또는 리프레시 사이클로 동시에 리프레시될 수 있다.

DRAM은 수많은 제어신호를 포함할 수 있다. 예를 들어, DRAM은 로우 어드레스 스트로브(strobe)신호(/RAS), 컬럼 어드레스 스트로브신호(/CAS) 및 기입허가신호(/WE)를 포함할 수 있다. 상기 /RAS, /CAS 및 /WE 신호들은 로우(low) 로직값일 때 활성화될 수 있다. DRAM은 로우 로직에서 또한 활성화되는 출력허가신호(/OE)를 포함할 수 있다.

상기 /RAS 신호는 DRAM이 로우 어드레스를 수신하게 해주는데 사용되는 제어신호가 될 수 있다. 상기 로우 어드레스는 해당 워드라인을 선택할 수 있으며, 센스 증폭기를 활성화시킬 수 있다. 따라서 상기 /RAS 신호는 적용된 로우 어드레스에 의해 선택된 기억셀을 판독, 기입 및 리프레시하기 위해 활성화될 수 있다.

상기 /CAS 신호는 DRAM이 컬럼 어드레스를 수신하게 해주는 데 사용되는 제어신호가 될 수 있다. 상기 컬럼 어드레스는 디지트라인을 센스 증폭기에 연결시킬 수 있다. 상기 /CAS 신호의 활성화는 디지트라인을 입력/출력(I/O)라인에 연결함으로써 상기 반도체 기억장치로의 데이터의 입력 및 반도체 기억장치로부터의 데이터의 출력을 제어할 수 있다.

상기 /WE 신호는 상기 /RAS 및 /CAS 신호가 활성화될 때 판독 및 기입동작이 수행되어지도록 허가해주는 제어신호이다.

상기 /OE 신호는 판독동작에서 활성화되는 제어신호이다. 활성화된 /OE 신호가 입력 및 출력단자를 출력상태로 설정할 수 있다.

전술한 여러가지 제어신호들은 표준동작모드에서 DRAM을 동작시키기 위해 사용될 수 있다. 상기 신호들은 또한 DRAM을 테스트하기 위해 사용될 수도 있다. 도10을 참조하면, 반도체 기억장치에 대한 테스트동작의 예가 파형차트로 표현되어 있다. 상기 파형차트는 /RAS 신호에 대한 기입명령 판독시간(tRWL)을 테스트하는 종래의 예를 나타낸다. tRWL 시간은 /WE 신호에서 하이(high)에서 로우(low)로의 천이와 /RAS 신호에서 로우에서 하이로의 천이 사이의 시간을 나타낸다. tRWL 시간은 DRAM의 중요한 요소이다.

/WE 신호의 하강에서( 시간 t16), 데이터 기입동작이 시작된다. /RAS 신호의상승에서(시간 t17) 리세트동작이 시작된다. /RAS 신호의 리세팅은 i/RAS 신호의 리세트를 초래한다(시간 t18). 따라서 종래의 rRWL 시간은 t17-t16 으로 주어질 것이다. 이런 방식으로 종래의 경우에는, 테스트동작의 타이밍이 외부신호들을 구동함으로써 결정된다.

상기 tRWL 타이밍 규격은 많은 이러한 타이밍 규격들중의 단지 하나를 나타내는 것이다.

전술한 바와 같이, 타이밍 규격은 상기 /RAS, /CAS, /WE 및/또는 /OE 신호와 같은 외부 제어신호들의 입력 타이밍에 따라 일반적으로 테스트되어질 수 있다. 종래와 같은 타이밍 접근방법에 대한 하나의 결점이 타이밍 규격을 테스트하기 위해 사용되어지는 측정장치에서의 제한으로부터 발생될 수 있다. 예를 들어, 측정장치가 어떤 타이밍 규격을 테스트하기에 충분히 작은 타이밍 인터벌에서 신호를 제어할 수 없을 수도 있다. 종래의 반도체 기억장치가 이러한 규격을 위해 테스트되어질 때, 제1 신호가 수신되면, 상기 장치는 측정장치로부터의 다음 입력신호를 기다려야 하며, 따라서 타이밍 규격이 정확하게 결정될 수 없다.

본 발명의 목적은 종래의 접근법에서는 측정될 수 없는 타이밍 규격이 테스트되어지도록 해줄 수 있는 반도체 기억장치를 제공하는 데 있다.

본 발명의 다른 목적은 종래의 접근방식에서는 측정될 수 없는 기입명령 판독시간 tRWL을 테스트할 수 있는 반도체 기억장치를 제공하는 데 있다.

본 발명의 또다른 목적은 종래의 접근방식에서는 측정할 수 없는 프리차지시간 tRP를 테스트할 수 있는 반도체 기억장치를 제공하는 데 있다.

본 발명의 또다른 목적은 종래의 접근방식에서는 측정할 수 없는 타이밍 규격을 변화시킬 수 있는 반도체 기억장치를 제공하는 데 있다.

도1은 제1 실시예를 보여주는 회로도이다.

도2는 제1 실시예의 동작을 나타내는 파형차트이다.

도3은 제2 실시예를 보여주는 회로도이다.

도4는 제2 실시예의 동작을 나타내는 파형차트이다.

도5는 제3 실시예를 보여주는 회로도이다.

도6는 제3 실시예의 동작을 나타내는 파형차트이다.

도7은 제4 실시예를 보여주는 회로도이다.

도8은 정상모드에서 제4 실시예의 동작을 나타내는 파형차트이다.

도9는 테스트모드에서 제4 실시예의 동작을 나타내는 파형차트이다.

도10은 다이나믹 랜덤 억세스 메모리(DRAM)에 대한 종래의 타이밍 규격을 나타내는 타이밍도이다.

< 도면의 주요부분에 대한 간단한 설명 >

100, 300, 500, 700 : 실시예

102, 306, 308, 504, 508, 706, 710 : 인버터

104, 304, 506, 708 : 딜레이 요소

106, 302, 502, 510, 712, 714 : NAND 게이트

702 : 세트-리세트 플립-플롭(SR FF)

704-0, 704-1 : FF NAND 게이트

716 : 내부노드

본 발명의 한 실시예에 따르면, 반도체 기억장치는 제1 외부신호 천이와 상기 제1 천이 이후에 발생하는 제2 외부신호 천이 사이에서 발생하는 타이밍 인터벌에 대한 예비 규격을 포함할 수 있다. 여러가지 제어신호들이 상기 타이밍 규격에 따라서 반도체 기억장치를 동작시키기 위해 세팅될 수 있다.

상기 반도체 기억장치는, 상기 반도체 기억장치가 상기 타이밍 규격보다 빠른 타이밍으로 동작하게 함으로써 테스트시간을 감소시킬 수 있는 테스트시간 제어수단을 포함하는 테스트회로를 더 포함할 수 있다. 이러한 테스트모드에서는, 반도체 기억장치의 동작이 제2 외부신호 천이를 반드시 기다려야 함이 없이 수행되어질 수 있다. 내부 펄스가 상기 타이밍 규격 보다 짧은 제1 외부신호 천이로부터 발생될 수 있다. 상기 반도체 기억장치의 내부회로는 제2 외부신호 천이 대신에 내부 펄스신호에 대응하여 동작할 수 있다.

한 형태의 실시예에 따르면, 제1 외부신호 천이는 반도체 기억장치의 활성화 내에서 동작의 시작을 나타낼 수 있는 로우 어드레스 스트로브신호(/RAS)에서의 천이이다. 제2 외부신호 천이는 데이터가 기억셀로 기입되도록 허락하는 기입허가신호(/WE)에서의 천이가 될 수 있다. 테스트모드에서, 타이밍 인터벌이 상기 /WE 신호에서의 천이와 함께 시작하여 내부적으로 발생된 신호의 천이와 함께 끝날 수 있다. 이러한 타이밍 인터벌은 /WE 신호에서의 천이와 함께 시작하고 /RAS 신호에서의 천이와 함께 끝나는 타이밍 인터벌에 대한 대용으로서 사용되어질 수 있다.

다른 형태의 실시예에 따르면, 제1 외부신호 천이는 /RAS 신호에서의 천이일 수 있으며, 제2 외부신호 천이는 /RAS 신호에서의 다른 천이가 될 수 있다. 테스트모드에서, 타이밍 인터벌이 상기 /WE 신호에서의 천이와 함께 시작하여 내부적으로 발생된 신호의 천이와 함께 끝날 수 있다. 이러한 타이밍 인터벌은 /RAS 신호에서의 천이와 함께 시작하고 /RAS 신호에서의 다른 천이와 함께 끝나는 타이밍 인터벌에 대한 대용으로서 사용되어질 수 있다.

나아가, 테스트모드에서, 타이밍 인터벌이 외부 제어신호에서의 천이에 대응하는 대신에 내부적으로 발생된 신호의 천이와 함께 끝날 수 있다. 상기 내부적으로 발생된 신호는 비테스트모드에서 외부 /RAS 신호에 대응하여 발생된 내부 /RAS 신호가 될 수 있다.

다른 형태의 실시예에 따르면, 테스트시간 제어수단은 /RAS 신호를 딜레이된 RAS 신호와 논리적으로 결합시킴으로써 내부신호를 발생시킬 수 있다. 단지 하나의 예로서, /RAS 신호가 딜레이되고 변환된 /RAS 신호와 논리적으로 AND 되어질 수 있다.

다른 형태의 실시예에 따르면, 테스트시간 제어수단은 /RAS 신호를 딜레이된 /WE 신호와 논리 결합시킴으로써 내부신호를 발생시킬 수 있다. 한 예로서, 변환된 /RAS 신호가 딜레이된 /WE 신호와 논리적으로 NAND 되어질 수 있다.

다른 형태의 실시예에 따르면, 테스트시간 제어수단은 딜레이된 /WE 신호를테스트모드 신호와 논리적으로 결합시킴으로써 내부신호를 발생시킬 수 있다. 그 결과가 내부신호를 발생시키기 위하여 /RAS 신호와 더 결합될 수 있다. 한 예로서, 딜레이되고 변환된 /WE 신호가 테스트모드 신호와 NAND 되어질 수 있다. 그 결과가 변환된 /RAS 신호와 NAND 될 수 있다. 테스트모드 신호는 테스트 프로그램에 의해 세팅될 수 있다.

다른 형태의 실시예에 따르면, 테스트시간 제어수단은 세트-리세트(SR) 플립-플롭(FF)회로를 포함할 수 있다. 상기 SR FF는 /RAS 신호에 연결된 세트 입력을 포함할 수 있다. 상기 SR FF의 리세트 입력은 /WE 신호와 딜레이된 /WE 신호에 연결될 수 있다. 상기 딜레이된 /WE 신호는 테스트모드 신호와 논리적으로 더 결합될 수 있다. 이러한 논리결합은 내부신호를 발생시키기 위하여 상기 SR FF의 데이터 출력과 논리적으로 더 결합될 수 있다.

다른 형태의 실시예에 따르면, /WE 신호가 테스트모드를 위한 내부 타이밍 신호를 발생시키기 위해 딜레이될 수 있으며, /WE 신호가 딜레이되는 양은 가변적이다.

다른 형태의 실시예에 따르면, 내부적으로 발생된 신호는 단지 테스트시에만 발생되는 내부 /RAS 신호가 될 수 있다.

다른 형태의 실시예에 따르면, 내부신호가 외부신호를 설정된 시간만큼 딜레이함으로써 발생될 수 있다. 딜레이된 신호에 대한 신호경로는 트랜지스터를 포함할 수 있다. 트랜지스터의 크기는 정상동작과 테스트동작에서 동일한 딜레이를 제공하도록 세팅될 수 있거나, 테스트동작에서의 딜레이가 정상동작에서의 딜레이 보다 짧아지게 할 수 있다. 이와 같은 방식으로, 비록 딜레이 양이 제조공정 변수에서의 변화에 따라 변동되더라도 보다 빨라진 테스트동작이 수행될 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 설명한다.

테스트모드를 위한 타이밍 신호들을 제공할 수 있는 회로들을 나타내는 여러가지 실시예들이 이하 설명된다. 정상모드의 동작에서, 반도체 기억장치는 외부 제어신호에서의 제1 천이 및 외부 제어신호에서의 제2 천이에 대응하여 수행되는 특정 기능을 포함할 수 있다. 이러한 제1 천이 및 제2 천이 사이의 시간이 장치에 대한 타이밍 규격(timing specification)이 될 수 있다. 테스트모드의 동작에서, 실시예들은 외부 제어신호에서의 대응하는 제2 천이에 대한 기다림이 없이 외부 제어신호에서의 제1 천이에 대응하는 이러한 특정 기능을 제공할 수 있다.

제1 실시예에 대하여 도면을 참조하여 설명한다. 도1은 DRAM에서 기입명령 판독시간((tRWL)을 테스트하기 위해 사용될 수 있는 제1 실시예의 회로도를 나타낸다. 일반적으로, 상기 tRWL은 로우 어드레스 스트로브신호(/RAS)에서의 하이로부터 로우로의 천이와 기입허가신호(/WE)에서의 하이에서 로우로의 천이 사이의 시간을 나타내는 타이밍 규격을 나타낼 수 있다. 제1 실시예는 참조부호 "100"으로 나타내고 있으며, 외부단자로부터 /RAS 신호를 수신할 수 있는 인버터(102), 외부단자로부터 /WE 신호를 수신할 수 있는 딜레이 요소(104), 및 이중입력 NAND 게이트(106)를 포함한다.

상기 NAND 게이트(106)는 상기 딜레이요소(104)의 출력에 연결된 하나의 입력과 상기 인버터(102)의 출력에 연결된 다른 입력을 갖는다. 상기 NAND 게이트(106)의 출력은 내부 /RAS 신호(i/RAS)가 된다. 도1의 배열에서, 상기 i/RAS 신호는 외부 /RAS 신호 및 /WE 신호로부터 발생될 수 있으며, 이들 신호는 외부의 반도체 기억장치로부터 입력될 수 있는 것이다. 상기 제1 실시예(100)는 외부 /RAS 신호가 로우이고 /WE 신호가 하이일 때. 상기 i/RAS 신호를 로우로 구동하는 로직을 포함할 수 있다.

도2를 참조하면, 파형차트는 전술한 제1 실시예(100)의 구조를 이용하여 tRWL 시간의 테스팅을 설명하는 것이다. 도2는 외부 /RAS 신호(/RAS)를 나타내는 파형, 인버터(102)의 출력(INV OUT)을 나타내는 파형, 기입허가신호(/WE)를 나타내는 파형, 딜레이 요소(104)의 출력(DELAY 1)을 나타내는 파형, 내부 /RAS 신호(i/RAS)를 나타내는 파형, 및 워드라인(WL)을 나타내는 파형을 포함한다.

도2의 예에서, /RAS 신호는 불활성(하이)상태에서 시작할 수 있다. 이 값은 로우의 INV OUT신호를 발생시키기 위해 인버터(102)에서 변환될 수 있다. 상기 /WE 신호는 또한 불활성(하이)상태에서 시작할 수 있다. 하이의 /WE 신호는 하이의 DELAY 1 신호로 귀착되어진다. 불활성 /RAS 신호는 불활성(하이) i/RAS 신호로 귀착되어진다. 하이의 i/RAS 신호는 워드라인 WL을 불활성(로우) 레벨로 유지시킬 수 있다.

도2에서 보여지는 것처럼, /RAS 신호는 활성화되어질 수 있다(로우로의 천이). 로우의 /RAS 신호레벨이 인버터(102)에 의해 변환되어 INV OUT 신호에서 로우에서 하이로의 천이를 초래한다. 상기 /WE 및 DELAY 1 신호들은 불활성(하이) 상태를 유지한다. 로우로 내려가는 /RAS 천이는 NAND 게이트(106)로 하여금 i/RAS 신호를 활성화(로우로의 구동)되게 한다. 상기 i/RAS 신호의 활성은 WL 신호의 활성으로 귀착된다.

/RAS 신호의 활성에 수반하여, /WE 신호가 시간 t1에서 활성화될 수 있다(로우로의 천이). /WE 신호의 활성화는 기입동작을 초기화시킬 수 있다.

/WE 신호의 활성에 수반하여, /WE 신호의 하향 천이가 딜레이 요소(104)에 의해 지연될 것이다. 딜레이에 수반하여, DELAY 1 신호가 시간 t2에서 로우로 천이될 수 있다. DELAY 1 신호의 천이는 i/RAS 신호가 리세트(하이로의 복귀)되도록 하게 한다. 도1의 배열에서, i/RAS 신호는 /RAS 신호가 리세트될 때, 또한 리세트될 것으로 가정하였다.

i/RAS 신호에서의 천이는 WL 신호의 불활성(로우로의 천이)을 초래한다. 결과적으로, 기억셀에 대한 데이터의 기입이 종료된다. 도2에 의해 표현되는 동작에 있어서, WL 신호의 불활성화에 수반하여 /RAS 신호가 시간 t3에서 불활성상태(하이)로 돌아간다.

도2에서, 복수개의 특정 시간이 규정되었다. /WL 신호의 활성화는 시간 t1에서 발생한다. i/RAS신호의 리세트는 시간 t2에서 발생한다. /RAS신호의 리세트는 시간 t3에서 발생한다. 이렇게 지시된 타이밍값을 사용함에 따라, 종래의 외부신호 측정에 따른 상기 tRWL 시간은 t3-t1로서 주어질 것이다. 그러나 도1 및 도2의 배열에 대하여는 tRWL 이 t2-t1으로 주어진다.

반도체 기억장치를 위한 측정장치가 입력 신호들에 대한 최소 타이밍 인터벌을 상술할 수 있다. RWL이 측정될 경우에는 일반적으로 시간 t3-t1이 측정될 수 있다. 그러나 만약 DRAM과 같은 반도체 기억장치가 t3-t1 보다 짧은 tRWL로 테스트되어 진다면, 테스트는 제1 실시예(100)에 따른 회로를 사용하여 수행될 수 있다.

측정되어지는 반도체 기억장치의 시간 t2-t1이 딜레이 요소(104)에 의해 기인하는 딜레이를 조절함으로써 가변될 수 있다는 것을 알 수 있을 것이다.

제2 실시예를 도3 및 도4를 참조하여 설명한다. 제2 실시예는 프리차지(precharge)시간 tRP를 테스트하기 위해 사용될 수 있다. 일반적으로, 프리차지 시간은 /RAS 신호에서 로우로부터 하이로의 천이와 함께 시작하며, /RAS 신호에서 하이에서 로우로의 천이와 함께 종료한다.

도3을 참조하면, tRP 시간을 테스트할 때 사용될 수 있는 제2 실시예를 설명하기 위해 나타내는 회로도이다. 제2 실시예는 참조부호 "300"으로 표시하였으며, 이중입력 NAND 게이트(302), 딜레이 요소(304), 제1 인버터(306), 및 제2 인버터(308)를 포함하는 것으로 나타난다. 외부단자로부터의 /RAS 신호는 NAND 게이트(302)의 하나의 입력에 적용될 수 있다. 상기 /RAS 신호는 딜레이 요소(304) 및 제1 인버터(306)의 직렬 배열을 통하여 NAND 게이트(302)의 두번째 입력으로 적용될 수 있다. NAND 게이트(302)의 출력은 제2 인버터(308)에 의해 변환된 후 i/RAS 신호를 발생시킨다.

도3의 특정 배열은 /RAS 신호에 대응하여 i/RAS 신호를 제공할 수 있다. 종래의 접근방식과 달리, 도3의 회로는 /RAS 신호의 리세트 주기보다 짧은 리세트(로직 하이) 주기를 갖는 i/RAS 신호를 제공할 수 있다.

도4를 참조하면, 전술한 제2 실시예(300)의 구조를 이용하여 tRP 시간의 테스트를 설명하기 위한 파형차트이다. 도4는 외부 /RAS 신호(/RAS)를 나타내는 파형, 딜레이 요소(304)의 출력(DELAY 2)을 나타내는 파형, 제1 인버터(306)의 출력(INV1 OUT)을 나타내는 파형 및 내부 RAS 신호(i/RAS)를 나타내는 파형을 포함한다.

도4의 배열에서는 /RAS 신호는 불활성상태(하이)에서 시작할 수 있다. 결과적으로, DELAY 2 신호는 하이이고, INV1 OUT 신호는 로우이다. 하이의 /RAS 신호와 로우의 INV1 OUT 신호와 함께, NAND 게이트(302)의 출력은 하이이며, 제2 인버터(308)의 출력(i/RAS 신호)은 로우로 구동된다.

상기 /RAS 신호는 활성상태(로우)로 천이될 수 있다. /RAS 신호에서 하이에서 로우로의 천이는 딜레이 요소(304)에 의해 지연되며, 설정된 지연후 DELAY 2 신호를 로우로 천이시키게 된다. 하이에서 로우로의 DELAY 2 신호의 천이는 인버터(306)에 의해 변환되어 INV1 OUT 신호에서의 지연된 로우에서 하이로의 천이를 유발시킨다.

이어서 /RAS 신호는 시간 t4에서 프리차지 동작을 시작하는 불활성상태(하이)로 돌아간다. 상기 /RAS 신호가 하이로 천이되면, 인버터(308)로 인하여 하이로 천이된 i/RAS 신호는 설정된 딜레이 동안에 하이로 유지된다. /RAS 신호에서 로우에서 하이로의 천이는 딜레이 요소(304)에 의해 지연되어져, 설정된 딜레이 후 DELAY 2 신호가 하이로 천이하게 한다. DELAY 2 신호의 천이는 인버터(306)에 의해 변환되어 INV1 OUT 신호에서 딜레이된 하이에서 로우로의 천이를 발생시킨다. INV1OUT에서 하이에서 로우로의 천이는 시간 t5에서 프리차지 동작을 종료하는, 하이의 i/RAS 신호 펄스의 종료로 귀착되어진다. 상기 /RAS 신호는 시간 t6에서 로우로 돌아간다.

제2 실시예(300)의 동작에서, 상기 tRP 동작은 외부 제어신호(즉, /RAS 신호의 하이에서 로우로의 천이)에서 연속되는 천이를 반드시 기다리지 않고 내부 딜레이를 사용함으로써 수행될 수 있다. 도4에서 보여지는 바와 같이, 종래의 tRP 시간은 시간주기 t6-t4로 주어진다. 그러나 제2 실시예(300)에서 tRP 타이밍은 t5-t4로서 주어진다.

도5를 참조하면, 제3 실시예를 나타내는 회로도가 설명되어진다. 제3 실시예는 tRWL 시간을 테스트하기 위해 사용될 수 있다. 제3 실시예는 참조번호 "500"으로 표시하였으며, 제1 NAND 게이트(502), 제1 인버터(504), 딜레이 요소(506), 제2 인버터(508), 및 제2 NAND 게이트(510)를 포함하는 것으로 나타난다. 상기 제1 인버터(504)는 입력으로서 /RAS 신호를 수신한다. 제1 인버터(504)의 출력은 제1 NAND 게이트(502)의 제1 입력에 연결될 수 있다. 딜레이 요소(506)는 /WE 신호를 수신할 수 있으며, 제2 인버터(508)로 출력신호를 제공한다. 제2 인버터(508)의 출력은 제2 NAND 게이트(510)에 제1 입력으로서 제공된다. 테스트모드 신호 TM1이 제2 NAND 게이트(510)의 제2 입력에 연결될 수 있다.

tRWL 시간에 대한 테스트가 상기 TM1 신호를 사용하여 수행될 수 있다. 상기 TM1 신호는 테스트장치에 의해 수행되는 테스트 프로그램에 의해 발생될 수 있다.

도6을 참조하면, 전술한 제3 실시예(500)의 구조를 사용하여 tRWL 시간의 테스팅을 나타내는 파형차트가 설명된다. 도6은 외부 /RAS 신호(/RAS)를 나타내는 파형, 제1 인버터(504)의 출력(INV1 OUT)을 나타내는 파형, /WE 신호(/WE)를 나타내는 파형, 딜레이 요소(506)의 출력(DELAY 3)을 나타내는 파형, 제2 인버터(508)의 출력(INV2 OUT)을 나타내는 파형, 제2 NAND 게이트(510)의 출력을 나타내는 파형, 내부 /RAS 신호(i/RAS)를 나타내는 파형, 및 테스트모드 신호(TM1)를 나타내는 파형을 포함한다.

도1과 같은 배열에서는, tRWL 시간은 회로의 내부동작(딜레이 요소에 의해)에 의해 결정되어질 수 있다. 이것은 만약 타이밍이 어떤 동작들을 수행하기에 너무 타이트(너무 짧은)하다면 단점이 될 것이다. 예를 들면, 반도체 기억장치를 느슨한(긴) tRWL 타이밍에서 동작시키는 것이 바람직할 것이다.

도5의 배열에서, 회로가 테스트모드에서는 tRWL 시간을 타이트하게 하며, 비테스트모드에서는 tRWL 시간을 느슨하게 해주는 TM1신호에 의해 제어될 있다. 이러한 접근은 테스트모드에서 도5의 회로의 타이밍을 부여함으로써 달성될 수 있다.

tRWL 신호가 제3 실시예(500)의 회로를 사용하여 테스트될 때, 상기 TM1 신호는 활성화(하이)될 수 있으며, 제3 실시예(500)는 테스트모드로 놓여질 수 있다. 일단 테스트모드에서는, 상기 /RAS 신호는 활성화될 수 있다(로우로의 천이). /RAS 신호에서의 천이는 제1 NAND 게이트(502)의 하나의 입력(INV1 OUT 신호)을 하이로 구동하기 위해 제1 인버터(504)에 의해 변환되어진다. 하이의 /WE 및 TM1 신호에 기인하여, 제1 NAND 게이트(502)의 다른 입력은 하이이다. 이런식으로, 로우로 향하는 /RAS 신호는 i/RAS 신호를 활성화한다(이것을 로우로 구동한다). 활성화된i/RAS 신호는 워드라인 WL(도시안됨)을 활성시킬 수 있다.

/RAS 신호의 활성화에 수반하여, /WE 신호가 시간 t7에서 활성화될 수 있다(로우로 구동). 이것이 기입동작의 시작이 될 수 있다.

로우의 /WE 신호는 딜레이 요소(506) 및 제2 인버터(508)를 통하여 전파되며, 제2 NAND 게이트(510)의 하나의 입력에 적용되는 하이 로직 레벨로 결과되어진다. 또한 하이의 TM1 신호와 함께 제2 NAND 게이트(510)의 출력이 로우로 된다. 제2 NAND 게이트(510)로부터의 로우의 출력이 시간 t8에서 i/RAS신호를 리세트한다(하이 레벨로 돌아감).

리세트된 i/RAS 신호는 /RAS 신호의 일반적인 리세팅과 유사한 동작으로 귀착되어질 수 있다. 특히, 하이의 i/RAS 신호는 워드라인을 불활성화시킬 수 있다. 이것은 /RAS 신호의 변화에도 불구하고 기억셀에 대한 기입동작을 종료시킬 수 있다. 도6에서 보여지는 바와 같이, /RAS 신호는 시간 t9에서 비활성 레벨인 하이로 돌아갈 수 있다.

도6의 전술한 예에서, 일반적인 tRWL 시간은 시간 t9-t7에 의해 결정되어질 것이다. 그러나, 제3 실시예(500)의 동작과 함께 tRWL 시간은 t8-t7로 주어질 수 있다.

다시 도5를 참조하면, 동작의 정상모드는 테스트모드를 포함하지 않으며, TM1 신호는 로우로 될 수 있다. 로우의 TM1 신호는 제1 NAND 게이트(502)에 하이의 입력을 제공하는 제2 NAND 게이트(510)로 귀착된다. 결과적으로, 상기 i/RAS 신호는 상기 /RAS 신호를 뒤쫓아간다.

전술한 실시예에서, 테스트되어질 타이밍값들은 딜레이 요소에 의해 정규화 되어진다. 일부 실시예에서는 딜레이 요소에 의해 기인된 딜레이가 제조 공정변수로 되어질 수 있다.

단지 하나의 예로서, 장치는 테스트되어질 타이밍 규격을 가질 수 있다. 이상적으로, 딜레이 요소는 원하는 타이밍값을 제공할 수도 있다. 그러나, 만약 딜레이가 공정변수에 기인하여 증가되어지면, 타이밍값에 대한 테스트가 수행될 때, 테스트는 원하지 않는 공정변수에 기인한 증가된 딜레이를 확인할 것이다. 결과적으로, 원하는 동작이 반드시 보증되지는 않는다.

제4 실시예는 딜레이값이 어떤 변수(공정변수 또는 그와 유사한 것에 기인한)에 종속되어질 때 타이밍 테스트회로의 동작을 보증하는 하나의 예를 나타내기 위해 제공된다.

도7을 참조하면, 제4 실시예를 설명하기 위한 회로도가 나타난다. 제4 실시예는 참조부호 "700"으로 나타냈으며, 제1 FF NAND 게이트(704-0)과 제2 FF NAND 게이트(704-1)를 포함하는 세트-리세트 플립-플롭(SR FF)(702)를 포함하는 것이 보여진다. 또한 도7의 실시예에서는 제1 인버터(706), 딜레이 요소(708), 제2 인버터(710), 제1 NAND 게이트(712) 및 제2 NAND 게이트(714)를 포함한다.

/RAS 신호는 SR FF(702)의 세트 입력에서 수신되어진다. SR FF의 리세트 입력은 제1 인버터(706)에 의해 변환된 /WE 신호와 딜레이 요소(708)에 의해 딜레이된 /WE 신호를 수신할 수 있다. 제2 NAND 게이트(714)는 하나의 입력으로서 딜레이 요소(708) 및 제2 인버터(710)에 의해 딜레이되고 변환된 /WE 신호를 수신할 수있다. 제2 NAND 게이트(714)의 다른 입력은 테스트모드 신호 TM1이 될 수 있다. 제1 NAND 게이트(712)는 하나의 입력으로서 상기 SR FF(702)로부터의 데이터값을 그리고 다른 입력으로서 제2 NAND 게이트(714)의 출력을 수신할 수 있다. 상기 SR FF(702)는 또한 제2 FF NAND 게이트(704-1)의 출력이 제1 FF NAND 게이트(704-0)의 입력에 연결되는 내부 노드(716)를 포함할 수 있다.

도7의 실시예에서는, 테스트모드신호 TM1이 사용된다. tRWL 테스트는 상기 TM1 신호가 논리적 하이레벨일 때 수행될 수 있다. 정상동작은 TM1 신호가 논리적 로우레벨일 때 수행될 수 있다. 도8과 결부하여 먼저 정상동작을 설명한다.

도8을 참조하면, 전술한 제4 실시예(700)의 구조를 사용하는 정상 동작모드을 설명하기 위한 파형차트가 나타난다. 도8은 외부 /RAS 신호(/RAS)를 나타내는 파형, /WE 신호(/WE)를 나타내는 파형, 제1 인버터(706)의 출력(INV1 OUT)를 나타내는 파형, 딜레이 요소(708)의 출력(DELAY 4)을 나타내는 파형, 내부 FF 노드(716)(NODE 716)를 나타내는 파형, FF 출력값(Q)을 나타내는 파형, 내부 /RAS 신호(i/RAS)를 나타내는 파형, 및 테스트모드신호(TM1)를 나타내는 파형을 포함한다.

정상모드에서, 상기 TM1 신호는 로우이다. /RAS 신호가 활성화되면(로우로의 천이), SR FF의 출력(Q 신호)는 하이로 천이한다. TM1 신호가 불활성(로우)이기 때문에 제2 NAND 게이트(714)의 출력은 하이로 유지된다. 결과적으로 제1 NAND 게이트(712)는 본질적으로 Q 신호에 대응하여 i/RAS 신호를 활성화하는 인버터로서의 기능을 한다.

다시 도8을 참조하면, /WE 신호는 시간 t10에서 활성화(로우로의 천이)될 수 있으며, 반면에 /RAS 신호는 로우가 된다. 로우로 향하는 /WE 신호는 제1 인버터(706)에 의해 변환되며, INV1 OUT 신호를 하이로 향하게 한다. DELAY 4 신호가 이때 여전히 하이이기 때문에, NODE 716 신호는 로우로 천이한다. 로우의 NODE 716 신호와 함께, 비록 /RAS 신호가 하이로 천이하더라도 i/RAS 신호는 활성적(로우)으로 유지될 것이다.

로우의 /WE 신호 및 /RAS 신호와 함께, 딜레이 요소(708)에 의해 확립된 딜레이에 수반하여 DELAY 4 신호가 로우로 유지될 것이다. SR FF(702)에 대한 리세트 입력에사 이러한 로우값은 NODE 716 신호를 하이로 천이하게 한다. /RAS 신호가 불활성(이미 하이)인 경우, 상기 i/RAS 신호는 불활성화(하이로의 천이)될 것이다. 상기 /RAS 신호가 여전히 활성적(로우)인 경우, 상기 i/RAS 신호는 /RAS 신호가 불활성될 때까지 여전히 활성적으로 유지될 것이다. 도8의 예에서, /RAS 신호는 시간 t11에서 불활성화 되며, 반면에 NODE 716 신호는 그 이후 시간 t12에서 하이로 천이한다.

도8의 예에서, /WE 신호의 활성화와 i/RAS 신호의 활성화 사이의 시간은 t12-t10으로 주어진다. 이러한 딜레이는 딜레이 요소(708)에 기인한 딜레이에 3단계의 인버터 딜레이를 더한 것과 등가일 수 있다(NAND 게이트의 게이트 딜레이는 인버터 딜레이와 등가로 가정한다).

도9를 참조하면, 제4 실시예(700)를 사용하여 테스트 동작모드를 설명하기 위한 파형도가 나타난다. 도9는 /RAS 신호, /WE 신호, NODE 716 신호, Q 신호,i/RAS 신호, 및 TM1 신호를 나타내는 파형들을 포함한다. 도9는 또한 제2 NAND 게이트(714)의 출력(NAND2)을 나타내는 파형을 포함한다.

테스트모드에서, TM1 신호는 하이로 될 수 있다. 결론적으로, /WE 신호에서의 천이가 딜레이 요소(708)에 의해 딜레이되며, 제2 인버터(710) 및 제2 NAND 게이트(714)를 경유하여 제1 NAND 게이트(712)에 적용된다. 이와 같은 방식으로, 상기 i/RAS 신호는 /WE 신호의 천이 이후 설정된 딜레이 전에 리세트될 수 있다. 정상모드와 달리 테스트모드에서는 /RAS 신호의 리세팅이 i/RAS 신호의 리세팅에 영향을 주지못할 것이라는 것은 당업자라면 인식할 수 있을 것이다. 즉, 만약 /RAS 신호가 딜레이 요소(708)를 포함하는 딜레이 이후 활성적(로우)으로 유지된다 하더라도, i/RAS 신호는 여전히 리세트될 것이다.

도9를 참조하면, 활성(로우) 상태의 /RAS 신호와 함께, /WE 신호가 시간 t13에서 활성화될 것이다. 딜레이를 수반하여 i/RAS 신호가 시간 t15에서 리세트(하이로 돌아감)된다. /RAS 신호는 이미 시간 t14에서 리세트된다. /WE 신호의 활성화와 i/RAS 신호의 리세팅 사이의 딜레이는 t15-t13으로 주어진다. 이러한 딜레이는 딜레이 요소(708)에 기인한 딜레이에서 3단계의 인버터 딜레이를 더한 것과 등가가 될 수 있다(NAND 게이트의 게이트 딜레이가 인버터 딜레이와 등가인 것으로 가정한다).

타이밍 회로를 설계함에 있어서 두개의 다른 경로에 대하여 동일 타이밍을 확립한다는 것은 어렵다는 것을 알 수 있다. 그러나, 도7의 배열에서 본질적으로 동일한 타이밍이, 다른 신호 경로에서 공통적으로 딜레이 요소를 사용함으로써 정상동작모드 및 테스트모드에서 사용될 수 있다. 이러한 회로 구성과 함께, 비록 /WE 신호의 하이에서 로우로의 천이와 /RAS 신호의 로우에서 하이로의 천이 사이의 시간이 정상모드에서 짧아진다 하더라도, i/RAS 신호는 테스트모드에서의 경우 보다 빨리 리세트(하이로 됨)되지 않을 것이다. 따라서, 만약 테스트모드에서 확립된 타이밍이 충분하다면, 정상모드에서의 tRWL 타이밍은 본질적으로 보장될 수 있다.

여러가지 실시예가 DRAM에서 사용될 수 있는 타이밍회로를 설명하고 있지만 본 발명은 반드시 여기에 한정되는 것은 아니라는 것을 이해할 수 있을 것이다. 여러가지 실시예로부터의 가르침이 외부신호의 천이들 사이의 특정한 타이밍 인터벌을 규정하는 다른 장치에도 적용되어 질 수 있다.

전술한 바와 같이, 반도체 기억장치는 테스트시간을 줄일 수 있는 테스트시간 제어수단을 포함할 수 있다. 제1 외부신호 천이와 연속되는 제2 외부신호 천이 사이의 시간보다 짧은 펄스폭을 갖는 펄스가 제1 외부신호 천이에 대응하여 발생될 수 있다. 내부회로가 제2 외부회로 천이의 대신에 상기 발생된 펄스에 대응하여 동작할 수 있다. 이와 같은 방식으로, 테스트동작이, 내부회로가 반드시 제2 외부신호의 천이를 기다려야 할 것 없이 보다 짧은 시간내에 수행될 수 있다.

단지 두개의 특정 예로서, /WE 신호의 천이와 /RAS 신호의 천이 사이의 시간이 기입명령 판독시간 tRWL이 될 수 있다. /RAS 신호에서의 천이들 사이의 시간이 프리차지시간 tRP이 될 수 있다. 전술한 실시예들은 어떤 테스트 장비에 의해서 획득할 수 있는 것보다 짧은 tRWL 및 tRP 값에 대하여 테스트하기 위해 사용되어질 수 있다.

여러가지 실시예들이 조정가능한 딜레이 요소를 포함할 수 있음을 알 수 있을 것이다. 그러한 딜레이 요소의 딜레이를 조정함으로써, 테스트되어지는 타이밍값(tRWL 및 tRP와 같은)이 대응하여 조정될 수 있다.

당업자라면 딜레이 요소가 여러가지 형태를 취할 수 있다는 것을 알 수 있을 것이다. 많은 가능한 실시예들중의 단지 몇개로서, 딜레이 요소는 트랜지스터의 소오스-드레인 경로와 같은 조절가능한 임피던스값을 갖는 능동소자를 포함할 수 있다. 딜레이 요소는 또한 인버터와 같은 직렬배열의 로직회로들을 포함할 수 있다. 딜레이값은 휘발성 및 비휘발성 저장 레지스터 뿐만 아니라 가용성 링크들을 경유하여 프로그램될 수 있다. 금속에 대한 옵션이 딜레이값을 증가 또는 감소시킬 수 있다. 딜레이값은 '밴드-갭'회로 또는 그와 유사한 것으로 온도편차를 보상함으로써 온도변화에 보다 저항적인 것으로 만들수 있다. 딜레이 요소는 또한 레지스터 또는 커패시터와 같은 수동소자를 포함할 수도 있다. 저항은 도전성 라인에서 고유의 것이며, 레이져 트리밍, 가용성 링크, 금속에 대한 옵션등으로 조절될 수 있다. 물론, 이러한 것들이 한정적인 것이 아니라 예에 불과하다는 것을 당업자라면 쉽게 이해할 수 있을 것이다.

또한 당업자라면 설명된 여러가지 타이밍 회로들이 본발명을 이것들에 한정하려고 구성된 것이 아니라는 것을 알 수 있을 것이다. 다른 펄스발생회로들이 여러가지 실시예들에 의해 교시된 보다 짧아진 내부 타이밍 회로를 달성하기 위해 사용될 수 있다. 게다가, 당업자라면 논리곱 AND가 부정논리곱 NAND와 등가인 것을 쉽게 인식할 수 있을 것이다. 나아가, 타이밍 회로에 대한 변수로서, 단지 몇개의예로서 딜레이 및 비딜레이된 신호경로를 사용하는 OR 및 NOR 게이트를 포함할 수 있다.

나아가, 당업자라면 여러가지 실시예들이 두개의 외부신호 천이보다 빠르게되는 내부 타이밍 배열을 달성하기 위하여 '셀프-타임' 또는 '비동기'의 회로를 설명하지만 이것이 한정으로서 구성되는 것이 아니라는 것을 인식할 수 있을 것이다. 단지 하나의 예로서, 반도체장치는 내부 클럭신호를 발생시키기 위하여 페이스 록크 루프(PLL) 또는 딜레이 록크 루프(DLL)를 포함할 수 있다. 이러한 내부 클럭신호들은 두개의 외부신호 천이 보다 빠른 내부 타이밍 배열을 달성하기 위하여 사용되어질 수 있다.

여러가지 특정 실시예들에 대하여 구체적으로 설명하였지만, 본 발명의 사상을 벗어남이 없이 다양한 변화, 대체, 수정등이 가능함은 물론이다. 따라서 본 발명은 첨부된 특허청구범위에 의해 한정된 것으로서만 단지 제한될 것이다.

Claims (20)

1. 외부신호들을 수신할 수 있으며, 제1 외부신호 천이(transition)와 상기 제1 외부신호 천이에 연속하는 제2 외부신호 천이 사이에서 타이밍 인터벌을 가지며, 상기 타이밍 인터벌은 설정된 동작값을 가지며, 정상모드에서 상기 타이밍 인터벌에 따라서 적어도 하나의 외부신호를 활성화하는 반도체 기억장치에 있어서,

   상기 반도체 기억장치는 테스트시간을 감소시키기 위한 테스트시간 제어수단을 구비하며, 상기 테스트시간 제어수단은,

   상기 제1 외부신호 천이로부터, 상기 설정된 동작값 보다 짧은 테스트신호 펄스를 발생시키며,

   상기 인터벌신호 천이가 반드시 상기 제2 외부신호 천이에 의존하는 것은 아니도록 상기 테스트신호 펄스에 따라서 내부신호 천이를 발생시키는 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서,

   상기 제1 외부신호 천이는 기억셀에 기입할 수 있는 기입허가신호에서의 천이이며,

   상기 제2 외부신호 천이는 상기 반도체 기억장치를 활성화시킬 수 있는 로우 어드레스 스트로브신호에서의 천이이며,

   상기 테스트시간 제어수단은 상기 기입허가신호에서의 천이로부터 테스트신호 펄스를 발생시키는 것을 특징으로 하는 반도체 기억장치.
3. 제 1 항에 있어서,

   상기 제1 외부신호 천이는 로우 어드레스 스트로브신호에서의 제1 천이이며, 상기 제2 외부신호 천이는 로우 어드레스 스트로브신호에서의 제2 천이이며,

   상기 테스트시간 제어수단은 상기 로우 어드레스 스트로브신호에서의 상기 제1 천이로부터 테스트신호 펄스를 발생시키는 것을 특징으로 하는 반도체 기억장치.
4. 제 1 항에 있어서, 상기 내부신호는 테스트모드 및 비테스트모드에서 외부회로에 공급되어질 수 있는 내부 로우 어드레스 스트로브신호인 것을 특징으로 하는 반도체 기억장치.
5. 제 4 항에 있어서, 상기 테스트시간 제어수단은 로우 어드레스 스트로브신호를 논리적 AND형 방식으로 딜레이되고 변환된 로우 어드레스 스트로브신호와 결합시킴으로써 테스트신호 펄스를 발생시키는 것을 특징으로 하는 반도체 기억장치.
6. 제 4 항에 있어서, 상기 테스트시간 제어수단은 논리적 AND형 방식으로 변환된 로우 어드레스 스트로브신호와 딜레이된 기입허가신호를 결합시킴으로써 테스트신호 펄스를 발생시키는 것을 특징으로 하는 반도체 기억장치.
7. 제 2 항에 있어서, 상기 테스트시간 제어수단은 모드의존신호를 발생시키기 위하여 논리적 AND형 방식으로 테스트모드신호와 딜레이된 기입허가신호를 결합시킴으로써 테스트신호 펄스를 발생시키며, 상기 모드의존신호는 논리적 AND형 방식으로 로우 어드레스 스트로브신호와 더 결합된 것임을 특징으로 하는 반도체 기억장치.
8. 제 7 항에 있어서, 상기 내부신호는 내부 로우 어드레스 스트로브신호이며,

   상기 테스트시간 제어수단은, 테스트모드에서 설정값 보다 작은 내부 타이밍 인터벌을 갖는 내부 로우 어드레스 스트로브신호로 귀착되는 내부 로우 어드레스 스트로브신호에서 천이를 발생시키는 것을 특징으로 하는 반도체 기억장치.
9. 제 2 항에 있어서, 상기 테스트시간 제어수단은,

   세트 입력, 리세트 입력들 및 데이터 출력을 가지며, 상기 세트 입력은 상기 로우 어드레스 스트로브신호와 결합되어지며, 상기 리세트 입력들은 상기 기입허가신호와 딜레이된 기입허가신호와 결합되어진 세트-리세트 플립-플롭(SR FF)회로;

   테스트 타이밍신호를 발생시키기 위하여 논리적 AND형 방식으로 상기 딜레이된 기입허가신호와 테스트모드신호를 결합시키는 제1 회로; 및

   내부신호를 발생시키기 위하여 상기 SR FF 회로의 데이터 출력과 상기 테스트 타이밍신호를 결합시키는 제2 회로; 를 포함하여 이루어진 것을 특징으로 하는반도체 기억장치.
10. 제 9 항에 있어서, 상기 테스트시간 제어수단은,

    정상동작모드에서 신호를 수신하는 정상신호경로; 테스트동작모드에서 신호를 수신하는 테스트신호경로; 및 상기 테스트신호경로에 의해 기인한 딜레이가 상기 정상신호경로에 의해 기인한 딜레이 이하가 되도록 만드는 트랜지스터;

    를 포함하는 것을 특징으로 하는 반도체 기억장치.
11. 제 1 항에 있어서, 상기 테스트신호 펄스의 지속시간이 변화될 수 있는 것을 특징으로 하는 반도체 기억장치.
12. 제1 외부신호 천이와 제2 외부신호 천이를 수신하는 반도체장치에 있어서,

    정상동작모드에서 상기 제1 외부신호 천이에 대응하는 제1 로직레벨과 상기 제2 외부신호 천이에 대응하는 제2 로직레벨로 구동되는 외부신호라인; 및

    상기 외부신호라인을, 상기 제1 외부신호 천이 이후 설정된 딜레이 이전에 상기 제2 로직레벨로 구동하는 테스트회로;

    를 구비하는 것을 특징으로 하는 반도체 기억장치.
13. 제 12 항에 있어서, 상기 제1 외부신호 천이는 프리차지(precharge)동작을 시작할 수 있는 로우 어드레스 스트로브신호에서의 제1 천이이며, 상기 제2 외부신호 천이는 정상동작모드에서 프리차지동작을 종료할 수 있는 로우 어드레스 스트로브신호에서의 제2 천이이며, 상기 프리차지동작은 상기 제2 로직레벨로 구동되어진 내부신호라인에 의해 또한 종료될 수 있는 것을 특징으로 하는 반도체 기억장치.
14. 제 12 항에 있어서, 상기 제1 외부신호 천이는 기입동작을 시작할 수 있는 기입허가신호에서의 천이이며, 상기 제2 외부신호 천이는 기입동작을 종료시킬 수 있는 로우 어드레스 스트로브신호에서의 천이이며, 기입동작이 상기 제2 로직레벨로 구동되어지는 내부신호라인에 의해 종료될 수 있는 것을 특징으로 하는 반도체 기억장치.
15. 제 14 항에 있어서, 상기 테스트회로는, 상기 제2 외부신호 천이가 상기 제1 외부신호 천이 후 설정된 딜레이 이전에 발생될 때 상기 제1 로직레벨에서 상기 내부신호라인을 더 유지할 수 있는 것을 특징으로 하는 반도체 기억장치.
16. 제1 외부신호 천이와 제2 외부신호 천이 사이의 시간량에 대한 규격을 포함하는 반도체장치를 위한 테스트회로에 있어서,

    상기 제1 외부신호 천이가 발생할 때는 제1 레벨로, 상기 제2 외부신호 천이가 발생할 때는 제2 레벨로 구동될 수 있는 내부신호 노드;

    상기 제1 외부신호 천이를 수신할 수 있는 제1 신호 노드;

    상기 제2 외부신호 천이를 수신할 수 있는 제2 신호 노드;

    상기 제1 신호 노드에 연결된 신호 딜레이 요소; 및

    상기 신호 딜레이 요소에 연결된 하나의 입력, 상기 제2 신호 노드에 연결된 다른 입력 및 상기 내부신호 노드에 연결된 출력을 갖는 내부신호 로직게이트;

    를 구비하는 것을 특징으로 하는 테스트회로.
17. 제 16 항에 있어서, 상기 제1 외부신호 천이 및 제2 외부신호 천이는 동일 외부신호의 다른 천이이며, 상기 제1 신호 노드가 상기 제2 신호 노드에 연결되는 것을 특징으로 하는 테스트회로.
18. 제 16 항에 있어서, 상기 딜레이 요소를 상기 내부신호 로직게이트에 연결하는 모드 로직게이트를 더 포함하며, 상기 모드 로직게이트는 상기 신호 딜레이 요소에 연결된 하나의 입력과 테스트모드신호에 연결된 다른 입력과 상기 내부신호 로직게이트에 연결된 하나의 출력을 갖는 것을 특징으로 하는 테스트회로.
19. 제 18 항에 있어서, 상기 제2 신호 노드를 상기 내부신호 로직게이트에 연결하는 세트-리세트 플립-플롭(SR FF)을 더 포함하며,

    상기 SR FF는 상기 제2 신호 노드에 연결된 세트 입력과, 상기 제1 신호 노드에 연결된 제1 리세트 입력과, 플립-플롭 딜레이 요소에 연결된 제2 리세트 입력 및 상기 내부신호 로직게이트에 연결된 데이터 출력을 포함하는 것을 특징으로 하는 테스트회로.
20. 제 19 항에 있어서, 상기 신호 딜레이 요소는 플립-플롭 딜레이 요소로서 기능할 수 있는 것을 특징으로 하는 테스트회로.