JPS63146509A - 一定幅パルス発生器 - Google Patents

一定幅パルス発生器

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Publication number
JPS63146509A
JPS63146509A JP62275595A JP27559587A JPS63146509A JP S63146509 A JPS63146509 A JP S63146509A JP 62275595 A JP62275595 A JP 62275595A JP 27559587 A JP27559587 A JP 27559587A JP S63146509 A JPS63146509 A JP S63146509A
Authority
JP
Japan
Prior art keywords
output
pulse
input
pulse generator
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62275595A
Other languages
English (en)
Inventor
アッシュウイン　エッチ．シャー
パラブ　ケイ．チャッタージー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS63146509A publication Critical patent/JPS63146509A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はパルス信号発生器に関する。
〈従来の技術〉 従来誤入力等に依るパルス幅の変化がなく、所定の一定
幅のパルス信号を正確に発生することができるパルス信
号発生器として適当なものがなかった。
〈発明の目的と要旨〉 本発明の目的は上記の問題にかんがみ、誤入力に影響さ
れることなく所定の一定幅のパルス信号を正確に発生す
ることができるパルス発生器を提供することにある。
本発明に依るパルス発生器は入力と出力との間に分離回
路を有し、更に、分離と出力のリセットのための第１と
第２の遅延回路を有している。この構成により所定一定
幅のパルスが出力されている間パルス発生器への入力が
分離回路により無視されるため正確な幅のパルスを発生
することが可能となる。
〈実施例〉 以下図面を参照し本発明による一実施例について説明す
る。
以下で説明するパルス発生器の回路は第１Ｃ図及び第３
図に示される。第１Ｃ図の回路はトランジスタＴ６のゲ
ートに第２図に示す如くのパルス信号ＥＸ−ＮＯＲが入
力されて所定幅のパルスをパーク１ｌ−Ｉ４　（第１Ａ
図）及び排他的ＮＯＲ論理回路（第１Ｂ図）を含む連鎖
についてその動作を説明する。
第１Ａ図のインバータＩ　　、Ｉ　　、Ｉ　　、１の連
鎖により入力Ａｉｎから遅延したＡｉｎ（ロ）を作りだ
す。（第２図参照）これら２つの入力Ａｉｎ及びＡｉｎ
（ｂ）Ｇ；ｔ、第１Ｂ図の排他的ＮＯＲゲートへの入力
となる。これは、排他的ＮＯＲゲートとして広く用いら
れている構成である。
排他的ＮＯＲゲートの出力は通常は高電位である。（第
２図参照）この出力は、Ａｉｎが変化する時には低電位
となる。Ａｉｎの変化がＡｉｎ（ロ）に於て現われるま
で出力は低電位のままである。
この時点で排他的ＮＯＲ出力が高電位になる。これは第
２図でも示される。
この排他的ＮＯＲ出力は第１Ｃ図のトランジスタＴ６の
ゲートに接続される。出力へ（第２図）が最初に低電位
である場合、排他的ＮＯＲ回路からの入力は、通常？：
Ａ電位でありトランジスタＴ５のゲートには出力の反転
入力が現われるのｒ：素子Ｔ　及びＩ６の両方ともオン
になる。
ここでアドレス入力が変化し排他的ＮＯＲ入力が低電位
になる時、トランジスタＴ６はオフになる。トランジス
タＴ６がオフになるとすぐに出力Ａは、高電位になる。
これは、出力へが排他的ＮＯＲ出力とその遅延反転され
たＮＯＲ出力とのＮＡＮＤ論理出力であるからである。
また、この出力Ａにおける高電位レベルへの変化は、イ
ンバーター　　、Ｉ　　、Ｉ　　によって遅延された後
でＩ５のゲート上に低電位レベルとしで現われる。
この低電位レベルの状態は遅延線Ｄ１を通し伝播されて
からインバーター８によって反転され、これによってト
ランジスタＴ６が開かれ、出力Ａの電位はプルダウンさ
れる。３つのインバータ■５゜工。、Ｉ７で「延した後
でＩ５が再び開きＩ６への入力の検出が可能になる。
即ち、第１Ｃ図の回路は、遅延回路Ｄ１を調整して所望
のパルス持続時間（パルス幅）のパルスを発生できるよ
うにすることができる。
パルス持続時間の一定であるパルスを使うと、かなり雑
音に関する問題を低減することができる。
−担、Ｘ−ＮＯＲ出力が低電位へと変化するのが検出さ
れると、パワーアップパルスが発生し、ラツヂインが開
始され所定のパルス持続時間を持つパルスを提供するこ
とができる。−担ラツチインが（Ｉ５．Ｉ６で構成され
るＮＡ′ＮＤゲートを通り）開始されるとＮＡＮＤゲー
トへの排他的ＮＯＲ入力の入力は、パワーアップパルス
が存在しなくなりＮＡＮＤゲートがリセットされるまで
は、拒否される。故に第２図に示す如く出力パルスの発
生中に入力Ａｉｎが変化しても無視されるから誤入力に
より出力パルスのパルス幅が変化するという問題の発生
を防止することができる。
く効果〉 本発明に依れば既知の所定幅のパルス信号を正確に発生
することができるパルス発生回路が得られる。
当分野に通常の知識を有する者であれば明らかなように
本発明は広い範囲での実施化及び改変が可能であり従っ
て添付特許請求の範囲に基づく場合を除き限定されるも
のではない。
【図面の簡単な説明】
第１Ａ図は、入力Ａｉｎに対応する遅延信号Ａｉｎ（ｔ
ｊｌを提供する為に使用されるインバータを含む連鎖を
示す図である。 第１０図は従来の入力信号の検出の為の排他的ＮＯＲエ
ツジトリガー回路を示す図である。 第１Ｃ図は本発明の好ましい実施例である所定のパルス
持続時間を持つパルス発生回路を示す図である。 第２図は、第１Ｃ図の所定のパルス持続時間を持つパル
ス発生回路から作り出される信号の波形を示す図である
。この図において入力上の雑音が出力パルスのパルス持
続時間を短縮又は延長することがないことが示される。 第３図は、第１Ｃ図の所定パルス持続時間を持つパルス
の発生回路をざら詳しく示す回路図である。

Claims (1)

    【特許請求の範囲】
  1. （１）第１および第２の条件を受けとる入力と、第１お
    よび第２の状態を発生する出力と、を持つ一定幅パルス
    発生器であつて、 （イ）前記第１の条件に応答し前記出力に前記第１の状
    態を出力する第１の回路と、 （ロ）前記出力から第１および第２の所定の遅延信号を
    それぞれ発生する第１および第２の遅延回路と、 （ハ）前記第１の遅延信号を受けとつている間前記入力
    を前記第２出力から選択的に分離する第２の回路と、 （ニ）前記第２の遅延信号に応答し前記出力に前記第２
    の状態を発生する回路と、 を備えたことを特徴とする一定幅パルス発生器。
JP62275595A 1983-08-31 1987-10-30 一定幅パルス発生器 Pending JPS63146509A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US528374 1983-08-31
US06/528,203 US4918658A (en) 1983-08-31 1983-08-31 Static random access memory with asynchronous power-down
US528203 1983-08-31

Publications (1)

Publication Number Publication Date
JPS63146509A true JPS63146509A (ja) 1988-06-18

Family

ID=24104673

Family Applications (2)

Application Number Title Priority Date Filing Date
JP59181629A Granted JPS60191497A (ja) 1983-08-31 1984-08-30 スタテイツクランダムアクセスメモリ
JP62275595A Pending JPS63146509A (ja) 1983-08-31 1987-10-30 一定幅パルス発生器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP59181629A Granted JPS60191497A (ja) 1983-08-31 1984-08-30 スタテイツクランダムアクセスメモリ

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US (1) US4918658A (ja)
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Also Published As

Publication number Publication date
JPS60191497A (ja) 1985-09-28
US4918658A (en) 1990-04-17
JPH0368474B2 (ja) 1991-10-28

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