JP3019422B2 - 位相比較器 - Google Patents
位相比較器Info
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- JP3019422B2 JP3019422B2 JP2417517A JP41751790A JP3019422B2 JP 3019422 B2 JP3019422 B2 JP 3019422B2 JP 2417517 A JP2417517 A JP 2417517A JP 41751790 A JP41751790 A JP 41751790A JP 3019422 B2 JP3019422 B2 JP 3019422B2
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- Japan
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- signal
- output
- input
- combination
- logic gate
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- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相比較器に関する。
【０００２】
【従来の技術】従来の位相比較器は図５に示すように各
々が２個のＮＡＮＤゲートからなる４個の負入力ＲＳ−
ＦＦ，ＲＳ−ＦＦ１〜ＲＳ−ＦＦ４とリセット条件をと
る４入力ＮＡＮＤゲート５００で構成されており、２つ
の入力信号（一方は基準信号、他方はフィードバック信
号）の立ち下がりエッジでの位相誤差を検出する。
々が２個のＮＡＮＤゲートからなる４個の負入力ＲＳ−
ＦＦ，ＲＳ−ＦＦ１〜ＲＳ−ＦＦ４とリセット条件をと
る４入力ＮＡＮＤゲート５００で構成されており、２つ
の入力信号（一方は基準信号、他方はフィードバック信
号）の立ち下がりエッジでの位相誤差を検出する。
【０００３】次に具体的動作例について説明する。図５
の位相比較器の出力Ｖ，Ｄは初期状態をＶ＝Ｄ＝１
（１：ハイレベル，０：ロウレベル）として図６のよう
な波形の入力信号Ｒ，Ｖが印加された場合を考える。
の位相比較器の出力Ｖ，Ｄは初期状態をＶ＝Ｄ＝１
（１：ハイレベル，０：ロウレベル）として図６のよう
な波形の入力信号Ｒ，Ｖが印加された場合を考える。
【０００４】時刻ｔ1で２入力信号がＲ＝Ｖ＝１の状態
から、Ｒ（＝Ｓ２(オーハ゛ーライン)）が１から０になると、Ｒ
Ｓ−ＦＦ２はセットされ、その出力Ｖ（＝Ｑ２(オーハ゛ーライ
ン)）は１から０になり、他のノードは影響を受けず状態
は不変である。
から、Ｒ（＝Ｓ２(オーハ゛ーライン)）が１から０になると、Ｒ
Ｓ−ＦＦ２はセットされ、その出力Ｖ（＝Ｑ２(オーハ゛ーライ
ン)）は１から０になり、他のノードは影響を受けず状態
は不変である。
【０００５】次に時刻ｔ2でＶ（＝Ｓ４(オーハ゛ーライン)）が
１から０になるとＲＳ−ＦＦ４はセットされ、その出力
Ｄ（＝Ｑ４(オーハ゛ーライン)）は１から０になり、４入力ＮＡ
ＮＤゲート５００のすべての入力が１になる。そうする
と４入力ＮＡＮＤゲートの出力はＲＳ(オーハ゛ーライン)が１か
ら０となり、４個のＲＳ−ＦＦをリセットするので各Ｒ
Ｓ−ＦＦの出力は、Ｑ１が１から０に、Ｕ（＝Ｑ２）が
０から１に、Ｑ３が１から０に、Ｄ（＝Ｑ４(オーハ゛ーライ
ン)）が０から１となり、出力Ｄは直ちに１に戻る。また
４入力ＮＡＮＤゲート５００の２入力は０になるので４
入力ＮＡＮＤゲート５００の出力はＲＳ(オーハ゛ーライン)が０
から１になり、リセットは解除される。
１から０になるとＲＳ−ＦＦ４はセットされ、その出力
Ｄ（＝Ｑ４(オーハ゛ーライン)）は１から０になり、４入力ＮＡ
ＮＤゲート５００のすべての入力が１になる。そうする
と４入力ＮＡＮＤゲートの出力はＲＳ(オーハ゛ーライン)が１か
ら０となり、４個のＲＳ−ＦＦをリセットするので各Ｒ
Ｓ−ＦＦの出力は、Ｑ１が１から０に、Ｕ（＝Ｑ２）が
０から１に、Ｑ３が１から０に、Ｄ（＝Ｑ４(オーハ゛ーライ
ン)）が０から１となり、出力Ｄは直ちに１に戻る。また
４入力ＮＡＮＤゲート５００の２入力は０になるので４
入力ＮＡＮＤゲート５００の出力はＲＳ(オーハ゛ーライン)が０
から１になり、リセットは解除される。
【０００６】同様に時刻ｔ3で入力信号Ｒ＝Ｖ＝１の状
態からＶ（＝Ｓ４(オーハ゛ーライン)）が１から０、時刻ｔ4で
Ｒ（＝Ｓ２）が１から０になる場合は回路の対称性よ
り、出力Ｖ，Ｄの波形は先の場合とちょうど逆になる。
態からＶ（＝Ｓ４(オーハ゛ーライン)）が１から０、時刻ｔ4で
Ｒ（＝Ｓ２）が１から０になる場合は回路の対称性よ
り、出力Ｖ，Ｄの波形は先の場合とちょうど逆になる。
【０００７】このように出力Ｕはフィードバック信号Ｖ
が基準信号Ｒより遅れているとき、２つの入力信号の立
ち下がりにおける位相誤差の分ロウレベルになる。つま
り立ち下がりでの遅れ位相誤差を検出する。同様に出力
Ｖは立ち下がりでの進み位相誤差を検出する。
が基準信号Ｒより遅れているとき、２つの入力信号の立
ち下がりにおける位相誤差の分ロウレベルになる。つま
り立ち下がりでの遅れ位相誤差を検出する。同様に出力
Ｖは立ち下がりでの進み位相誤差を検出する。
【０００８】
【発明が解決しようとする課題】この従来の位相比較器
では２入力信号の立ち下がりエッジのみで位相を比較す
るのでＰＬＬ（フェーズロックループ）を構成した場
合、基準信号に対するフィードバック信号の位相追従が
遅い、つまり敏捷性に欠くという問題点があった。
では２入力信号の立ち下がりエッジのみで位相を比較す
るのでＰＬＬ（フェーズロックループ）を構成した場
合、基準信号に対するフィードバック信号の位相追従が
遅い、つまり敏捷性に欠くという問題点があった。
【０００９】
【課題を解決するための手段】本願発明の要旨は第１入
力信号を反転させ第１反転信号を発生する第１インバー
タと、第２入力信号を反転させ第２反転信号を発生する
第２インバータと、第１，第２入力信号と第１，第２反
転信号とに基づき第１ないし第４組合せ信号を発生する
第１論理ゲート群と、第１，第２入力信号の組合せを示
す第２組合せ信号の入力されるリセットノードと第１，
第２反転信号の組合せを示す第３組合せ信号の入力され
るセットノードとを有し、第１入力信号と第２入力信号
との位相関係を判別するフリップフロップ回路と、第１
入力信号と第２反転信号との組合せを示す第１組合せ信
号とフリップフロップ回路の非反転出力とに応答する第
２論理ゲートと、第１反転信号と第２入力信号との組合
せを示す第４組合せ信号とフリップフロップ回路の反転
出力とに応答する第３論理ゲートと、第１組合せ信号と
反転出力とに応答する第４論理ゲートと、第４組合せ信
号と非反転出力とに応答する第５論理ゲートと、第２，
第３論理ゲートの出力に応答して第１入力信号と第２入
力信号との間の遅れ位相を表す第１位相差信号を出力す
る第６論理ゲートと、第４，第５論理ゲートの出力に応
答して第１入力信号と第２入力信号との間の進み位相を
表す第２位相差信号を出力する第７論理ゲートとを備え
たことである。
力信号を反転させ第１反転信号を発生する第１インバー
タと、第２入力信号を反転させ第２反転信号を発生する
第２インバータと、第１，第２入力信号と第１，第２反
転信号とに基づき第１ないし第４組合せ信号を発生する
第１論理ゲート群と、第１，第２入力信号の組合せを示
す第２組合せ信号の入力されるリセットノードと第１，
第２反転信号の組合せを示す第３組合せ信号の入力され
るセットノードとを有し、第１入力信号と第２入力信号
との位相関係を判別するフリップフロップ回路と、第１
入力信号と第２反転信号との組合せを示す第１組合せ信
号とフリップフロップ回路の非反転出力とに応答する第
２論理ゲートと、第１反転信号と第２入力信号との組合
せを示す第４組合せ信号とフリップフロップ回路の反転
出力とに応答する第３論理ゲートと、第１組合せ信号と
反転出力とに応答する第４論理ゲートと、第４組合せ信
号と非反転出力とに応答する第５論理ゲートと、第２，
第３論理ゲートの出力に応答して第１入力信号と第２入
力信号との間の遅れ位相を表す第１位相差信号を出力す
る第６論理ゲートと、第４，第５論理ゲートの出力に応
答して第１入力信号と第２入力信号との間の進み位相を
表す第２位相差信号を出力する第７論理ゲートとを備え
たことである。
【００１０】
【００１１】
【発明の作用】本願発明に係る位相比較器も同様に第６
論理ゲートが第１，第２入力信号間の位相の遅れを検出
し、第７論理ゲートが第１，第２入力信号間の位相の進
みを検出する。
論理ゲートが第１，第２入力信号間の位相の遅れを検出
し、第７論理ゲートが第１，第２入力信号間の位相の進
みを検出する。
【００１２】
【００１３】
【実施例】図１は参考例を示す回路図である。参考例に
係る位相比較器はＤ−フリップフロップ（以下、Ｄ−Ｆ
Ｆ）Ｄ１，Ｄ２，Ｄ３，Ｄ４と、ＡＮＤゲートＬ１，Ｌ
３と、ＮＯＲゲートＬ２，Ｌ４で構成されている。デー
タ入力Ｄはハイレベルに固定されており、Ｄ−ＦＦＤ
１，Ｄ２のクロックノードには入力信号Ｒ，Ｖが供給さ
れている。したがってリセット付のＤ−ＦＦＤ１，Ｄ２
は入力信号Ｒ，Ｖの立ち上がりで動作する。Ｄ−ＦＦＤ
１，Ｄ２の出力Ｑ１，Ｑ２が共にハイの時、ＡＮＤゲー
トＬ１はＤ−ＦＦ１，Ｄ−ＦＦ２をリセットする。
係る位相比較器はＤ−フリップフロップ（以下、Ｄ−Ｆ
Ｆ）Ｄ１，Ｄ２，Ｄ３，Ｄ４と、ＡＮＤゲートＬ１，Ｌ
３と、ＮＯＲゲートＬ２，Ｌ４で構成されている。デー
タ入力Ｄはハイレベルに固定されており、Ｄ−ＦＦＤ
１，Ｄ２のクロックノードには入力信号Ｒ，Ｖが供給さ
れている。したがってリセット付のＤ−ＦＦＤ１，Ｄ２
は入力信号Ｒ，Ｖの立ち上がりで動作する。Ｄ−ＦＦＤ
１，Ｄ２の出力Ｑ１，Ｑ２が共にハイの時、ＡＮＤゲー
トＬ１はＤ−ＦＦ１，Ｄ−ＦＦ２をリセットする。
【００１４】Ｄ−ＦＦＤ３，Ｄ４もデータ入力ノードが
ハイレベルに固定され、入力信号Ｒ，Ｖはクロックノー
ドに供給されている。入力信号の立ち下がりで動作する
リセット付の２個のＤ−ＦＦＤ３，Ｄ４の出力Ｑ３，Ｑ
４が共にハイのときＡＮＤゲートＬ３はＤ−ＦＦＤ３，
Ｄ４をリセットする。
ハイレベルに固定され、入力信号Ｒ，Ｖはクロックノー
ドに供給されている。入力信号の立ち下がりで動作する
リセット付の２個のＤ−ＦＦＤ３，Ｄ４の出力Ｑ３，Ｑ
４が共にハイのときＡＮＤゲートＬ３はＤ−ＦＦＤ３，
Ｄ４をリセットする。
【００１５】ＮＯＲゲートＬ２，Ｌ４はＤ−ＦＦの出力
Ｑ１とＱ３，Ｑ２とＱ４を各々合成して２入力信号Ｒ，
Ｖの立ち上がり、立ち下がり両エッジの遅れおよび進
み、すなわち位相誤差を検出する。
Ｑ１とＱ３，Ｑ２とＱ４を各々合成して２入力信号Ｒ，
Ｖの立ち上がり、立ち下がり両エッジの遅れおよび進
み、すなわち位相誤差を検出する。
【００１６】次に具体的動作例について説明する。図２
のような波形の入力信号Ｒ，Ｖが印加された場合を考え
る。
のような波形の入力信号Ｒ，Ｖが印加された場合を考え
る。
【００１７】時刻ｔ1で２入力信号Ｒ，Ｖが共にゼロの
状態からＲが０から１になると、Ｄ−ＦＦＤ１はセット
され、その出力Ｑ１は０から１になる。次に時刻ｔ2で
Ｖが０から１になるとＤ−ＦＦＤ２はセットされ、その
出力Ｑ２は０から１になる。このときＡＮＤゲートＬ１
の２入力が共にハイレベルとなるので、出力Ｒ１はハイ
レベルになり、Ｄ−ＦＦＤ１とＤ−ＦＦＤ２とはリセッ
トされ、その出力Ｑ１は１から０に、Ｑ２も１から０に
なり、リセットは再び解除される。
状態からＲが０から１になると、Ｄ−ＦＦＤ１はセット
され、その出力Ｑ１は０から１になる。次に時刻ｔ2で
Ｖが０から１になるとＤ−ＦＦＤ２はセットされ、その
出力Ｑ２は０から１になる。このときＡＮＤゲートＬ１
の２入力が共にハイレベルとなるので、出力Ｒ１はハイ
レベルになり、Ｄ−ＦＦＤ１とＤ−ＦＦＤ２とはリセッ
トされ、その出力Ｑ１は１から０に、Ｑ２も１から０に
なり、リセットは再び解除される。
【００１８】同様に時刻ｔ3〜ｔ4の間はＤ−ＦＦＤ３の
出力Ｑ３が、時刻ｔ5〜ｔ6の間はＤ−ＦＦＤ２の出力Ｑ
２が、時刻ｔ7〜ｔ8の間はＤ−ＦＦＤ４の出力Ｑ４がそ
れぞれハイレベルになる。そして出力ＵはＱ１とＱ3を
合成して時刻ｔ1〜ｔ2の間とｔ3〜ｔ4の間でロウレベル
になり、出力Ｄは出力Ｑ２とＱ４を合成して時刻ｔ5〜
ｔ6の間とｔ7〜ｔ8の間でロウレベルになる。
出力Ｑ３が、時刻ｔ5〜ｔ6の間はＤ−ＦＦＤ２の出力Ｑ
２が、時刻ｔ7〜ｔ8の間はＤ−ＦＦＤ４の出力Ｑ４がそ
れぞれハイレベルになる。そして出力ＵはＱ１とＱ3を
合成して時刻ｔ1〜ｔ2の間とｔ3〜ｔ4の間でロウレベル
になり、出力Ｄは出力Ｑ２とＱ４を合成して時刻ｔ5〜
ｔ6の間とｔ7〜ｔ8の間でロウレベルになる。
【００１９】このように基準信号Ｒに対してフィードバ
ック信号の位相が遅れている場合、Ｑ１は立ち上がりで
の、またＱ３は立ち下がりでの位相誤差を検出し、出力
Ｕは両位相誤差を出力する。逆に位相が進んでいる場
合、出力Ｑ２は立ち上がりでの、出力Ｑ４は立ち下がり
での位相誤差を検出し出力Ｄは両位相誤差を出力する。
ック信号の位相が遅れている場合、Ｑ１は立ち上がりで
の、またＱ３は立ち下がりでの位相誤差を検出し、出力
Ｕは両位相誤差を出力する。逆に位相が進んでいる場
合、出力Ｑ２は立ち上がりでの、出力Ｑ４は立ち下がり
での位相誤差を検出し出力Ｄは両位相誤差を出力する。
【００２０】図３は本発明の一実施例を示す回路図であ
る。２入力信号Ｒ，Ｖから４つの組合せ信号（Ｒ，
Ｖ），（Ｒ(オーハ゛ーライン)，Ｖ），（Ｒ，Ｖ(オーハ゛ーライン)），
（Ｒ(オーハ゛ーライン)，Ｖ(オーハ゛ーライン)）を作る２個のＮＯＴＬ
９，Ｌ２０と、４個のＡＮＤＬ３１〜Ｌ３４からなるデ
コーダ３００と、信号（Ｒ，Ｖ），（Ｒ(オーハ゛ーライン)，Ｖ
(オーハ゛ーライン)）から２入力信号Ｒ，Ｖの位相の遅れ、進み
を判別するＲ−ＳフリップフロップＲＳ−ＦＦと、信号
（Ｒ(オーハ゛ーライン)，Ｖ），（Ｒ，Ｖ(オーハ゛ーライン)）と前記Ｒ
Ｓ−ＦＦの出力から遅れ、進みさらに立ち上がり、立ち
下がりを区別して位相誤差を検出する４個のＡＮＤゲー
ト、Ｌ５〜Ｌ８と、ＡＮＤゲートＬ５，Ｌ６の出力Ｌ
５，Ｎ６とＡＮＤゲートＬ７，Ｌ８の出力Ｎ７，Ｎ８の
出力をそれぞれ合成して両エッジでの遅れ、進み位相誤
差を出力するＮＯＲゲートＬ１３，Ｌ１４で構成されて
いる。
る。２入力信号Ｒ，Ｖから４つの組合せ信号（Ｒ，
Ｖ），（Ｒ(オーハ゛ーライン)，Ｖ），（Ｒ，Ｖ(オーハ゛ーライン)），
（Ｒ(オーハ゛ーライン)，Ｖ(オーハ゛ーライン)）を作る２個のＮＯＴＬ
９，Ｌ２０と、４個のＡＮＤＬ３１〜Ｌ３４からなるデ
コーダ３００と、信号（Ｒ，Ｖ），（Ｒ(オーハ゛ーライン)，Ｖ
(オーハ゛ーライン)）から２入力信号Ｒ，Ｖの位相の遅れ、進み
を判別するＲ−ＳフリップフロップＲＳ−ＦＦと、信号
（Ｒ(オーハ゛ーライン)，Ｖ），（Ｒ，Ｖ(オーハ゛ーライン)）と前記Ｒ
Ｓ−ＦＦの出力から遅れ、進みさらに立ち上がり、立ち
下がりを区別して位相誤差を検出する４個のＡＮＤゲー
ト、Ｌ５〜Ｌ８と、ＡＮＤゲートＬ５，Ｌ６の出力Ｌ
５，Ｎ６とＡＮＤゲートＬ７，Ｌ８の出力Ｎ７，Ｎ８の
出力をそれぞれ合成して両エッジでの遅れ、進み位相誤
差を出力するＮＯＲゲートＬ１３，Ｌ１４で構成されて
いる。
【００２１】次に動作について図４を参照して説明す
る。入力信号Ｒ，Ｖが共にハイレベルまたはロウレベル
の時、出力Ｕ，Ｄは共にハイレベルである。入力信号
Ｒ，Ｖが共にロウレベル（Ｒ＝Ｖ＝０）のとき（ｔ4
1）、前記ＲＳ−ＦＦはセットされ、その出力Ｑは１，
Ｑ(オーハ゛ーライン)は０となる。
る。入力信号Ｒ，Ｖが共にハイレベルまたはロウレベル
の時、出力Ｕ，Ｄは共にハイレベルである。入力信号
Ｒ，Ｖが共にロウレベル（Ｒ＝Ｖ＝０）のとき（ｔ4
1）、前記ＲＳ−ＦＦはセットされ、その出力Ｑは１，
Ｑ(オーハ゛ーライン)は０となる。
【００２２】この状態から入力信号ＲがＶよりさきに立
ち上がると（ｔ42）、Ｒ＝１，Ｖ＝０の条件をとる前記
ＡＮＤゲートＬ３１の出力（Ｒ，Ｖ(オーハ゛ーライン)）がハイ
レベルとなり、それゆえ（Ｒ，Ｖ(オーハ゛ーライン)）＝１，Ｑ
＝１の条件をとるＡＮＤゲートＬ５の出力Ｎ５がハイレ
ベルとなり、残りのＡＮＤゲートＬ６〜Ｌ８の出力Ｎ６
〜Ｎ８はロウレベルなので、出力Ｕはロウレベルにな
り、出力Ｄはハイレベルのままである。
ち上がると（ｔ42）、Ｒ＝１，Ｖ＝０の条件をとる前記
ＡＮＤゲートＬ３１の出力（Ｒ，Ｖ(オーハ゛ーライン)）がハイ
レベルとなり、それゆえ（Ｒ，Ｖ(オーハ゛ーライン)）＝１，Ｑ
＝１の条件をとるＡＮＤゲートＬ５の出力Ｎ５がハイレ
ベルとなり、残りのＡＮＤゲートＬ６〜Ｌ８の出力Ｎ６
〜Ｎ８はロウレベルなので、出力Ｕはロウレベルにな
り、出力Ｄはハイレベルのままである。
【００２３】逆に入力信号ＶがＲよりさきに立ち上がる
と（ｔ44）、Ｒ＝０，Ｖ＝１の条件をとるＡＮＤゲート
Ｌ３４の出力（Ｒ(オーハ゛ーライン)，Ｖ）がハイレベルとな
り、それゆえＲ(オーハ゛ーライン)，Ｖ）＝１，Ｑ＝１の条件を
とるＡＮＤゲートＬ８の出力Ｎ８がハイレベルとなり残
りのＡＮＤゲートＬ５〜Ｌ７の出力Ｎ５〜Ｎ７はロウレ
ベルなので、出力Ｕはハイレベルのままで出力Ｄはロウ
レベルになる。
と（ｔ44）、Ｒ＝０，Ｖ＝１の条件をとるＡＮＤゲート
Ｌ３４の出力（Ｒ(オーハ゛ーライン)，Ｖ）がハイレベルとな
り、それゆえＲ(オーハ゛ーライン)，Ｖ）＝１，Ｑ＝１の条件を
とるＡＮＤゲートＬ８の出力Ｎ８がハイレベルとなり残
りのＡＮＤゲートＬ５〜Ｌ７の出力Ｎ５〜Ｎ７はロウレ
ベルなので、出力Ｕはハイレベルのままで出力Ｄはロウ
レベルになる。
【００２４】同様に入力信号Ｒ，Ｖが共にハイレベル
（Ｒ＝Ｖ＝１）の状態から、入力信号ＲかＶよりさきに
立ち下がると（ｔ43）、出力Ｕはロウレベルになり、出
力Ｄはハイレベルのままで、逆に入力信号ＤがＲより先
に立ち下がると（ｔ45）、出力Ｕはハイレベルのままで
出力Ｄはロウレベルになる。このように出力Ｕは（フィ
ードバック信号Ｕは（フィードバック信号Ｖの基準信号
Ｒに対する）遅れ位相誤差、出力Ｄは進み位相誤差を検
出する。
（Ｒ＝Ｖ＝１）の状態から、入力信号ＲかＶよりさきに
立ち下がると（ｔ43）、出力Ｕはロウレベルになり、出
力Ｄはハイレベルのままで、逆に入力信号ＤがＲより先
に立ち下がると（ｔ45）、出力Ｕはハイレベルのままで
出力Ｄはロウレベルになる。このように出力Ｕは（フィ
ードバック信号Ｕは（フィードバック信号Ｖの基準信号
Ｒに対する）遅れ位相誤差、出力Ｄは進み位相誤差を検
出する。
【００２５】ＡＮＤゲートＬ３１〜Ｌ３４は第１論理ゲ
ート群を構成しており、Ｕ，Ｄは第１，第２位相差信号
として機能している。
ート群を構成しており、Ｕ，Ｄは第１，第２位相差信号
として機能している。
【００２６】
【発明の効果】以上説明したように本発明に係る位相比
較器は２つの入力信号の立ち上がり、立ち下がりでの位
相誤差を検出でき、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌ
ｏｕｐ）を構成した場合フィードバック信号の基準信号
への位相追従が速くなるという効果を有する。
較器は２つの入力信号の立ち上がり、立ち下がりでの位
相誤差を検出でき、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌ
ｏｕｐ）を構成した場合フィードバック信号の基準信号
への位相追従が速くなるという効果を有する。
【００２７】一実施例は参考例よりも構成素子数が少な
く、フリップフロップのリセット時における出力のスパ
イクノイズがでないという効果を有する。
く、フリップフロップのリセット時における出力のスパ
イクノイズがでないという効果を有する。
【図１】参考例の構成を示す回路図である。
【図２】参考例の動作を示すタイミング図である。
【図３】一実施例の構成を示す回路図である。
【図４】一実施例の動作を示すタイミング図である。
【図５】従来例の構成を示す回路図である。
【図６】従来例の動作を示すタイミング図である。
Ｄ１ フリップフロップ Ｄ２ フリップフロップ Ｄ３ フリップフロップ Ｄ４ フリップフロップ Ｌ１ ＡＮＤゲート Ｌ３ ＡＮＤゲート Ｌ２ ＮＯＲゲート Ｌ４ ＮＯＲゲート Ｌ５ ＡＮＤゲート Ｌ６ ＡＮＤゲート Ｌ７ ＡＮＤゲート Ｌ８ ＡＮＤゲート Ｌ９ ＮＯＴゲート Ｌ１０ ＮＯＴゲート Ｌ３１ ＡＮＤゲート Ｌ３２ ＡＮＤゲート Ｌ３３ ＡＮＤゲート Ｌ３４ ＡＮＤゲート ＲＳ−ＦＦ フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/089 G01R 25/00 H03K 5/26
Claims (1)
- 【請求項１】 第１入力信号を反転させ第１反転信号を
発生する第１インバータと、第２入力信号を反転させ第
２反転信号を発生する第２インバータと、第１，第２入
力信号と第１，第２反転信号とに基づき第１ないし第４
組合せ信号を発生する第１論理ゲート群と、第１，第２
入力信号の組合せを示す第２組合せ信号の入力されるリ
セットノードと第１，第２反転信号の組合せを示す第３
組合せ信号の入力されるセットノードとを有し、第１入
力信号と第２入力信号との位相関係を判別するフリップ
フロップ回路と、第１入力信号と第２反転信号との組合
せを示す第１組合せ信号とフリップフロップ回路の非反
転出力とに応答する第２論理ゲートと、第１反転信号と
第２入力信号との組合せを示す第４組合せ信号とフリッ
プフロップ回路の反転出力とに応答する第３論理ゲート
と、第１組合せ信号と反転出力とに応答する第４論理ゲ
ートと、第４組合せ信号と非反転出力とに応答する第５
論理ゲートと、第２，第３論理ゲートの出力に応答して
第１入力信号と第２入力信号との間の遅れ位相を表す第
１位相差信号を出力する第６論理ゲートと、第４，第５
論理ゲートの出力に応答して第１入力信号と第２入力信
号との間の進み位相を表す第２位相差信号を出力する第
７論理ゲートとを備えた位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417517A JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417517A JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234226A JPH04234226A (ja) | 1992-08-21 |
| JP3019422B2 true JP3019422B2 (ja) | 2000-03-13 |
Family
ID=18525608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417517A Expired - Lifetime JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019422B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3506917B2 (ja) | 1998-07-30 | 2004-03-15 | シャープ株式会社 | 位相比較器 |
| KR100706623B1 (ko) * | 2005-01-14 | 2007-04-11 | 삼성전자주식회사 | 반도체 장치의 지연 조절회로 및 지연 조절방법 |
| US7755397B2 (en) * | 2008-07-23 | 2010-07-13 | Agere Systems Inc. | Methods and apparatus for digital phase detection with improved frequency locking |
-
1990
- 1990-12-28 JP JP2417517A patent/JP3019422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04234226A (ja) | 1992-08-21 |
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