JPH04234226A - 位相比較器 - Google Patents
位相比較器Info
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- JPH04234226A JPH04234226A JP2417517A JP41751790A JPH04234226A JP H04234226 A JPH04234226 A JP H04234226A JP 2417517 A JP2417517 A JP 2417517A JP 41751790 A JP41751790 A JP 41751790A JP H04234226 A JPH04234226 A JP H04234226A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input signal
- logic gate
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000000630 rising effect Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 241000282461 Canis lupus Species 0.000 description 1
Landscapes
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は位相比較器に関する。
【０００２】
【従来の技術】従来の位相比較器は図５に示すように各
々が２個のＮＡＮＤゲートからなる４個の負入力ＲＳ−
ＦＦ，ＲＳ−ＦＦ１〜ＲＳ−ＦＦ４とリセット条件をと
る４入力ＮＡＮＤゲート５００で構成されており、２つ
の入力信号（一方は基準信号、他方はフィードバック信
号）の立ち下がりエッジでの位相誤差を検出する。
々が２個のＮＡＮＤゲートからなる４個の負入力ＲＳ−
ＦＦ，ＲＳ−ＦＦ１〜ＲＳ−ＦＦ４とリセット条件をと
る４入力ＮＡＮＤゲート５００で構成されており、２つ
の入力信号（一方は基準信号、他方はフィードバック信
号）の立ち下がりエッジでの位相誤差を検出する。
【０００３】次に具体的動作例について説明する。図５
の位相比較器の出力Ｖ，Ｄは初期状態をＶ＝Ｄ＝１（１
：ハイレベル，０：ロウレベル）として図６のような波
形の入力信号Ｒ，Ｖが印加された場合を考える。
の位相比較器の出力Ｖ，Ｄは初期状態をＶ＝Ｄ＝１（１
：ハイレベル，０：ロウレベル）として図６のような波
形の入力信号Ｒ，Ｖが印加された場合を考える。
【０００４】時刻ｔ１で２入力信号がＲ＝Ｖ＝１の状態
から、Ｒ（＝Ｓ２（オーハ゛ーライン））が１から０に
なると、ＲＳ−ＦＦ２はセットされ、その出力Ｖ（＝Ｑ
２（オーハ゛ーライン））は１から０になり、他のノー
ドは影響を受けず状態は不変である。
から、Ｒ（＝Ｓ２（オーハ゛ーライン））が１から０に
なると、ＲＳ−ＦＦ２はセットされ、その出力Ｖ（＝Ｑ
２（オーハ゛ーライン））は１から０になり、他のノー
ドは影響を受けず状態は不変である。
【０００５】次に時刻ｔ２でＶ（＝Ｓ４（オーハ゛ーラ
イン））が１から０になるとＲＳ−ＦＦ４はセットされ
、その出力Ｄ（＝Ｑ４（オーハ゛ーライン））は１から
０になり、４入力ＮＡＮＤゲート５００のすべての入力
が１になる。そうすると４入力ＮＡＮＤゲートの出力は
ＲＳ（オーハ゛ーライン）が１から０となり、４個のＲ
Ｓ−ＦＦをリセットするので各ＲＳ−ＦＦの出力は、Ｑ
１が１から０に、Ｕ（＝Ｑ２）が０から１に、Ｑ３が１
から０に、Ｄ（＝Ｑ４（オーハ゛ーライン））が０から
１となり、出力Ｄは直ちに１に戻る。また４入力ＮＡＮ
Ｄゲート５００の２入力は０になるので４入力ＮＡＮＤ
ゲート５００の出力はＲＳ（オーハ゛ーライン）が０か
ら１になり、リセットは解除される。
イン））が１から０になるとＲＳ−ＦＦ４はセットされ
、その出力Ｄ（＝Ｑ４（オーハ゛ーライン））は１から
０になり、４入力ＮＡＮＤゲート５００のすべての入力
が１になる。そうすると４入力ＮＡＮＤゲートの出力は
ＲＳ（オーハ゛ーライン）が１から０となり、４個のＲ
Ｓ−ＦＦをリセットするので各ＲＳ−ＦＦの出力は、Ｑ
１が１から０に、Ｕ（＝Ｑ２）が０から１に、Ｑ３が１
から０に、Ｄ（＝Ｑ４（オーハ゛ーライン））が０から
１となり、出力Ｄは直ちに１に戻る。また４入力ＮＡＮ
Ｄゲート５００の２入力は０になるので４入力ＮＡＮＤ
ゲート５００の出力はＲＳ（オーハ゛ーライン）が０か
ら１になり、リセットは解除される。
【０００６】同様に時刻ｔ３で入力信号Ｒ＝Ｖ＝１の状
態からＶ（＝Ｓ４（オーハ゛ーライン））が１から０、
時刻ｔ４でＲ（＝Ｓ２）が１から０になる場合は回路の
対称性より、出力Ｖ，Ｄの波形は先の場合とちょうど逆
になる。
態からＶ（＝Ｓ４（オーハ゛ーライン））が１から０、
時刻ｔ４でＲ（＝Ｓ２）が１から０になる場合は回路の
対称性より、出力Ｖ，Ｄの波形は先の場合とちょうど逆
になる。
【０００７】このように出力Ｕはフィードバック信号Ｖ
が基準信号Ｒより遅れているとき、２つの入力信号の立
ち下がりにおける位相誤差の分ロウレベルになる。つま
り立ち下がりでの遅れ位相誤差を検出する。同様に出力
Ｖは立ち下がりでの進み位相誤差を検出する。
が基準信号Ｒより遅れているとき、２つの入力信号の立
ち下がりにおける位相誤差の分ロウレベルになる。つま
り立ち下がりでの遅れ位相誤差を検出する。同様に出力
Ｖは立ち下がりでの進み位相誤差を検出する。
【０００８】
【発明が解決しようとする課題】この従来の位相比較器
では２入力信号の立ち下がりエッジのみで位相を比較す
るのでＰＬＬ（フェーズロックループ）を構成した場合
、基準信号に対するフィードバック信号の位相追従が遅
い、つまり敏捷性に欠くという問題点があった。
では２入力信号の立ち下がりエッジのみで位相を比較す
るのでＰＬＬ（フェーズロックループ）を構成した場合
、基準信号に対するフィードバック信号の位相追従が遅
い、つまり敏捷性に欠くという問題点があった。
【０００９】
【課題を解決するための手段】本願第１発明の要旨は、
第１入力信号の立ち上がりエッジでセットされ第１セッ
ト信号を出力する第１フリップフロップと、第２入力信
号の立ち上がりエッジでセットされ第２セット信号を出
力する第２フリップフロップと、第１セット信号と第２
セット信号とに応答して第１，第２フリップフロップを
リセットする第１論理ゲートと、第１入力信号の立ち下
がりエッジでセットされ第３セット信号を出力する第３
フリップフロップと、第２入力信号の立ち下がりエッジ
でセットされ第４セット信号を出力する第４フリップフ
ロップと、第３セット信号と第４セット信号とに応答し
て第３，第４フリップフロップをリセットする第２論理
ゲートと、第１セット信号と第３セット信号とに応答し
て第１入力信号と第２入力信号との間の遅れ位相誤差を
検出する第３論理ゲートと、第２セット信号と第４セッ
ト信号とに応答して第１入力信号と第２入力信号との間
の進み位相誤差を検出する第４論理ゲートとを備えたこ
とである。
第１入力信号の立ち上がりエッジでセットされ第１セッ
ト信号を出力する第１フリップフロップと、第２入力信
号の立ち上がりエッジでセットされ第２セット信号を出
力する第２フリップフロップと、第１セット信号と第２
セット信号とに応答して第１，第２フリップフロップを
リセットする第１論理ゲートと、第１入力信号の立ち下
がりエッジでセットされ第３セット信号を出力する第３
フリップフロップと、第２入力信号の立ち下がりエッジ
でセットされ第４セット信号を出力する第４フリップフ
ロップと、第３セット信号と第４セット信号とに応答し
て第３，第４フリップフロップをリセットする第２論理
ゲートと、第１セット信号と第３セット信号とに応答し
て第１入力信号と第２入力信号との間の遅れ位相誤差を
検出する第３論理ゲートと、第２セット信号と第４セッ
ト信号とに応答して第１入力信号と第２入力信号との間
の進み位相誤差を検出する第４論理ゲートとを備えたこ
とである。
【００１０】本願第２発明の要旨は、第１入力信号を反
転させ第１反転信号を発生する第１インバータと、第２
入力信号を反転させ第２反転信号を発生する第２インバ
ータと、第１，第２入力信号と第１，第２反転信号とに
基づき第１ないし第４組合せ信号を発生する第１論理ゲ
ート群と、第１，第２入力信号の組合せを示す第２組合
せ信号の入力されるリセットノードと第１，第２反転信
号の組合せを示す第３組合せ信号の入力されるセットノ
ードとを有し、第１入力信号と第２入力信号との位相関
係を判別するフリップフロップ回路と、第１入力信号と
第２反転信号との組合せを示す第１組合せ信号とフリッ
プフロップ回路の非反転出力とに応答する第２論理ゲー
トと、第１反転信号と第２入力信号との組合せを示す第
４組合せ信号とフリップフロップ回路の反転出力とに応
答する第３論理ゲートと、第１組合せ信号と反転出力と
に応答する第４論理ゲートと、第４組合せ信号と非反転
出力とに応答する第５論理ゲートと、第２，第３論理ゲ
ートの出力に応答して第１入力信号と第２入力信号との
間の遅れ位相を表す第１位相差信号を出力する第６論理
ゲートと、第４，第５論理ゲートの出力に応答して第１
入力信号と第２入力信号との間の進み位相を表す第２位
相差信号を出力する第７論理ゲートとを備えたことであ
る。
転させ第１反転信号を発生する第１インバータと、第２
入力信号を反転させ第２反転信号を発生する第２インバ
ータと、第１，第２入力信号と第１，第２反転信号とに
基づき第１ないし第４組合せ信号を発生する第１論理ゲ
ート群と、第１，第２入力信号の組合せを示す第２組合
せ信号の入力されるリセットノードと第１，第２反転信
号の組合せを示す第３組合せ信号の入力されるセットノ
ードとを有し、第１入力信号と第２入力信号との位相関
係を判別するフリップフロップ回路と、第１入力信号と
第２反転信号との組合せを示す第１組合せ信号とフリッ
プフロップ回路の非反転出力とに応答する第２論理ゲー
トと、第１反転信号と第２入力信号との組合せを示す第
４組合せ信号とフリップフロップ回路の反転出力とに応
答する第３論理ゲートと、第１組合せ信号と反転出力と
に応答する第４論理ゲートと、第４組合せ信号と非反転
出力とに応答する第５論理ゲートと、第２，第３論理ゲ
ートの出力に応答して第１入力信号と第２入力信号との
間の遅れ位相を表す第１位相差信号を出力する第６論理
ゲートと、第４，第５論理ゲートの出力に応答して第１
入力信号と第２入力信号との間の進み位相を表す第２位
相差信号を出力する第７論理ゲートとを備えたことであ
る。
【００１１】
【発明の作用】本願第１発明に係る位相比較器は第３論
理ゲートが第１，第２入力信号間の位相の遅れを検出し
、第４論理ゲートが第１，第２入力信号間の位相の進み
を検出する。
理ゲートが第１，第２入力信号間の位相の遅れを検出し
、第４論理ゲートが第１，第２入力信号間の位相の進み
を検出する。
【００１２】本願第２発明に係る位相比較器も同様に第
６論理ゲートが第１，第２入力信号間の位相の遅れを検
出し、第７論理ゲートが第１，第２入力信号間の位相の
進みを検出する。
６論理ゲートが第１，第２入力信号間の位相の遅れを検
出し、第７論理ゲートが第１，第２入力信号間の位相の
進みを検出する。
【００１３】
【実施例】図１は本発明の第１実施例を示す回路図であ
る。第１実施例に係る位相比較器はＤ−フリップフロッ
プ（以下、Ｄ−ＦＦ）Ｄ１，Ｄ２，Ｄ３，Ｄ４と、ＡＮ
ＤゲートＬ１，Ｌ３と、ＮＯＲゲートＬ２，Ｌ４で構成
されている。データ入力Ｄはハイレベルに固定されてお
り、Ｄ−ＦＦＤ１，Ｄ２のクロックノードには入力信号
Ｒ，Ｖが供給されている。したがってリセット付のＤ−
ＦＦＤ１，Ｄ２は入力信号Ｒ，Ｖの立ち上がりで動作す
る。Ｄ−ＦＦＤ１，Ｄ２の出力Ｑ１，Ｑ２が共にハイの
時、ＡＮＤゲートＬ１はＤ−ＦＦ１，Ｄ−ＦＦ２をリセ
ットする。
る。第１実施例に係る位相比較器はＤ−フリップフロッ
プ（以下、Ｄ−ＦＦ）Ｄ１，Ｄ２，Ｄ３，Ｄ４と、ＡＮ
ＤゲートＬ１，Ｌ３と、ＮＯＲゲートＬ２，Ｌ４で構成
されている。データ入力Ｄはハイレベルに固定されてお
り、Ｄ−ＦＦＤ１，Ｄ２のクロックノードには入力信号
Ｒ，Ｖが供給されている。したがってリセット付のＤ−
ＦＦＤ１，Ｄ２は入力信号Ｒ，Ｖの立ち上がりで動作す
る。Ｄ−ＦＦＤ１，Ｄ２の出力Ｑ１，Ｑ２が共にハイの
時、ＡＮＤゲートＬ１はＤ−ＦＦ１，Ｄ−ＦＦ２をリセ
ットする。
【００１４】Ｄ−ＦＦＤ３，Ｄ４もデータ入力ノードが
ハイレベルに固定され、入力信号Ｒ，Ｖはクロックノー
ドに供給されている。入力信号の立ち下がりで動作する
リセット付の２個のＤ−ＦＦＤ３，Ｄ４の出力Ｑ３，Ｑ
４が共にハイのときＡＮＤゲートＬ３はＤ−ＦＦＤ３，
Ｄ４をリセットする。
ハイレベルに固定され、入力信号Ｒ，Ｖはクロックノー
ドに供給されている。入力信号の立ち下がりで動作する
リセット付の２個のＤ−ＦＦＤ３，Ｄ４の出力Ｑ３，Ｑ
４が共にハイのときＡＮＤゲートＬ３はＤ−ＦＦＤ３，
Ｄ４をリセットする。
【００１５】ＮＯＲゲートＬ２，Ｌ４はＤ−ＦＦの出力
Ｑ１とＱ３，Ｑ２とＱ４を各々合成して２入力信号Ｒ，
Ｖの立ち上がり、立ち下がり両エッジの遅れおよび進み
、すなわち位相誤差を検出する。
Ｑ１とＱ３，Ｑ２とＱ４を各々合成して２入力信号Ｒ，
Ｖの立ち上がり、立ち下がり両エッジの遅れおよび進み
、すなわち位相誤差を検出する。
【００１６】次に具体的動作例について説明する。図２
のような波形の入力信号Ｒ，Ｖが印加された場合を考え
る。
のような波形の入力信号Ｒ，Ｖが印加された場合を考え
る。
【００１７】時刻ｔ１で２入力信号Ｒ，Ｖが共にゼロの
状態からＲが０から１になると、Ｄ−ＦＦＤ１はセット
され、その出力Ｑ１は０から１になる。次に時刻ｔ２で
Ｖが０から１になるとＤ−ＦＦＤ２はセットされ、その
出力Ｑ２は０から１になる。このときＡＮＤゲートＬ１
の２入力が共にハイレベルとなるので、出力Ｒ１はハイ
レベルになり、Ｄ−ＦＦＤ１とＤ−ＦＦＤ２とはリセッ
トされ、その出力Ｑ１は１から０に、Ｑ２も１から０に
なり、リセットは再び解除される。
状態からＲが０から１になると、Ｄ−ＦＦＤ１はセット
され、その出力Ｑ１は０から１になる。次に時刻ｔ２で
Ｖが０から１になるとＤ−ＦＦＤ２はセットされ、その
出力Ｑ２は０から１になる。このときＡＮＤゲートＬ１
の２入力が共にハイレベルとなるので、出力Ｒ１はハイ
レベルになり、Ｄ−ＦＦＤ１とＤ−ＦＦＤ２とはリセッ
トされ、その出力Ｑ１は１から０に、Ｑ２も１から０に
なり、リセットは再び解除される。
【００１８】同様に時刻ｔ３〜ｔ４の間はＤ−ＦＦＤ３
の出力Ｑ３が、時刻ｔ５〜ｔ６の間はＤ−ＦＦＤ２の出
力Ｑ２が、時刻ｔ７〜ｔ８の間はＤ−ＦＦＤ４の出力Ｑ
４がそれぞれハイレベルになる。そして出力ＵはＱ１と
Ｑ３を合成して時刻ｔ１〜ｔ２の間とｔ３〜ｔ４の間で
ロウレベルになり、出力Ｄは出力Ｑ２とＱ４を合成して
時刻ｔ５〜ｔ６の間とｔ７〜ｔ８の間でロウレベルにな
る。
の出力Ｑ３が、時刻ｔ５〜ｔ６の間はＤ−ＦＦＤ２の出
力Ｑ２が、時刻ｔ７〜ｔ８の間はＤ−ＦＦＤ４の出力Ｑ
４がそれぞれハイレベルになる。そして出力ＵはＱ１と
Ｑ３を合成して時刻ｔ１〜ｔ２の間とｔ３〜ｔ４の間で
ロウレベルになり、出力Ｄは出力Ｑ２とＱ４を合成して
時刻ｔ５〜ｔ６の間とｔ７〜ｔ８の間でロウレベルにな
る。
【００１９】このように基準信号Ｒに対してフィードバ
ック信号の位相が遅れている場合、Ｑ１は立ち上がりで
の、またＱ３は立ち下がりでの位相誤差を検出し、出力
Ｕは両位相誤差を出力する。逆に位相が進んでいる場合
、出力Ｑ２は立ち上がりでの、出力Ｑ４は立ち下がりで
の位相誤差を検出し出力Ｄは両位相誤差を出力する。
ック信号の位相が遅れている場合、Ｑ１は立ち上がりで
の、またＱ３は立ち下がりでの位相誤差を検出し、出力
Ｕは両位相誤差を出力する。逆に位相が進んでいる場合
、出力Ｑ２は立ち上がりでの、出力Ｑ４は立ち下がりで
の位相誤差を検出し出力Ｄは両位相誤差を出力する。
【００２０】図３は本発明の第２実施例を示す回路図で
ある。２入力信号Ｒ，Ｖから４つの組合せ信号（Ｒ，Ｖ
），（Ｒ（オーハ゛ーライン），Ｖ），（Ｒ，Ｖ（オー
ハ゛ーライン）），（Ｒ（オーハ゛ーライン），Ｖ（オ
ーハ゛ーライン））を作る２個のＮＯＴＬ９，Ｌ２０と
、４個のＡＮＤＬ３１〜Ｌ３４からなるデコーダ３００
と、信号（Ｒ，Ｖ），（Ｒ（オーハ゛ーライン），Ｖ（
オーハ゛ーライン））から２入力信号Ｒ，Ｖの位相の遅
れ、進みを判別するＲ−ＳフリップフロップＲＳ−ＦＦ
と、信号（Ｒ（オーハ゛ーライン），Ｖ），（Ｒ，Ｖ（
オーハ゛ーライン））と前記ＲＳ−ＦＦの出力から遅れ
、進みさらに立ち上がり、立ち下がりを区別して位相誤
差を検出する４個のＡＮＤゲート、Ｌ５〜Ｌ８と、ＡＮ
ＤゲートＬ５，Ｌ６の出力Ｌ５，Ｎ６とＡＮＤゲートＬ
７，Ｌ８の出力Ｎ７，Ｎ８の出力をそれぞれ合成して両
エッジでの遅れ、進み位相誤差を出力するＮＯＲゲート
Ｌ１３，Ｌ１４で構成されている。
ある。２入力信号Ｒ，Ｖから４つの組合せ信号（Ｒ，Ｖ
），（Ｒ（オーハ゛ーライン），Ｖ），（Ｒ，Ｖ（オー
ハ゛ーライン）），（Ｒ（オーハ゛ーライン），Ｖ（オ
ーハ゛ーライン））を作る２個のＮＯＴＬ９，Ｌ２０と
、４個のＡＮＤＬ３１〜Ｌ３４からなるデコーダ３００
と、信号（Ｒ，Ｖ），（Ｒ（オーハ゛ーライン），Ｖ（
オーハ゛ーライン））から２入力信号Ｒ，Ｖの位相の遅
れ、進みを判別するＲ−ＳフリップフロップＲＳ−ＦＦ
と、信号（Ｒ（オーハ゛ーライン），Ｖ），（Ｒ，Ｖ（
オーハ゛ーライン））と前記ＲＳ−ＦＦの出力から遅れ
、進みさらに立ち上がり、立ち下がりを区別して位相誤
差を検出する４個のＡＮＤゲート、Ｌ５〜Ｌ８と、ＡＮ
ＤゲートＬ５，Ｌ６の出力Ｌ５，Ｎ６とＡＮＤゲートＬ
７，Ｌ８の出力Ｎ７，Ｎ８の出力をそれぞれ合成して両
エッジでの遅れ、進み位相誤差を出力するＮＯＲゲート
Ｌ１３，Ｌ１４で構成されている。
【００２１】次に動作について図４を参照して説明する
。入力信号Ｒ，Ｖが共にハイレベルまたはロウレベルの
時、出力Ｕ，Ｄは共にハイレベルである。入力信号Ｒ，
Ｖが共にロウレベル（Ｒ＝Ｖ＝０）のとき（ｔ４１）、
前記ＲＳ−ＦＦはセットされ、その出力Ｑは１，Ｑ（オ
ーハ゛ーライン）は０となる。
。入力信号Ｒ，Ｖが共にハイレベルまたはロウレベルの
時、出力Ｕ，Ｄは共にハイレベルである。入力信号Ｒ，
Ｖが共にロウレベル（Ｒ＝Ｖ＝０）のとき（ｔ４１）、
前記ＲＳ−ＦＦはセットされ、その出力Ｑは１，Ｑ（オ
ーハ゛ーライン）は０となる。
【００２２】この状態から入力信号ＲがＶよりさきに立
ち上がると（ｔ４２）、Ｒ＝１，Ｖ＝０の条件をとる前
記ＡＮＤゲートＬ３１の出力（Ｒ，Ｖ（オーハ゛ーライ
ン））がハイレベルとなり、それゆえ（Ｒ，Ｖ（オーハ
゛ーライン））＝１，Ｑ＝１の条件をとるＡＮＤゲート
Ｌ５の出力Ｎ５がハイレベルとなり、残りのＡＮＤゲー
トＬ６〜Ｌ８の出力Ｎ６〜Ｎ８はロウレベルなので、出
力Ｕはロウレベルになり、出力Ｄはハイレベルのままで
ある。
ち上がると（ｔ４２）、Ｒ＝１，Ｖ＝０の条件をとる前
記ＡＮＤゲートＬ３１の出力（Ｒ，Ｖ（オーハ゛ーライ
ン））がハイレベルとなり、それゆえ（Ｒ，Ｖ（オーハ
゛ーライン））＝１，Ｑ＝１の条件をとるＡＮＤゲート
Ｌ５の出力Ｎ５がハイレベルとなり、残りのＡＮＤゲー
トＬ６〜Ｌ８の出力Ｎ６〜Ｎ８はロウレベルなので、出
力Ｕはロウレベルになり、出力Ｄはハイレベルのままで
ある。
【００２３】逆に入力信号ＶがＲよりさきに立ち上がる
と（ｔ４４）、Ｒ＝０，Ｖ＝１の条件をとるＡＮＤゲー
トＬ３４の出力（Ｒ（オーハ゛ーライン），Ｖ）がハイ
レベルとなり、それゆえＲ（オーハ゛ーライン），Ｖ）
＝１，Ｑ＝１の条件をとるＡＮＤゲートＬ８の出力Ｎ８
がハイレベルとなり残りのＡＮＤゲートＬ５〜Ｌ７の出
力Ｎ５〜Ｎ７はロウレベルなので、出力Ｕはハイレベル
のままで出力Ｄはロウレベルになる。
と（ｔ４４）、Ｒ＝０，Ｖ＝１の条件をとるＡＮＤゲー
トＬ３４の出力（Ｒ（オーハ゛ーライン），Ｖ）がハイ
レベルとなり、それゆえＲ（オーハ゛ーライン），Ｖ）
＝１，Ｑ＝１の条件をとるＡＮＤゲートＬ８の出力Ｎ８
がハイレベルとなり残りのＡＮＤゲートＬ５〜Ｌ７の出
力Ｎ５〜Ｎ７はロウレベルなので、出力Ｕはハイレベル
のままで出力Ｄはロウレベルになる。
【００２４】同様に入力信号Ｒ，Ｖが共にハイレベル（
Ｒ＝Ｖ＝１）の状態から、入力信号ＲかＶよりさきに立
ち下がると（ｔ４３）、出力Ｕはロウレベルになり、出
力Ｄはハイレベルのままで、逆に入力信号ＤがＲより先
に立ち下がると（ｔ４５）、出力Ｕはハイレベルのまま
で出力Ｄはロウレベルになる。このように出力Ｕは（フ
ィードバック信号Ｕは（フィードバック信号Ｖの基準信
号Ｒに対する）遅れ位相誤差、出力Ｄは進み位相誤差を
検出する。
Ｒ＝Ｖ＝１）の状態から、入力信号ＲかＶよりさきに立
ち下がると（ｔ４３）、出力Ｕはロウレベルになり、出
力Ｄはハイレベルのままで、逆に入力信号ＤがＲより先
に立ち下がると（ｔ４５）、出力Ｕはハイレベルのまま
で出力Ｄはロウレベルになる。このように出力Ｕは（フ
ィードバック信号Ｕは（フィードバック信号Ｖの基準信
号Ｒに対する）遅れ位相誤差、出力Ｄは進み位相誤差を
検出する。
【００２５】ＡＮＤゲートＬ３１〜Ｌ３４は第１論理ゲ
ート群を構成しており、Ｕ，Ｄは第１，第２位相差信号
として機能している。
ート群を構成しており、Ｕ，Ｄは第１，第２位相差信号
として機能している。
【００２６】
【発明の効果】以上説明したように本発明に係る位相比
較器は２つの入力信号の立ち上がり、立ち下がりでの位
相誤差を検出でき、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
Ｌｏｕｐ）を構成した場合フィードバック信号の基準
信号への位相追従が速くなるという効果を有する。
較器は２つの入力信号の立ち上がり、立ち下がりでの位
相誤差を検出でき、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
Ｌｏｕｐ）を構成した場合フィードバック信号の基準
信号への位相追従が速くなるという効果を有する。
【００２７】なお第２実施例は第１実施例よりも構成素
子数が少なく、フリップフロップのリセット時における
出力のスパイクノイズがでないという利点を有する。
子数が少なく、フリップフロップのリセット時における
出力のスパイクノイズがでないという利点を有する。
【図１】第１実施例の構成を示す回路図である。
【図２】第１実施例の動作を示すタイミング図である。
【図３】第２実施例の構成を示す回路図である。
【図４】第２実施例の動作を示すタイミング図である。
【図５】従来例の構成を示す回路図である。
【図６】従来例の動作を示すタイミング図である。
Ｄ１ フリップフロップ
Ｄ２ フリップフロップ
Ｄ３ フリップフロップ
Ｄ４ フリップフロップ
Ｌ１ ＡＮＤゲート
Ｌ３ ＡＮＤゲート
Ｌ２ ＮＯＲゲート
Ｌ４ ＮＯＲゲート
Ｌ５ ＡＮＤゲート
Ｌ６ ＡＮＤゲート
Ｌ７ ＡＮＤゲート
Ｌ８ ＡＮＤゲート
Ｌ９ ＮＯＴゲート
Ｌ１０ ＮＯＴゲート
Ｌ３１ ＡＮＤゲート
Ｌ３２ ＡＮＤゲート
Ｌ３３ ＡＮＤゲート
Ｌ３４ ＡＮＤゲート
ＲＳ−ＦＦ フリップフロップ回路
Claims (2)
- 【請求項１】 第１入力信号の立ち上がりエッジでセ
ットされ第１セット信号を出力する第１フリップフロッ
プと、第２入力信号の立ち上がりエッジでセットされ第
２セット信号を出力する第２フリップフロップと、第１
セット信号と第２セット信号とに応答して第１，第２フ
リップフロップをリセットする第１論理ゲートと、第１
入力信号の立ち下がりエッジでセットされ第３セット信
号を出力する第３フリップフロップと、第２入力信号の
立ち下がりエッジでセットされ第４セット信号を出力す
る第４フリップフロップと、第３セット信号と第４セッ
ト信号とに応答して第３，第４フリップフロップをリセ
ットする第２論理ゲートと、第１セット信号と第３セッ
ト信号とに応答して第１入力信号と第２入力信号との間
の遅れ位相誤差を検出する第３論理ゲートと、第２セッ
ト信号と第４セット信号とに応答して第１入力信号と第
２入力信号との間の進み位相誤差を検出する第４論理ゲ
ートとを備えた位相比較器。 - 【請求項２】 第１入力信号を反転させ第１反転信号
を発生する第１インバータと、第２入力信号を反転させ
第２反転信号を発生する第２インバータと、第１，第２
入力信号と第１，第２反転信号とに基づき第１ないし第
４組合せ信号を発生する第１論理ゲート群と、第１，第
２入力信号の組合せを示す第２組合せ信号の入力される
リセットノードと第１，第２反転信号の組合せを示す第
３組合せ信号の入力されるセットノードとを有し、第１
入力信号と第２入力信号との位相関係を判別するフリッ
プフロップ回路と、第１入力信号と第２反転信号との組
合せを示す第１組合せ信号とフリップフロップ回路の非
反転出力とに応答する第２論理ゲートと、第１反転信号
と第２入力信号との組合せを示す第４組合せ信号とフリ
ップフロップ回路の反転出力とに応答する第３論理ゲー
トと、第１組合せ信号と反転出力とに応答する第４論理
ゲートと、第４組合せ信号と非反転出力とに応答する第
５論理ゲートと、第２，第３論理ゲートの出力に応答し
て第１入力信号と第２入力信号との間の遅れ位相を表す
第１位相差信号を出力する第６論理ゲートと、第４，第
５論理ゲートの出力に応答して第１入力信号と第２入力
信号との間の進み位相を表す第２位相差信号を出力する
第７論理ゲートとを備えた位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417517A JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417517A JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234226A true JPH04234226A (ja) | 1992-08-21 |
| JP3019422B2 JP3019422B2 (ja) | 2000-03-13 |
Family
ID=18525608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417517A Expired - Lifetime JP3019422B2 (ja) | 1990-12-28 | 1990-12-28 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019422B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218868B1 (en) | 1998-07-30 | 2001-04-17 | Sharp Kabushiki Kaisha | Phase comparator |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
| US7755397B2 (en) * | 2008-07-23 | 2010-07-13 | Agere Systems Inc. | Methods and apparatus for digital phase detection with improved frequency locking |
-
1990
- 1990-12-28 JP JP2417517A patent/JP3019422B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218868B1 (en) | 1998-07-30 | 2001-04-17 | Sharp Kabushiki Kaisha | Phase comparator |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
| US7755397B2 (en) * | 2008-07-23 | 2010-07-13 | Agere Systems Inc. | Methods and apparatus for digital phase detection with improved frequency locking |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019422B2 (ja) | 2000-03-13 |
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