JP2006197585A - 半導体装置の遅延調節回路、及び遅延調節方法 - Google Patents
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Abstract
【解決手段】遅延調節回路は、遅延検出回路、第1パルス発生器、カウンタ制御回路、及びnビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第1時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第1信号を発生させる。第1パルス発生器は、入力信号に応答して第2信号を発生させる。カウンタ制御回路は、第1信号と第2信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。nビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第1時間を2n(nは自然数)区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。
【選択図】 図4
Description
図1は、本発明による遅延時間を調節する方法を示す概略図である。図1の回路は、遅延部10と比較器20とを備える。遅延部10は、入力信号(IN)を受信し、遅延制御信号(DCON)の制御下に入力信号(IN)を一定時間遅延させた後、遅延した入力信号(DIN)を発生させる。比較器20は、入力信号(IN)と遅延した入力信号(DIN)とに応答して出力信号(DOUT)を発生させる。
以下、図1、図2、及び図3を参照して、本発明による遅延検出方法を説明する。図2では、遅延した入力信号(DIN)のハイレベルが入力信号(IN)のハイレベルと重なる区間が存在し、出力信号(DOUT)は、この二つの信号が重なる期間、ロジックハイ状態を維持する。図3では、遅延した入力信号(DIN)のハイレベルが入力信号(IN)のハイレベルと重なる区間が存在せず、出力信号(DOUT)は継続ロジックロー状態を維持する。
図4を参照すると、クロック信号(CLK)とイネーブル信号(OP)とに応答して発生された入力信号(IN)は、遅延検出回路100と第1パルス発生器200とに伝達される。遅延検出回路100は、入力信号(IN)を所定時間遅延させる。遅延検出回路100内で遅延される遅延時間は、遅延調節回路の出力信号(OUT)がフィードバック信号である遅延制御信号(DCON)によって調節される。なお、遅延検出回路100は、入力信号(IN)と遅延した入力信号とを互いに比較して第1信号(DOUT)を発生させる。
カウンタ400は、非循環式であるので、出力信号(OUT)が「0」であるとき、カウントダウン信号(CDN)が発生しても「7」にならず、「0」を維持する。同様に、出力信号(OUT)が「7」であるとき、カウントアップ信号(CUP)が発生しても「0」にならず「7」を維持する。遅延検出回路100内で遅延される遅延時間が短いと、カウントアップ信号(CUP)をロジック「ハイ」にしてカウンタ400の出力、即ち、遅延制御信号(DCON)を1ビット増加させる。したがって、フィードバックされる遅延制御信号(DCON)によって遅延検出回路100内で遅延される遅延時間が増加する。これと反対に、遅延検出回路100内で遅延される遅延時間が長いと、カウントダウン信号(CDN)をロジック「ハイ」にしてカウンタ400の出力、即ち、遅延制御信号(DCON)を1ビット減少させる。したがって、フィードバックされる遅延制御信号(DCON)によって遅延検出回路100内で遅延される遅延時間が減少する。
遅延部110は、遅延制御信号(DCON)の値によって遅延時間を調節し、調節された遅延時間だけ遅延した信号を出力する。入力信号(IN)と遅延部110で発生された遅延した入力信号(DIN)とは、比較部120で互いに比較される。比較部120は、入力信号(IN)と遅延した入力信号(DIN)とに対してAND演算を行い、入力信号(IN)に応答して結果を出力する。
図6に示したように、遅延制御信号(DCON)のビット構造が00000000、即ち、遅延制御信号(DCON)の全てのビットがロジック「0」であると、スイッチ(SW1〜SW8)がオープンされ、入力ノード(N101)と出力ノード(N102)との間には、全ての遅延セル(111〜118)が互いにカスケード連結される。ここでは、入力信号(IN)と遅延した入力信号(DIN)との間の遅延時間が最も長くなる。
1〜SW8)はオフされる。ここで、入力ノード(N101)と出力ノード(N102)とは短絡され、入力ノード(N101)と出力ノード(N102)との間にある遅延セル(111〜118)は、遅延部110の遅延時間に寄与できない。ここでは、入力信号(IN)と遅延した入力信号(DIN)との間の遅延時間が最も短くなる。
図11を参照すると、イネーブル信号(OP)がロジック「ハイ」であるとき、クロック信号(CLK)がロジック「ロー」からロジック「ハイ」に変わる瞬間にパルス形態の入力信号(IN)が発生される。入力信号(IN)と遅延した入力信号(DIN)とをAND演算した結果が遅延検出回路(図4の100)の出力信号(DOUT)になる。入力信号(IN)のロジック「ハイ」レベルと遅延した入力信号(DIN)のロジック「ハイ」レベルとが重なる場合に検出回路(図4の100)の出力信号(DOUT)がパルス形態に発生する。パルス(D01)が発生すると、カウントアップ信号(CUP)のパルス(U1)が発生する。図4乃至図6を参照すると、カウントアップ信号(CUP)のパルス(U1)が発生すると、カウンタ400の出力信号(OUT)、即ち、遅延信号(DCON)が1ビットシフトされる。例えば、遅延制御信号(DCON)が10000000から01000000に変わると、遅延部110の出力信号である遅延した入力信号(DIN)は、前より遅延セル111による遅延時間だけ増加した遅延時間を有する。遅延時間が増加して入力信号(IN)のロジック「ハイ」レベルと遅延した入力信号(DIN)のロジック「ハイ」レベルとが重なる部分が存在しないようになると、検出回路(図4の100)の出力信号(DOUT)のパルスは発生せず、カウントダウン信号(CDN)のパルス(D1)が発生する。パルス(D02)の発生に起因してカウントアップ信号(CUP)のパルス(U2)が発生され、パルス(D03)の発生に起因してカウントアップ信号(CUP)のパルス(U3)が発生される。
コンバータ部900は、比較部800の出力信号(C01〜C08)を実際遅延回路に使用可能な信号(D0〜D7)に変換する。
図12の遅延調節回路は、遅延部を制御するためのフィードバックループがなく、遅延部700は遅延時間が互いに異なる八つの遅延した入力信号(DL1〜DL8)を発生させる。比較部800を構成する比較器(810、820、830、840、850、860、870、880)は、それぞれ入力信号(IN)と遅延した入力信号(DL1〜DL8)より一つを比較する。
パルス信号(PU)は、入力信号(IN)と同一の位相を有するパルス信号であり、反転されたパルス信号(PUB)は、入力信号(IN)と反対の位相を有するパルス信号である。パルス信号(PU)と遅延した入力信号(DL1)とが全てロジック「ハイ」であると、インバータ812の出力信号はロジック「ハイ」であり、比較器810の出力信号(C01)はロジック「ハイ」になる。比較器810は、パルス信号(PU)と反転されたパルス信号(PUB)とによってスイッチングする伝達ゲート(813、815)を備える。第1伝達ゲート813は、パルス信号(PU)がロジック「ハイ」であるときオンされ、パルス信号(PU)がロジック「ロー」であるときオフされる。これと反対に、第2伝達ゲート815は、パルス信号(PU)がロジック「ロー」であるときにオンされ、パルス信号(PU)がロジック「ハイ」であるときにオフされる。したがって、比較器810は、パルス信号(PU)がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、入力信号(IN)を出力信号(C01)として出力する。即ち、入力信号(IN)がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、比較器810は、入力信号(IN)を出力信号(C01)として出力する。
図17は、図15のコンバータ部を構成する第2コンバータ920を示す回路図である。図17を参照すると、第2コンバータ920は伝達ゲート921、インバータ(922、925)、NMOSトランジスタ923、及びラッチ回路924を備える。
図面に示していないが、第3乃至第7コンバータ(930乃至970)それぞれも第2コンバータ920と同一または類似の構造及び動作特性を有することができる。
110、700 遅延部
111〜118 遅延セル
120、800 比較部
130、530、814、816、987 ラッチ回路
200、500、600 パルス発生器
300 カウンタ制御回路
400 カウンタ
900 コンバータ部
Claims (30)
- 出力信号に応答して入力信号を第1時間遅延させ、前記入力信号と前記遅延した信号とを比較し、第1信号を発生させる遅延検出回路と、
前記入力信号に応答して第2信号を発生させる第1パルス発生器と、
前記第1信号と前記第2信号に応答してカウントアップ信号とカウントダウン信号とを発生させるカウンタ制御回路と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記出力信号を発生させ、前記第1時間を2n(nは自然数)区間に分けるためのカウンタを備えることを特徴とする遅延調節回路。 - 前記遅延検出回路は、
前記出力信号に応答して前記入力信号を前記第1時間遅延させ、前記遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号とを比較するための比較部と、
前記比較部の出力信号をラッチするラッチ回路と、を備えることを特徴とする請求項1記載の遅延調節回路。 - 前記遅延検出回路は、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項2記載の遅延調節回路。 - 前記遅延部は、
前記入力信号が印加される入力ノードと前記遅延された入力信号が出力される出力ノードとの間にカスケード連結された2n個の遅延セルと、
前記入力ノード及び前記遅延セルの間のノードそれぞれと、前記出力ノードとの間に連結され、デジタル出力信号によってスイッチングする2n個のスイッチと、を備えることを特徴とする請求項2記載の遅延調節回路。 - 前記遅延セルは、それぞれ
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第1電源電圧との間に連結されているPMOSキャパシタと、
前記複数のインバータそれぞれの出力端子と第2電源電圧との間に連結されているNMOSキャパシタと、を備えることを特徴とする請求項4記載の遅延調節回路。 - 前記比較部は、
前記入力信号と前記遅延した入力信号とに対して論理AND演算を行うANDゲートと、
前記入力信号に応答して前記ANDゲートの出力信号を後の段に伝達する伝達ゲートと、を含むことを特徴とする請求項2記載の遅延調節回路。 - 前記第1パルス発生器は、
前記入力信号を第1時間遅延させる遅延回路と、
前記入力信号と前記遅延した入力信号に対してAND演算を行うANDゲートと、を備えることを特徴とする請求項1記載の遅延調節回路。 - 前記カウンタ制御回路は、
前記第1信号を反転させるインバータと、
前記第1信号と前記第2信号とに対してAND演算を行う第1ANDゲートと、
前記第2信号と前記インバータの出力信号とに対してAND演算を行う第2ANDゲートと、を備えることを特徴とする請求項1記載の遅延調節回路。 - 前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第2パルス発生器を更に備えることを特徴とする請求項1記載の遅延調節回路。 - 前記第2パルス発生器は、
前記クロック信号と前記イネーブル信号とに対してAND演算を行うANDゲートと、
前記クロック信号に応答して第1ノードを第1電源電圧のレベルにプルアップさせるプルアップ素子と、
前記ANDゲートの出力信号に応答して前記第1ノードを第2電源電圧のレベルにプルダウンさせるプルダウン素子と、
前記第1ノードの信号をラッチするためのラッチ回路と、を備えることを特徴とする請求項9記載の遅延調節回路。 - 入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第1信号を発生させる比較部と、を備えることを特徴とする遅延調節回路。 - 前記遅延調節回路は、
前記第1出力信号を複数の第2信号に変換するコンバータ部を更に備えることを特徴とする請求項10記載の遅延調節回路。 - 前記遅延部は、
カスケード連結された複数の遅延セルで構成され、前記遅延セルそれぞれの出力ノードで前記遅延した入力信号を出力することを特徴とする請求項12記載の遅延調節回路。 - 前記遅延セルは、それぞれ、
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第1電源電圧との間に連結されているPMOSキャパシタと、
前記複数のインバータそれぞれの出力端子と第2電源電圧との間に連結されているNMOSキャパシタと、を備えることを特徴とする請求項13記載の遅延調節回路。 - 前記比較部は、
前記入力信号のような位相を有するパルス信号と前記遅延した入力信号とをそれぞれ比較する複数の比較器を備えることを特徴とする請求項12記載の遅延調節回路。 - 前記比較器はそれぞれ、
前記パルス信号と前記遅延した入力信号のうち、いずれか一つに対してAND演算を行うANDゲートと、
前記パルス信号に応答して前記ANDゲートの出力信号を後の段に伝達する第1伝達ゲートと、
前記第1伝達ゲートの出力信号をラッチする第1ラッチ回路と、
前記パルス信号及び前記入力信号と反対の位相を有するパルス信号に応答して前記第1ラッチ回路の出力信号を後の段に伝達する第2伝達ゲートと、
前記第2伝達ゲートの出力信号をラッチする第2ラッチ回路と、を備えることを特徴とする請求項15記載の遅延調節回路。 - 前記複数の遅延した入力信号は、八つの信号で構成されることを特徴とする請求項12記載の遅延調節回路。
- 前記コンバータ部は、
前記比較部の第1出力信号に応答して第1データを発生させる第1コンバータと、
前記比較部の第2出力信号と前記第1データとに応答して第2データを発生させる第2コンバータと、
前記比較部の第3出力信号と前記第2データとに応答して第3データを発生させる第3コンバータと、
前記比較部の第4出力信号と前記第3データとに応答して第4データを発生させる第4コンバータと、
前記比較部の第5出力信号と前記第4データとに応答して第5データを発生させる第5コンバータと、
前記比較部の第6出力信号と前記第5データとに応答して第6データを発生させる第6コンバータと、
前記比較部の第7出力信号と前記第6データとに応答して第7データを発生させる第7コンバータと、
前記比較部の第8出力信号と前記第7データとに応答して第8データを発生させる第8コンバータと、を備え、
前記複数の第1信号は、前記比較部の前記第1乃至第8出力信号を含み、前記複数の第2信号は、前記第1乃至第8データを含むことを特徴とする請求項17記載の遅延調節回路。 - 前記第1コンバータは、
前記比較部の前記第1出力信号が第1ロジック値であると、前記第2データを第2ロジック値に設定することを特徴とする請求項18記載の遅延調節回路。 - 前記第1コンバータは、
抵抗を備えることを特徴とする請求項19記載の遅延調節回路。 - 前記コンバータ部を構成する第n(1<n<8である自然数)コンバータは、第n−1データに応答して前記比較部の第n出力信号を通過させ、第nデータを出力することを特徴とする請求項18記載の遅延調節回路。
- 前記第nコンバータは、
前記第n−1データに応答して前記比較部の第n出力信号を第1ノードに伝達する伝達ゲートと、
前記第n−1データに応答して前記第1ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記第1ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項21記載の遅延調節回路。 - 前記第nコンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に含むことを特徴とする請求項22記載の遅延調節回路。 - 前記第8コンバータは、
前記比較部の前記第8出力信号が第1ロジック値であると、前記第8データを第2ロジック値に設定することを特徴とする請求項18記載の遅延調節回路。 - 前記第8コンバータは、
前記第7データに応答して前記比較部の第8出力信号を第1ノードに伝達する第1伝達ゲートと、
前記第7データに応答して前記第1ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記比較部の前記第8出力信号に応答して前記第1ノードの信号を第2ノードに伝達する第2伝達ゲートと、
前記比較部の前記第8出力信号に応答して前記第2ノードを高電源電圧レベルに上昇させるプルアップトランジスタと、
前記第2ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項24記載の遅延調節回路。 - 前記第8コンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項25記載の遅延調節回路。 - 前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第2パルス発生器を更に備えることを特徴とする請求項12記載の遅延調節回路。 - 出力信号に応答して入力信号を第1時間遅延させる段階と、
前記入力信号と前記遅延した入力信号とを互いに比較し、第1信号を発生させる段階と、
前記入力信号に応答して第2信号を発生させる段階と、
前記第1信号と前記第2信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる段階と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記第1時間を2n(nは自然数)区間に分けるための前記出力信号を発生させる段階と、を備えることを特徴とする半導体装置の遅延調節方法。 - 入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる段階と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第1信号を発生させる段階と、を備えることを特徴とする遅延調節方法。 - 前記遅延調節方法は、
前記第1信号を第2信号に変換する段階を更に備えることを特徴とする請求項29記載の遅延調節方法。
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