JP6439367B2 - 遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサ - Google Patents

Description

本発明は，遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサに関する。

位相同期回路（ＤＬＬ：Delayed Locked Loop）は，入力クロックに位相同期した多相クロックを生成する。ＤＬＬは，入力クロックが伝播する遅延時間を可変制御可能な遅延回路と，遅延回路を伝播した伝播クロックと入力クロックとの位相を比較して位相差に対応する信号を出力する位相比較器と，位相比較器の出力に応じて充電電流または放電電流を生成するチャージポンプと，チャージポンプの電流により充電または放電される容量とを有し，容量の電圧が遅延回路の制御電圧として遅延回路にフィードバックされる。

ＤＬＬでは，位相同期すると遅延回路を伝播した伝播クロックは，入力クロックから一周期分（３６０°）遅延する。そのため，遅延回路を構成するＮ個の遅延バッファは，それぞれ入力クロックの３６０／Ｎ°の１〜Ｎ倍の位相を有する多相クロックを生成する。

ＤＬＬについては，以下の特許文献１，２に記載されている。また，ＰＬＬについては，以下の特許文献３に記載されている。

特開平１０−７９６６３号公報 特開２００２−４３９３４号公報 特開２００３−１７９４７０号公報

前述のとおり，ＤＬＬでは，遅延回路が入力クロックをその一周期分遅延させる。したがって，入力クロックの周波数が異なると遅延回路の遅延量も異ならせる必要がある。

しかしながら，ＤＬＬが使用される高速伝送システムは，対応する伝送レートが例えばレガシーな低速伝送システムのＧｂｐｓから高速伝送システムの数Ｇｂｐｓまでのきわめて広いレンジにわたり動作可能であることが求められる。したがって，ＤＬＬの遅延回路も広い周波数レンジに対応することが要求される。

そこで，実施の形態の第１の側面の目的は，広帯域のクロックに対応可能な遅延時間を可変制御可能な遅延回路，その遅延回路を有する位相同期回路，及びその位相同期回路を有するプロセッサを提供することにある。

本実施の形態の第１の側面は，直列に接続された２以上の遅延量可変制御可能な遅延ユニットをそれぞれ有する複数の遅延バッファと，
前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記第１の遅延ユニットの遅延量を制御する可変制御電圧を供給する可変制御電圧生成回路と，
前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路とを有し，
前記複数の遅延バッファは直列に接続され，前記直列に接続された複数の遅延バッファを入力信号が伝播する，遅延回路である。

第１の側面によれば，広帯域のクロックに対応可能になる。

本実施の形態におけるＤＬＬを有するプロセッサ間に高速伝送システムを配置した構成を示す図である。 プロセッサ間の高速データ通信を説明するタイミングチャート図である。 位相同期回路ＤＬＬの構成図である。 遅延バッファと遅延バッファを直列に接続した遅延回路の構成例を示す図である。 図４の遅延回路の可変制御電圧Ｖｃｎｔに対する遅延時間の制御範囲を示す図である。 遅延時間の制御範囲を拡大するために複数の遅延回路を切り替えて動作する遅延回路の一例を示す図である。 図６の遅延回路の遅延時間の制御範囲を示す図である。 本実施の形態における遅延回路を有する位相同期回路（ＤＬＬ）を示す図である。 本実施の形態における遅延回路を示す図である。 本実施の形態における固定制御電圧生成回路を示す図である。 固定制御電圧Ｖｃｎｔ１が高電圧と低電圧のいずれかになる場合の遅延回路の遅延量の制御範囲を示す図である。 固定制御電圧Ｖｃｎｔ１が５種類の電圧のいずれかになる場合の遅延回路の遅延時間の制御範囲を示す図である。 本実施の形態の遅延回路の遅延バッファの変形例を示す図である。 図１３の遅延回路の固定制御電圧生成回路を示す図である。 図１３，１４の遅延回路の遅延時間の制御範囲を示す図である。 第２の実施の形態におけるＤＬＬを示す図である。 第２の実施の形態におけるＤＬＬの固定制御電圧設定を説明する図である。 ＣＭＯＳインバータによる遅延バッファを有する遅延回路を有するＤＬＬを示す図である。 電流制御回路であるカレントミラー回路の一例を示す図である。

図１は，本実施の形態におけるＤＬＬを有するプロセッサ間に高速伝送システムを配置した構成を示す図である。図１には，第１のプロセッサＣＰＵ１と，第２のプロセッサＣＰＵ２が示される。図１では，第１のプロセッサＣＰＵ１と第２のＣＰＵ２との間で高速データ通信を行う。２つのプロセッサは，外部の水晶発振器など発振精度が高い発振器ＯＳＣが生成する基準クロックＲＣＬＫを入力し，基準クロックＲＣＬＫの位相に同期し逓倍したクロックＥＣＬＫを生成するＰＬＬを有する。プロセッサＣＰＵ１，ＣＰＵ２の内部回路（図示せず）は，このクロックＥＣＬＫに同期してそれぞれの動作を行う。

第１のプロセッサＣＰＵ１は，クロックＥＣＬＫに同期して生成したデータ信号ＤＡＴＡを，高速データ通信で第２のプロセッサ２に出力する。そして，第２のプロセッサＣＰＵ２は，受信したデータ信号ＤＡＴＡをラッチし内部回路に転送する。

図２は，プロセッサ間の高速データ通信を説明するタイミングチャート図である。図２を参照して図１のプロセッサ間の高速データ通信を説明する。まず，第１のプロセッサＣＰＵ１は，クロックＥＣＬＫを分周してクロックＣＬＫを生成する分周器ＤＩＶを有する。そして，４つのラッチ回路ＦＦが，パラレルの４つのデータ信号ＤＡＴＡを，クロックＣＬＫに同期し位相が異なる多相クロックＯＵＴ１−４にそれぞれ同期してラッチする。この位相が異なる多相クロックＯＵＴ１−４は，位相同期回路ＤＬＬが生成する。多相クロックＯＵＴ１−４は，クロックＣＬＫの位相９０°，１８０°，２７０°，３６０°を有する。さらに，マルチプレクサＭＵＸが，ラッチしたデータＤＡＴＡ１−４を，選択信号ＳＥＬ１−４に同期してパラレルシリアル変換し，変換したデータ信号ＤＡＴＡ＿Ｐを第２のプロセッサＣＰＵ２に送出する。選択信号ＳＥＬ１−４は，４つのラッチ回路ＦＦの遅延時間を考慮して生成されるタイミング信号である。そして，送出されたデータ信号ＤＡＴＡ＿Ｐは，高速データ通信で第２のプロセッサＣＰＵ２に伝送される。

第２のＣＰＵ２も同様に，ＰＬＬと，分周器ＤＩＶと，ＤＬＬとを有する。第２のＣＰＵ２では，タイミング比較回路２が高速データ通信で伝送されたデータＤＡＴＡの変化タイミングとＤＬＬが生成する４相クロックＯＵＴ１−４のタイミングとを比較し，４相クロックのタイミングがデータＤＡＴＡの変化タイミングの中心と一致するようにＤＬＬを制御する。そして，データ再生回路３が，タイミング調整された４相クロックに同期して入力されるデータＤＡＴＡをラッチする。そして，シリパラ変換回路４がシリアルパラレル変換して内部回路に出力する。

図３は，位相同期回路ＤＬＬの構成図である。図３のＤＬＬは，本実施の形態におけるＤＬＬの従来例に対応する。ＤＬＬは，複数の遅延バッファＢＵＦ１−４を直列に接続し，入力クロックＩ＿ＣＬＫを伝播し遅延した伝播クロックＰ＿ＣＬＫを出力する遅延回路１０を有する。さらに，ＤＬＬは，伝播クロックＰ＿ＣＬＫと入力クロックＩ＿ＣＬＫの位相を比較する位相比較器ＰＤと，位相比較器ＰＤが検出する位相差に応じて充電電流と放電電流を生成するチャージポンプＣＰと，積分容量１３とを有する。そして，積分容量１３の充電電圧Ｖｃｎｔは，可変制御電圧として，遅延回路１０内の遅延バッファＢＵＦ１−４にフィードバックされ，遅延バッファＢＵＦ１−４の遅延時間を可変制御する。

例えば，位相比較器ＰＤは，伝播クロックＰ＿ＣＬＫが入力クロックＩ＿ＣＬＫより位相が進んでいる場合ダウン信号ｄｎを生成し，チャージポンプＣＰはダウン信号ｄｎに応じて放電電流を生成し，積分容量１３の充電電圧Ｖｃｎｔを低下させる。この可変制御電圧Ｖｃｎｔの低下に応じて，各遅延バッファＢＵＦ１−４の動作速度が低下しそれぞれの遅延時間が長くなり，遅延回路１０の遅延時間が長くなる。その結果，伝播クロックＰ＿ＣＬＫの位相が遅れる。

逆に，位相比較器ＰＤは，伝播クロックＰ＿ＣＬＫが入力クロックＩ＿ＣＬＫより位相が遅れている場合アップ信号ｕｐを生成し，チャージポンプＣＰはアップ信号ｕｐに応じて充電電流を生成し，積分容量１３の充電電圧Ｖｃｎｔを上昇させる。この可変制御電圧Ｖｃｎｔの上昇に応じて，各遅延バッファＢＵＦ１−４の動作速度が上昇しそれぞれの遅延時間が短くなり，遅延回路１０の遅延時間が短くなる。その結果，伝播クロックＰ＿ＣＬＫの位相が進む。

その結果，ＤＬＬは，伝播クロックＰ＿ＣＬＫの位相を基準クロックである入力クロックＩ＿ＣＬＫの位相に一致させる。位相が一致したロック状態になると，入力クロックＩ＿ＣＬＫと伝播クロックＰ＿ＣＬＫとは３６０°の位相差を有する。その状態で，４つの遅延バッファＢＵＦ１−４が出力する遅延クロックＯＵＴ１−４は，入力クロックＩ＿ＣＬＫの位相９０°，１８０°，２７０°，３６０°と一致する位相を有する多相クロックになる。

図４は，遅延バッファと遅延バッファを直列に接続した遅延回路の構成例を示す図である。図４の遅延バッファＢＵＦ１−４は，一例としてカレントモードロジック（Current mode Logic:ＣＭＬ）回路である。すなわち，遅延バッファは，差動クロックＩＮ＿Ｐ，ＩＮ＿Ｎがゲートに供給されソースが共通に接続された１対のＮＭＯＳトランジスタＮ１，Ｎ２と，１対のトランジスタＮ１，Ｎ２のソースとグランド電源ＧＮＤとの間に設けられ，ゲートに可変制御電圧Ｖｃｎｔが供給されるＮＭＯＳトランジスタＮ３と，１対のトランジスタＮ１，Ｎ２のドレインと電源Ｖｄｄとの間にそれぞれ設けられた負荷Ｒ１，Ｒ２とを有する。そして，トランジスタＮ１のドレインから負側の出力クロックＯＵＴ＿Ｎが，トランジスタＮ２のドレインから正側の出力クロックＯＵＴ＿Ｐがそれぞれ出力される。

遅延バッファＢＵＦ１−４は，可変制御電圧ＶｃｎｔがトランジスタＮ３の閾値電圧Ｖｔｈより高い領域でより高い電圧になるとトランジスタＮ３の電流量が増大し，動作速度が速くなり遅延時間が短くなる。逆に，遅延バッファＢＵＦ１−４は，可変制御電圧ＶｃｎｔがトランジスタＮ３の閾値電圧Ｖｔｈより高い領域でより低い電圧になるとトランジスタＮ３の電流量が減少し，動作速度が遅くなり遅延時間が長くなる。

図４の遅延回路１０は，直列に接続した４つの遅延バッファＢＵＦ１−４を有し，差動の入力クロックＩＮ＿ＣＬＫ＿Ｐ，ＩＮ＿ＣＬＫ＿Ｎが４つの遅延バッファＢＵＦ１−４を伝播し，差動の伝播クロックＰ＿ＣＬＫ＿Ｐ，Ｐ＿ＣＬＫ＿Ｎを出力する。そして，図３のように，遅延回路１０がＤＬＬの遅延回路に利用されると，入力クロックと伝播クロックとの位相差が入力クロックの１周期（３６０°）となり，４つの遅延バッファＢＵＦ１−４が出力する遅延クロックＯＵＴ１−４は，それぞれ入力クロックの位相９０°，１８０°，２７０°，３６０°と一致する位相を有する。

ＣＭＬ回路は差動信号で動作し一定の電流で駆動するため，ＣＭＯＳ回路に比較して電源ノイズが少なく電源ノイズに起因するジッタを低減することができる。したがって，ＣＭＬによる遅延バッファを使用したＤＬＬは，ＤＬＬのジッタ特性が良くなることから注目されている。

一例として，ＣＭＬによる遅延バッファの最大周波数をｆmaxとすると，遅延バッファの一般的な設計限界によれば，遅延制御可能範囲は，例えば２／３ｆmax〜ｆmaxである。それに対して，ＤＬＬはレガシーな低速伝送システム，例えば数Ｇｂｐｓ，から，最新の高速伝送システム，例えば数１０Ｇｂｐｓまで対応することが要求されている。そのため，図３，４のように，可変制御電圧Ｖｃｎｔで遅延バッファの遅延時間を可変制御するだけでは，数１０倍の周波数レンジに対応することは困難である。

図５は，図４の遅延回路の可変制御電圧Ｖｃｎｔに対する遅延時間の制御範囲を示す図である。前述のとおり，可変制御電圧Ｖｃｎｔを高くすると遅延バッファの速度が上がり遅延時間が短くなり，逆に可変制御電圧Ｖｃｎｔを低くすると遅延バッファの速度が低下し遅延時間が長くなる。そして，その遅延時間の制御範囲は，前述のとおり例えば２／３ｆmax〜ｆmaxであるから，１倍〜１．５倍の遅延時間の範囲である。

図６は，遅延時間の制御範囲を拡大するために複数の遅延回路を切り替えて動作する遅延回路の一例を示す図である。図６の遅延回路１０は，ＣＭＬによる遅延バッファを４段接続した第１の遅延回路１０−１と，ＣＭＬによる遅延バッファを８段接続した第２の遅延回路１０−２と，スイッチＳＷ１，ＳＷ２とを有する。第１の遅延回路１０−１は図４と同じであるが，第２の遅延回路１０−２は８段のＣＭＬによる遅延バッファＢＵＦ１−８が直列に接続され，第１の遅延回路１０−１と同様に，可変制御電圧Ｖｃｎｔにより各段の遅延バッファの遅延時間が制御される。そして，スイッチＳＷ１，ＳＷ２を上側に接続した場合は，第１の遅延回路１０−１が遅延回路として動作し，各遅延バッファの制御範囲の４倍の制御範囲になる。逆に，スイッチＳＷ１，ＳＷ２を下側に接続した場合は，第２の遅延回路１０−２が遅延回路として動作し，各遅延バッファの制御範囲の８倍の遅延時間の制御範囲になる。

図７は，図６の遅延回路の遅延時間の制御範囲を示す図である。横軸の可変制御電圧Ｖｃｎｔに対して縦軸に遅延時間が示される。今仮に，各遅延バッファの制御範囲を２．０−３．０とした場合，４段の遅延バッファからなる第１の遅延回路１０−１の遅延制御範囲は８．０−１２．０となり，８段の遅延バッファからなる第２の遅延回路１０−２の遅延制御範囲は１６．０−２４．０となる。そのため，第１，第２の遅延回路１０−１，１０−２を切り替えても，遅延範囲１２．０−１６．０に制御することはできない。また，第１の遅延回路１０−１を使用した場合の遅延制御特性よりも第２の遅延回路１０−２を使用した場合の遅延制御特性のほうが可変制御電圧Ｖｃｎｔの変化に対する遅延量の変化がより大きくなる。したがって，ＤＬＬにおけるジッタ特性が異なるという問題が生じる。さらに，なによりも２種類の遅延回路１０−１，１０−２を有するため，回路規模が大きくなるという問題がある。

［本実施の形態における遅延回路，遅延回路を有するＤＬＬ］
図８は，本実施の形態における遅延回路を有する位相同期回路（ＤＬＬ）を示す図である。図８のＤＬＬは，直列に接続された４つ遅延バッファＢＵＦ１−４を有し，入力クロックＩ＿ＣＬＫを伝播し伝播クロックＰ＿ＣＬＫを出力する遅延回路１０と，伝播クロックＰ＿ＣＬＫと入力クロックＩ＿ＣＬＫの位相を比較する位相比較器ＰＤと，位相比較器ＰＤが出力する伝播クロックＰ＿ＣＬＫと入力クロックＩ＿ＣＬＫとの位相差に応じて充電電流または放電電流を生成するチャージポンプＣＰと，充電電流で充電され放電電流で放電される積分容量１３とを有する。さらに，各遅延バッファＢＵＦ１−４は，図示しないが，少なくとも２つの遅延量を可変制御可能な遅延ユニットを有する。

そして，積分容量１３の電圧Ｖｃｎｔ０は，可変制御電圧として各遅延バッファＢＵＦ１−４内の第１の遅延ユニットに供給され，遅延回路１０の遅延時間を可変制御して入力クロックＩ＿ＣＬＫと伝播クロックＰ＿ＣＬＫの位相が一致するように制御する。さらに，固定制御電圧生成回路１４が生成する固定制御電圧Ｖｃｎｔ１が，各遅延バッファＢＵＦ１−４内の第２の遅延ユニットに供給され，遅延回路１０の遅延量の制御範囲を固定制御電圧に対応した制御範囲に制御する。

このように，図８のＤＬＬは，各遅延バッファＢＵＦ１−４が遅延量を可変制御可能な少なくとも２つの遅延ユニットを有することと，その遅延ユニットのうち第１の遅延ユニットは可変制御電圧Ｖｃｎｔ０で遅延時間が制御されることに加えて，第２の遅延ユニットが固定制御電圧Ｖｃｎｔ１で遅延時間が変更されることが，図３のＤＬＬと異なる。

図９は，本実施の形態における遅延回路を示す図である。図９（Ｂ）には，遅延回路１０が示されている。図９（Ｂ）の遅延回路１０は，直列に接続した４つの遅延バッファＢＵＦ１−４を有し，差動の入力クロックＩＮ＿ＣＬＫ＿Ｐ，ＩＮ＿ＣＬＫ＿Ｎが４つの遅延バッファＢＵＦ１−４を伝播し，差動の伝播クロックＰ＿ＣＬＫ＿Ｐ，Ｐ＿ＣＬＫ＿Ｎを出力する。

図９（Ａ）は，各遅延バッファＢＵＦ１−４の回路を示す。各遅延バッファＢＵＦ１−４は，直列に接続された第１の遅延ユニットＣＭＬ１と第２の遅延ユニットＣＭＬ２を有する。第１，第２の遅延ユニットＣＭＬ１，ＣＬＭ２は，ＣＭＬ回路である。第１の遅延ユニットＣＭＬ１は，差動クロックＩＮ＿Ｐ，ＩＮ＿Ｎがゲートに供給されソースが共通に接続された１対のＮＭＯＳトランジスタＮ１，Ｎ２と，１対のトランジスタＮ１，Ｎ２のソースとグランド電源ＧＮＤとの間に設けられ，ゲートに可変制御電圧Ｖｃｎｔ２が供給されるＮＭＯＳトランジスタＮ３と，１対のトランジスタＮ１，Ｎ２のドレインと電源Ｖｄｄとの間にそれぞれ設けられた負荷Ｒ１，Ｒ２とを有する。この構成は，図４と同じである。

第２の遅延ユニットＣＭＬ２は，第１の遅延ユニットＣＭＬ１と同様に，トランジスタＮ２のドレインと，トランジスタＮ１のドレインとがゲートにそれぞれ供給されソースが共通に接続された１対のＮＭＯＳトランジスタＮ１１，Ｎ１２と，１対のトランジスタＮ１１，Ｎ１２のソースとグランド電源ＧＮＤとの間に設けられ，ゲートに固定制御電圧Ｖｃｎｔ１が供給されるＮＭＯＳトランジスタＮ１３と，１対のトランジスタＮ１１，Ｎ１２のドレインと電源Ｖｄｄとの間にそれぞれ設けられた負荷Ｒ１１，Ｒ１２とを有する。

そして，遅延回路１０を構成する４つの遅延バッファＢＵＦ１−４では，前段の遅延バッファの正，負の出力クロックＯＵＴ＿Ｐ，ＯＵＴ＿Ｎを，後段の遅延バッファの正，負の入力クロックＩＮ＿Ｐ，ＩＮ＿Ｎとして供給するように接続する。同様に，各遅延バッファＢＵＦ１−４内の第１の遅延ユニットＣＭＬ１の正，負の出力クロックを，第２の遅延ユニットＣＭＬ２の正，負の入力クロックとして供給するよう接続する。

図１０は，本実施の形態における固定制御電圧生成回路を示す図である。図１０（Ａ）の固定制御電圧生成回路は，固定制御電圧Ｖｃｎｔ１を，１ビットの制御コードｃｎｔに応じてスイッチＳＷにより高電圧Ｈｉと低電圧Ｌｏのいずれかに選択する。したがって，固定制御電圧Ｖｃｎｔ１は，高電圧Ｈｉに選択されると遅延回路の遅延時間の制御範囲をより短い範囲にする。また，固定制御電圧Ｖｃｎｔ１は，低電圧Ｌｏに選択されると遅延回路の遅延時間の制御範囲をより長い範囲にする。

図１１は，固定制御電圧Ｖｃｎｔ１が高電圧と低電圧のいずれかになる場合の遅延回路の遅延量の制御範囲を示す図である。例えば，図９の遅延回路において，第１，第２の遅延ユニットＣＭＬ１，ＣＭＬ２の制御範囲が２．０〜３．０とし，固定制御電圧Ｖｃｎｔ１が高電圧の時の遅延時間が２．０，低電圧の時の遅延時間が３．０とすると，固定制御電圧Ｖｃｎｔ１が高電圧（Ｈｉｇｈ）の場合は，｛（２．０〜３．０）＋２．０｝×４＝１６〜２０であり，固定制御電圧Ｖｃｎｔ１が低電圧（Ｌｏｗ）の場合は，｛（２．０〜３．０）＋３．０｝×４＝２０〜２４になる。

図１０（Ｂ）の固定制御電圧生成回路は，複数ビットの制御コードｃｎｔに応じて３以上の種類の電圧Ｖｃｎｔ０を出力するＤＡＣ（デジタルアナログコンバータ）である。すなわち，固定制御電圧生成回路は，電源ＶＤＤ，ＧＮＤ間に抵抗ラダー回路を有し，制御コードｃｎｔに応じて抵抗ラダーの多数の接続ノードのうち一つのノードを選択するセレクタＳＥＬを有する。

図１２は，固定制御電圧Ｖｃｎｔ１が５種類の電圧のいずれかになる場合の遅延回路の遅延時間の制御範囲を示す図である。図１２の例では，固定制御電圧Ｖｃｎｔ１が最大値（Ｍａｘ）の場合から最小値（Ｍｉｎ）の場合の間に，更に３種類の制御範囲を有する。よって，遅延回路が，図１１よりもより高い分解能で複数の制御範囲に制御される。

図１３は，本実施の形態の遅延回路の遅延バッファの変形例を示す図である。図１３の変形例は，各遅延バッファＢＵＦ１−４が，可変制御電圧Ｖｃｎｔ０で遅延制御される第１の遅延ユニットＣＭＬ１と，第１の固定制御電圧Ｖｃｎｔ１で遅延制御される第２の遅延ユニットＣＭＬ２と，第２の固定制御電圧Ｖｃｎｔ２で遅延制御される第３の遅延ユニットＣＭＬ３とを有する。遅延ユニットはいずれもＣＭＬ回路である。

そして，第２，第３の遅延ユニットの遅延特性は，例えば第２の遅延ユニットよりも第３の遅延ユニットのほうがより高速になるように設計されることが望ましい。例えば，望ましくは，第３の遅延ユニットＣＭＬ３のトランジスタＮ２１，２２，２３のトランジスタサイズ（チャネル幅）が第２の遅延ユニットＣＭＬ２のそれよりも大きく形成され，または第３の遅延ユニットＣＭＬ３の負荷Ｒ２１，Ｒ２２の抵抗値が，第２の遅延ユニットＣＭＬ２のそれよりも小さく形成される。その結果，第３の遅延ユニットＣＭＬ３のほうがより高速に動作し遅延時間はより短くなる。

図１４は，図１３の遅延回路の固定制御電圧生成回路を示す図である。図１４の固定制御電圧生成回路は，３抵抗の抵抗ラダーと２組のスイッチＳＷ１，ＳＷ２とを有する簡単な構成である。そして，スイッチＳＷ１により第１の固定制御電圧Ｖｃｎｔ１は高電圧Ｈｉと低電圧Ｌｏのいずれかに選択され，スイッチＳＷ２により第２の固定制御電圧Ｖｃｎｔ２も高電圧Ｈｉと低電圧Ｌｏのいずれかに選択される。

第２の遅延ユニットＣＭＬ２の遅延時間は，同じ高電圧Ｈｉ，低電圧Ｌｏでも，第３の遅延ユニットＣＭＬ３の遅延時間より長い。この遅延時間の重み付けにより，２つの固定制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２をそれぞれ高電圧Ｈｉ，低電圧Ｌｏのいずれかに制御することで，遅延回路を４種類の可変遅延範囲に制御することができる。

図１５は，図１３，１４の遅延回路の遅延時間の制御範囲を示す図である。第１，第２の固定制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２がＨｉ，Ｈｉに制御されると最小遅延時間の可変遅延範囲になり，Ｌｏ，Ｌｏに制御されると最大遅延時間の制御範囲になる。さらに，第１，第２の固定制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２がＨｉ，Ｌｏに制御されると２番目に短い制御範囲になり，Ｌｏ，Ｈｉに制御されると３番目に短い制御範囲になる。よって，それぞれがＨｉ，Ｌｏのいずれかになる２つの固定制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２により，遅延回路は４種類の制御範囲を有することができる。もし，第１，第２の遅延ユニットの特性が等しい場合は，２つの固定制御電圧で３種類の制御範囲にしか制御できない。

上記のＤＬＬに対して，固定制御電圧生成回路にどの固定制御電圧を出力するかを電源起動時やスリープモードからの復帰時に設定する必要がある。図１に示されるとおり，一例として，電源起動時などにおいて，ＣＰＵコア１がレジスタＲＥＧ１に制御コードｃｎｔを設定する。その結果，ＤＬＬの個別制御電圧生成回路は，レジスタＲＥＧ１に設定された制御コードｃｎｔに対応した個別制御電圧を生成する。

［第２の実施の形態におけるＤＬＬ］
図１６は，第２の実施の形態におけるＤＬＬを示す図である。第２の実施の形態のＤＬＬは，後述するとおり，電源起動時などにおいて，自発的動作により対応すべき入力クロックの速度に応じた最適な遅延量の制御範囲になるように固定制御電圧を設定する。

図１６のＤＬＬは，図８と同様に，遅延回路１０と，位相比較器ＰＤと，チャージポンプＣＰと，積分容量１３とを有し，遅延回路１０の４つの遅延バッファＢＵＦ１−４は図９，図１３のように複数のＣＭＬによる遅延ユニットを有し，積分容量１３の電圧Ｖｃｎｔ０が可変制御電圧として遅延バッファＢＵＦ１−４内の第１の遅延ユニットＣＭＬ１に入力され，固定制御電圧生成回路１４が生成する固定制御電圧Ｖｃｎｔ［ｎ：１］が遅延バッファＢＵＦ１−４内の第１の遅延ユニット以外の遅延ユニットに入力される。なお，遅延バッファが図９のように第１の遅延ユニットＣＭＬ１以外に第２の遅延ユニットＣＭＬ２を１個のみを有する場合は，固定制御電圧はＶｃｎｔ１と１つだけになる。その場合は，固定制御電圧生成回路１４は，図１０のように４以上の電圧の固定制御電圧Ｖｃｎｔ１を制御コードｃｎｔに応じて生成する。

図１６のＤＬＬは，固定制御電圧制御回路１５とロック検出回路１６を有する点で図８のＤＬＬと異なる。固定制御電圧制御回路１５は，電源起動時やスリープ状態からの復帰時などに生成される起動信号ＳＴに応答して，制御コードｃｎｔを最大値から最小値に向かってまたは最小値から最大値に向かって順番に変更し，固定制御電圧生成回路１４に固定制御電圧Ｖｃｎｔ［ｎ：１］を最大値から最小値に向かってまたは最小値から最大値に向かって順番に生成させ，各固定制御電圧Ｖｃｎｔ［ｎ：１］においてロック検出回路１６がロック状態を検出したか否かをロック検出信号ＬＫにより監視する。

ロック検出回路１６は，位相比較器ＰＤの位相比較結果を示すアップ信号ｕｐとダウン信号ｄｎに基づいて，伝播クロックＰ＿ＣＬＫと入力クロックＩ＿ＣＬＫの位相が一致するロック状態になったか否かを検出し，ロック検出信号ＬＫを出力する。理想的にはアップ信号ｕｐもダウン信号ｄｎも生成されない状態がロック状態であるが，若干のジッタを許容する場合は，アップ信号ｕｐとダウン信号ｄｎのパルス幅が基準値以下になればロック状態と判定される。

そして，固定制御電圧制御回路１５は，ロック状態が検出された最小固定制御電圧と最大固定制御電圧の中間の電圧に対する制御コードｃｎｔを最適な制御コードとして設定する。これにより，固定制御電圧生成回路１４は，設定された制御コードｃｎｔに対応する最適な固定制御電圧Ｖｃｎｔ［ｎ：１］を遅延バッファＢＵＲ１−４に出力する。

図１７は，第２の実施の形態におけるＤＬＬの固定制御電圧設定を説明する図である。仮に，ＤＬＬが動作する環境でのクロックの１周期の時間がＤｔとする。その場合，ＤＬＬは，図１７において遅延時間Ｄｔに位相同期することが必要になる。

そこで，前述のとおり固定制御電圧制御回路１５は，固定制御電圧Ｖｃｎｔ［ｎ：１］を最大値から最小値に向かってまたはその逆方向に順次変更しながら，各固定制御電圧でのロック検出信号ＬＫを監視する。その結果，図１７に示されるとおり，固定制御電圧Ｖｃｎｔ［ｎ：１］が最大値から４つの電圧においてロック検出が行われる。そして，固定制御電圧制御回路１５は，ロック検出された４つの電圧のうち中央の電圧（４つの電圧のうち中央の２つの電圧のいずれか）を固定制御電圧として設定する。具体的には，固定制御電圧制御回路１５は，中央の制御範囲に対応する固定制御電圧に対応する制御コードｃｎｔをレジスタに記憶して固定制御電圧を設定する。

このように設定された固定制御電圧下での可変制御電圧Ｖｃｎｔ０による遅延量の制御範囲は，ロックインする可変制御電圧Ｖｃｎｔ０の電圧をほぼ中心とする制御範囲になる。したがって，より適切な遅延量の制御を行うことができる。また，ＤＬＬの入力クロックＩ＿ＣＬＫの周波数の微少な変動（ジッタ）に対応することができるし，ＤＬＬの可変制御電圧Ｖｃｎｔ０の大きな変動にも対応することができる。

［ＣＭＯＳインバータによる遅延バッファを有する遅延回路］
図１８は，ＣＭＯＳインバータによる遅延バッファを有する遅延回路を有するＤＬＬを示す図である。前述のＤＬＬの遅延バッファは２以上のＣＭＬ回路で構成されている。それに対して，図１８のＤＬＬの遅延回路１０の遅延バッファＢＵＦ１−４は，２つのＣＭＯＳインバータを直列に接続した構成である。

図１８中には，遅延バッファＢＵＦ１を構成する２つのＣＭＯＳインバータが示されている。すなわち，ＮＭＯＳトランジスタＮ３１，Ｎ３２と，ＰＭＯＳトランジスタＰ３１，Ｐ３２とを有する第１のＣＭＯＳ遅延ユニットＣＭＯＳ１と，ＮＭＯＳトランジスタＮ４１，Ｎ４２と，ＰＭＯＳトランジスタＰ４１，Ｐ４２とを有する第２のＣＭＯＳ遅延ユニットＣＭＯＳ２とを有する。

これらのＣＭＯＳインバータＣＭＯＳ１，ＣＭＯＳ２では，トランジスタＮ３１とＰ３１及びトランジスタＮ４１とＰ４１のゲートに入力クロックＩ＿ＣＬＫが入力され伝播し，トランジスタＮ３２とＰ３２及びトランジスタＮ４２とＰ４２のゲートには，固定制御電圧Ｖｃｎｔ１に応じた電圧と，可変制御電圧Ｖｃｎｔ０に応じた電圧とそれぞれが印加され，ＣＭＯＳインバータの遅延時間が制御される。すなわち，第１のＣＭＯＳインバータＣＭＯＳ１は，固定制御電圧Ｖｃｎｔ１によってカレントミラー回路２１を介して電流量が制御されその結果遅延時間が制御される。同様に，第２のＣＭＯＳインバータＣＭＯＳ２は，可変制御電圧Ｖｃｎｔ０によってカレントミラー回路２０を介して電流量が制御されその結果遅延時間が制御される。したがって，カレントミラー回路は，制御電圧に応じて電流量を制御する電流制御回路である。なお，第１，第２のＣＭＯＳインバータと，固定制御電圧Ｖｃｎｔ１，可変制御電圧Ｖｃｎｔ０の関係が逆になっても良い。

図１９は，電流制御回路であるカレントミラー回路の一例を示す図である。図１９は，一例として，第１のＣＭＯＳインバータＣＭＯＳ１に制御電圧を供給するカレントミラー回路２１が示されている。カレントミラー回路２１は，制御電圧Ｖｃｎｔ１がゲートに入力されるＮＭＯＳトランジスタＮ５１と，ゲートが共通に接続されたＰＭＯＳトランジスタＰ５２，Ｐ５３と，トランジスタＰ５３に接続されたＮＭＯＳトランジスタＮ５４を有する。トランジスタＰ５２，Ｐ５３のゲート電圧がＣＭＯＳインバータのトランジスタＰ３２のゲートに接続され，トランジスタＮ５４のゲート電圧がＣＭＯＳインバータのトランジスタＮ３２のゲートに接続される。

カレントミラー回路２１の動作は次のとおりである。制御電圧Ｖｃｎｔ１が低くなると，トランジスタＮ５１の導通抵抗が上昇し電流が低下し，ドレイン電圧が上昇し，トランジスタＰ５２の電流量も低下する。カレントミラー回路において同じゲート電圧を有するトランジスタＰ５２，Ｐ５３，Ｐ３２は，それぞれのトランジスタサイズに比例した電流を流す。例えば，同じゲート電圧を有するトランジスタＰ５２，Ｐ５３，Ｐ３２は，同じトランジスタサイズであれば，ドレイン電流を流す。したがって，トランジスタＰ５２の電流低下によりＣＭＯＳインバータのトランジスタＰ３２の電流も低下する。さらに，カレントミラー回路内のトランジスタＮ５４のドレイン電流も低下し，トランジスタＮ５４とゲートが共通接続されているＣＭＯＳインバータのトランジスタＮ３２の電流も低下する。トランジスタＰ３２，Ｎ３２の電流の低下は，ＣＭＯＳインバータの遅延時間を長くする。

逆に，制御電圧Ｖｃｎｔ１が高くなると，上記と逆の動作になり，ＣＭＯＳインバータのトランジスタＰ３２，Ｎ３２の電流が上昇する。トランジスタＰ３２，Ｎ３２の電流の上昇は，ＣＭＯＳインバータの遅延時間を短くする。

以上のとおり，図１９のＣＭＯＳインバータＣＭＯＳ１とカレントミラー回路２１においても，前述のＣＭＬ回路による遅延ユニットと同様に，制御電圧Ｖｃｎｔ１が上昇すればＣＭＯＳインバータで構成される遅延ユニットＣＭＯＳ１の遅延時間が短くなり，制御電圧Ｖｃｎｔ１が下降すれば遅延時間が長くなる。

したがって，図１８のＤＬＬ回路の遅延回路１０は，図８のＤＬＬ回路の遅延回路１０と同様に，固定制御電圧Ｖｃｎｔ１によって遅延回路１０の遅延量の制御範囲を変更することができ，可変制御電圧Ｖｃｎｔ０によって遅延回路１０の遅延時間を可変制御することができる。

図１８のＤＬＬにおいて，遅延回路１０の遅延バッファＢＵＦ１−４を３個以上の遅延ユニットＣＭＯＳを直列に接続した構成にして，第１の遅延ユニットを可変制御電圧Ｖｃｎｔ０により遅延制御し，第１の遅延ユニット以外の遅延ユニットを複数の固定制御電圧Ｖｃｎｔ［ｎ：１］でそれぞれ遅延制御するようにしてもよい。その結果，図１３，１４，１５と同様の構成にすることができる。

以上のとおり，本実施の形態における遅延回路及び遅延回路を有するＤＬＬは，固定制御電圧により可変制御電圧による遅延量の制御範囲を変更することができ，広い帯域のクロックに対応することができる。したがって，実施の形態のＤＬＬをプロセッサに内蔵する場合は，プロセッサの基準クロックについて広い帯域に対応することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
直列に接続された２以上の遅延量可変制御可能な遅延ユニットをそれぞれ有する複数の遅延バッファと，
前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記第１の遅延ユニットの遅延量を制御する可変制御電圧を供給する可変制御電圧生成回路と，
前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路とを有し，
前記複数の遅延バッファは直列に接続され，前記直列に接続された複数の遅延バッファを入力信号が伝播する，遅延回路。

（付記２）
前記遅延ユニットは，入力信号がゲートに供給されソースが共通に接続された１対の第１，第２のトランジスタと，前記１対の第１，第２のトランジスタのソースと電源との間に設けられゲートに制御電圧が供給される第２のトランジスタとを有するカレントモードロジック回路を有し，
前記可変制御電圧が前記第１の遅延ユニットのカレントモードロジック回路の前記第２のトランジスタのゲートに供給され，前記固定制御電圧が前記第２の遅延ユニットのカレントモードロジック回路の前記第２のトランジスタのゲートに供給される，付記１に記載の遅延回路。

（付記３）
前記遅延ユニットは，入力信号がゲートに供給されドレインが接続された第１のＰ型トランジスタ及び第１のＮ型トランジスタと，前記第１のＰ型トランジスタのソースと第１の電源との間に設けられた第２のＰ型トランジスタと，前記第１のＮ型トランジスタのソースと第２の電源との間に設けられた第２のＮ型トランジスタとを有するインバータ回路を有し，
さらに，
前記可変制御電圧に対応する第１，第２の制御電圧を，前記第１の遅延ユニットのインバータ回路の前記第２のＰ型，Ｎ型トランジスタのゲートにそれぞれ供給する第１の電流制御回路と，
前記固定制御電圧に対応する第３，第４の制御電圧を，前記第２の遅延ユニットのインバータ回路の前記第２のＰ型，Ｎ型トランジスタのゲートにそれぞれ供給する第２の電流制御回路とを有する，付記１に記載の遅延回路。

（付記４）
前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記固定制御電圧に応じて，異なる可変遅延範囲に制御される，付記１に記載の遅延回路。

（付記５）
前記複数の遅延バッファそれぞれが複数の前記第２の遅延ユニットを有し，
前記固定制御電圧生成回路は，前記複数の第２の遅延ユニットにそれぞれの固定制御電圧を供給し，
前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記複数の固定制御電圧の組合せに応じて，異なる可変遅延範囲に制御される，付記１に記載の遅延回路。

（付記６）
さらに，
前記固定制御電圧生成回路は，制御コードに応じて複数の電圧を前記固定制御電圧として生成する，付記１に記載の遅延回路。

（付記７）
前記固定制御電圧生成回路は，前記制御コードに応じて高電圧または低電圧を前記固定制御電圧として生成する，付記５に記載の遅延回路。

（付記８）
前記固定制御電圧生成回路は，前記制御コードに応じて３種類以上の電圧を前記固定制御電圧として生成する，付記５に記載の遅延回路。

（付記９）
直列に接続された複数の遅延バッファを有し，前記遅延バッファは直列に接続された２以上の遅延量可変制御可能な遅延ユニットを有し，入力クロックを伝播し伝播クロックを出力する遅延回路と，
前記伝播クロックと前記入力クロックの位相を比較する位相比較器と，
前記位相比較器が出力する前記伝播クロックと前記入力クロックの位相差に応じて充電電流と放電電流を生成するチャージポンプと，
前記充電電流で充電され前記放電電流で放電される容量と，
前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記容量の電圧を前記第１の遅延ユニットの遅延量を制御する可変制御電圧として供給する可変制御電圧配線と，
前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路とを有する位相同期回路。

（付記１０）
前記遅延ユニットは，入力信号がゲートに供給されソースが共通に接続された１対の第１，第２のトランジスタと，前記１対の第１，第２のトランジスタのソースと電源との間に設けられゲートに制御電圧が供給される第２のトランジスタとを有するカレントモードロジック回路を有し，
前記可変制御電圧が前記第１の遅延ユニットのカレントモードロジック回路の前記第２のトランジスタのゲートに供給され，前記固定制御電圧が前記第２の遅延ユニットのカレントモードロジック回路の前記第２のトランジスタのゲートに供給される，付記９に記載の位相同期回路。

（付記１１）
前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記固定制御電圧に応じて，異なる可変遅延範囲に制御される，付記９に記載の位相同期回路。

（付記１２）
前記位相比較器の比較結果に応じて前記入力クロックと前記遅延クロックの位相が一致するロック状態を検出するロック検出回路と，
前記固定制御電圧生成回路に前記複数の固定制御電圧を順番に生成させ，前記ロック検出回路がロック状態を検出した最大固定制御電圧と最小固定制御電圧との中間の電圧を前記固定制御電圧として前記固定制御電圧生成回路に出力させる固定制御電圧制御回路とを有する，付記９に記載の位相同期回路。

（付記１３）
入力クロックから前記入力クロックと異なる位相の遅延クロックを生成する位相同期回路と，
前記位相同期回路が生成する遅延クロックに同期してデータ信号をラッチし外部に出力するデータ信号出力回路とを有し，
前記位相同期回路は，
直列に接続された複数の遅延バッファを有し，前記遅延バッファは直列に接続された２以上の遅延量可変制御可能な遅延ユニットを有し，入力クロックを伝播し伝播クロックを出力する遅延回路と，
前記伝播クロックと前記入力クロックの位相を比較する位相比較器と，
前記位相比較器が出力する前記伝播クロックと前記入力クロックの位相差に応じて充電電流と放電電流を生成するチャージポンプと，
前記充電電流で充電され前記放電電流で放電される積分容量と，
前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記積分容量の電圧を前記第１の遅延ユニットの遅延量を制御する可変制御電圧として供給する可変制御電圧配線と，
前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路とを有する，プロセッサ。

１０：遅延量が可変制御可能な遅延回路，電圧制御遅延ライン
ＣＭＬ，ＣＭＯＳ：遅延ユニット
ＢＵＦ１−４：遅延バッファ
ＤＬＬ：位相同期回路（ＤＬＬ）
ＰＤ：位相比較器（ＰＤ）
ＣＰ：チャージポンプ（ＣＰ）
１３：容量，積分容量
Ｖｃｎｔ０：可変制御電圧
Ｖｃｎｔ１，Ｖｃｎｔ［ｎ：１］：固定制御電圧
ＣＰＵ１，ＣＰＵ２：プロセッサ，演算処理装置
１４：可変制御電圧生成回路
Ｉ＿ＣＬＫ：入力クロック
Ｐ＿ＣＬＫ：伝播クロック
ＯＵＴ１−４：遅延クロック

Claims (8)

1. 直列に接続された２以上の遅延量可変制御可能な遅延ユニットをそれぞれ有する複数の遅延バッファと，
   前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記第１の遅延ユニットの遅延量を制御する可変制御電圧を供給する可変制御電圧生成回路と，
   前記複数の遅延バッファそれぞれが有する複数の第２の遅延ユニットに，前記複数の第２の遅延ユニットの遅延量をそれぞれ制御する，複数の固定制御電圧のうちいずれかの固定制御電圧をそれぞれ供給する固定制御電圧生成回路とを有し，
   前記複数の遅延バッファは直列に接続され，前記直列に接続された複数の遅延バッファを入力信号が伝播し，
   前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記複数の固定制御電圧の組合せに応じて，異なる可変遅延範囲に制御される，遅延回路。
2. 前記遅延ユニットは，入力信号がゲートに供給されソースが共通に接続された１対の第１，第２のトランジスタと，前記１対の第１，第２のトランジスタのソースと電源との間に設けられゲートに制御電圧が供給される第３のトランジスタとを有するカレントモードロジック回路を有し，
   前記可変制御電圧が前記第１の遅延ユニットのカレントモードロジック回路の前記第３のトランジスタのゲートに供給され，前記固定制御電圧が前記第２の遅延ユニットのカレントモードロジック回路の前記第３のトランジスタのゲートに供給される，請求項１に記載の遅延回路。
3. 前記遅延ユニットは，入力信号がゲートに供給されドレインが接続された第１のＰ型トランジスタ及び第１のＮ型トランジスタと，前記第１のＰ型トランジスタのソースと第１の電源との間に設けられた第２のＰ型トランジスタと，前記第１のＮ型トランジスタのソースと第２の電源との間に設けられた第２のＮ型トランジスタとを有するインバータ回路を有し，
   さらに，
   前記可変制御電圧に対応する第１，第２の制御電圧を，前記第１の遅延ユニットのインバータ回路の前記第２のＰ型，Ｎ型トランジスタのゲートにそれぞれ供給する第１の電流制御回路と，
   前記固定制御電圧に対応する第３，第４の制御電圧を，前記第２の遅延ユニットのインバータ回路の前記第２のＰ型，Ｎ型トランジスタのゲートにそれぞれ供給する第２の電流制御回路とを有する，請求項１に記載の遅延回路。
4. さらに，
   前記固定制御電圧生成回路は，制御コードに応じて複数の電圧を前記固定制御電圧として生成する，請求項１に記載の遅延回路。
5. 直列に接続された複数の遅延バッファを有し，前記遅延バッファは直列に接続された２以上の遅延量可変制御可能な遅延ユニットを有し，入力クロックを伝播し伝播クロックを出力する遅延回路と，
   前記伝播クロックと前記入力クロックの位相を比較する位相比較器と，
   前記位相比較器が出力する前記伝播クロックと前記入力クロックの位相差に応じて充電電流と放電電流を生成するチャージポンプと，
   前記充電電流で充電され前記放電電流で放電される容量と，
   前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記容量の電圧を前記第１の遅延ユニットの遅延量を制御する可変制御電圧として供給する可変制御電圧配線と，
   前記複数の遅延バッファそれぞれが有する複数の第２の遅延ユニットに，前記複数の第２の遅延ユニットの遅延量をそれぞれ制御する，複数の固定制御電圧のうちいずれかの固定制御電圧をそれぞれ供給する固定制御電圧生成回路とを有し，
   前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記複数の固定制御電圧の組合せに応じて，異なる可変遅延範囲に制御される位相同期回路。
6. 直列に接続された複数の遅延バッファを有し，前記遅延バッファは直列に接続された２以上の遅延量可変制御可能な遅延ユニットを有し，入力クロックを伝播し伝播クロックを出力する遅延回路と，
   前記伝播クロックと前記入力クロックの位相を比較する位相比較器と，
   前記位相比較器が出力する前記伝播クロックと前記入力クロックの位相差に応じて充電電流と放電電流を生成するチャージポンプと，
   前記充電電流で充電され前記放電電流で放電される容量と，
   前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記容量の電圧を前記第１の遅延ユニットの遅延量を制御する可変制御電圧として供給する可変制御電圧配線と，
   前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路と，
   前記位相比較器の比較結果に応じて前記入力クロックと前記伝播クロックの位相が一致するロック状態を検出するロック検出回路と，
   前記固定制御電圧生成回路に前記複数の固定制御電圧を順番に生成させ，前記ロック検出回路がロック状態を検出した最大固定制御電圧と最小固定制御電圧との中間の電圧を前記固定制御電圧として前記固定制御電圧生成回路に出力させる固定制御電圧制御回路とを有する位相同期回路。
7. 入力クロックから前記入力クロックと異なる位相の伝播クロックを生成する位相同期回路と，
   前記位相同期回路が生成する伝播クロックに同期してデータ信号をラッチし外部に出力するデータ信号出力回路とを有し，
   前記位相同期回路は，
   直列に接続された複数の遅延バッファを有し，前記遅延バッファは直列に接続された２以上の遅延量可変制御可能な遅延ユニットを有し，入力クロックを伝播し伝播クロックを出力する遅延回路と，
   前記伝播クロックと前記入力クロックの位相を比較する位相比較器と，
   前記位相比較器が出力する前記伝播クロックと前記入力クロックの位相差に応じて充電電流と放電電流を生成するチャージポンプと，
   前記充電電流で充電され前記放電電流で放電される積分容量と，
   前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記積分容量の電圧を前記第１の遅延ユニットの遅延量を制御する可変制御電圧として供給する可変制御電圧配線と，
   前記複数の遅延バッファそれぞれが有する複数の第２の遅延ユニットに，前記複数の第２の遅延ユニットの遅延量をそれぞれ制御する，複数の固定制御電圧のうちいずれかの固定制御電圧をそれぞれ供給する固定制御電圧生成回路とを有し，
   前記直列に接続された複数の遅延バッファの前記可変制御電圧による制御範囲が，前記複数の固定制御電圧の組合せに応じて，異なる可変遅延範囲に制御される，プロセッサ。
8. 直列に接続された２以上の遅延量可変制御可能な遅延ユニットをそれぞれ有する複数の遅延バッファと，
   前記複数の遅延バッファそれぞれが有する第１の遅延ユニットに，前記第１の遅延ユニットの遅延量を制御する可変制御電圧を供給する可変制御電圧生成回路と，
   前記複数の遅延バッファそれぞれが有する第２の遅延ユニットに，前記第２の遅延ユニットの遅延量を制御する複数の固定制御電圧のうちいずれかの固定制御電圧を供給する固定制御電圧生成回路とを有し，
   前記複数の遅延バッファは直列に接続され，前記直列に接続された複数の遅延バッファを入力信号が伝播し，
   前記遅延ユニットは，入力信号がゲートに供給されソースが共通に接続された１対の第１，第２のトランジスタと，前記１対の第１，第２のトランジスタのソースと電源との間に設けられゲートに制御電圧が供給される第３のトランジスタとを有するカレントモードロジック回路を有し，
   前記可変制御電圧が前記第１の遅延ユニットのカレントモードロジック回路の前記第３のトランジスタのゲートに供給され，前記固定制御電圧が前記第２の遅延ユニットのカレントモードロジック回路の前記第３のトランジスタのゲートに供給される，遅延回路。

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