JP2009135673A - 遅延調整回路 - Google Patents

Abstract

【課題】遅延の調整範囲を拡大し、遅延時間を長くした場合に遅延回路のスルーレートが長くなりノイズ耐性の悪化するという事態の発生を回避できる遅延調整回路の提供。
【解決手段】 Ｎ段の差動遅延回路（１−１、２−１、３−１、４−１、５−１）を備えた遅延回路列と、Ｎ段の差動インターポレータ（１１、１２、１３、１４、１５）と、を備え、Ｍ段目（ただし、Ｍ＜Ｎ）の差動インターポレータには、Ｍ段目の差動遅延回路の出力と、Ｍ＋１段目の差動インターポレータの出力を入力し、Ｎ段目の差動インターポレータ（１５）は、Ｎ段目の差動遅延回路（５−１）を入力し、合成比率を１００％として合成し、１段からＮ−１段の差動インターポレータのうち、１つの差動インターポレータが、デジタルアナログ変換器（ＤＡＣ）（７）からのアナログ信号に応じて０％と１００％の範囲で波形合成を行い、１段目のインターポレータの出力が、遅延調整された出力信号とされる。
【選択図】図１

Description

本発明は、遅延調整回路に関し、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）に適用して好適な遅延調整回路に関する。

高速データ転送を行うシステムにおいては、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）のような内部クロック信号の遅延調整を行う回路が多用されている。遅延調整回路の基本回路が、ＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ；電圧制御ディレイライン）のような電圧レベルなどによって遅延調整を行う回路である。ある特定の周波数のみでの動作の場合、ＶＣＤＬもそれにあわせた設計となるが、例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）２のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、クロック周期（ｔＣＫ）として、高速側は２ｎｓ、低速側は８ｎｓで動作する必要がある。広い周波数域をカバーし、且つ、安定して動作する必要がある。

図９（Ａ）は、関連技術のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）の構成の一例を示す図である（非特許文献１参照）。差動遅延回路（差動増幅回路）を複数段備え、バイアス電圧により遅延時間を可変するＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）２０を備え、ＶＣＤＬ２０の最終段の差動増幅回路（バッファ）３０は、前段の差動出力を受けシングルエンデッドで出力する。入力と出力の位相差を比較する位相検出器（位相比較器）（ＰＤ）６０と、位相検出器６０での比較結果を受け、入力と出力の位相差に応じて、アップダウンカウントする位相調整カウンタ５０と、位相調整カウンタ５０のカウント値を受けアナログ信号に変換してバイアス電圧をＶＣＤＬ２０に供給するＤ／Ａ変換器４０を備えている。図９（Ｂ）、図９（Ｃ）は、図９（Ａ）のＶＣＤＬ２０を構成する３段分の差動遅延回路の構成を示す図である。

図９（Ｃ）を参照すると、差動遅延回路は、ソースが共通接続されドレインが負荷素子Ｌ１、Ｌ２を介して電源に接続されたＮチャネルＭＯＳトランジスタＮ１、Ｎ２よりなる差動対を備え、差動対の共通ソースは、ゲートにバイアス電圧Ｖｂｉａｓを入力する電流源トランジスタＮ３のドレインに接続されており、前段の差動対のドレインが後段の差動対のゲートにそれぞれ接続されている。図９に示した構成は、差動増幅回路の遅延のレベルを調整してＶＣＤＬそのものの遅延を変化させている。

Ｒ．Ｊａｃｏｂ Ｂａｋｅｒ、「ＣＭＯＳ」、第２版、ＷＩＬＥＹ ＩＮＴＥＲＳＣＩＥＮＣＥ、２００５年、 第５９８頁

図９に示した構成において、１個の差動遅延回路（差動増幅回路）の遅延制御範囲は限られており、その調整範囲により、ＶＣＤＬの全体調整範囲も制限される。

ＶＣＤＬを構成する差動遅延回路（差動増幅回路）の遅延を長くすることは、信号のスルーレートを下げることになる。この場合、ノイズに対する耐性が悪化することになる。

したがって、本発明の目的は、遅延の調整範囲を拡大する遅延調整回路を提供することにある。

また本発明の他の目的は、遅延時間を長くした場合にも、遅延回路のスルーレートが長くなりノイズ耐性の悪化するという事態の発生を回避する遅延調整回路を提供することにある。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面によれば、初段に入力された信号を後段に伝播させる複数段の遅延回路よりなるディレイライン（遅延回路列）と、信号伝播が前記ディレイラインの信号伝播の向きと逆向きとなるように配設された複数段のインターポレータと、を備え、前記複数段のインターポレータのうち少なくとも一のインターポレータは、対応する段の前記遅延回路からの信号と、後段のインターポレータから出力される信号とを入力し、与えられた制御信号で規定される比率で入力した２つの信号を合成して出力し、最終段に位置するインターポレータには、前記最終段のインターポレータに対応した段の前記遅延回路からの信号が入力され、１段目のインターポレータの出力から遅延調整された信号が出力される遅延調整回路が提供される。

本発明においては、前記遅延回路列の遅延回路が、入力信号を差動で受け、出力信号を差動で出力する差動遅延回路を含む。

本発明においては、前記一のインターポレータが、出力対同士が共通接続されて負荷素子対に接続され、前記出力対と前記負荷素子対の接続点から差動出力信号を出力する第１、第２の差動増幅回路を備え、
前記第１の差動増幅回路は、前記遅延回路の出力を差動入力し、
前記第２の差動増幅回路は、前記前段のインターポレータの差動出力を差動入力し、
前記第１、第２の差動増幅回路は、前記制御信号を受け、駆動電流を可変させ、遅延出力を可変させる。

本発明においては、前記最終段のインターポレータが、前記最終段のインターポレータに対応した段の前記遅延回路からの差動信号を差動入力する第１の差動増幅回路を備えている。

本発明において、前記第１の差増増幅器は、出力対同士が共通に接続されて前記負荷素子対に接続される第１の差動対と、前記第１の差動対に駆動電流を供給する第１の電流源と、を備えている。前記第２の差増増幅器は、出力対同士が共通に接続されて前記負荷素子対に接続される第２の差動対と、前記第２の差動対に駆動電流を供給する第２の電流源と、を備えている。前記第１の電流源には、前記制御信号として、前記第１の電流源の電流値を制御する第１のバイアス電圧が供給され、前記第２の電流源には、前記制御信号として、前記第２の電流源の電流値を制御する第２のバイアス電圧が供給される。

本発明において、前記第１の差増増幅器は、出力対同士が共通に接続されて前記負荷素子対に接続される第１の差動対と、前記第１の差動対に駆動電流を供給する第１の電流源と、前記第１の電流源の電流パスをオン・オフする第１のスイッチと、を備えている。前記第２の差増増幅器は、出力対同士が共通に接続されて前記負荷素子対に接続される第２の差動対と、前記第２の差動対に駆動電流を供給する第２の電流源と、前記第２の電流源の電流パスをオン・オフする第２のスイッチと、を備えている。前記第１の電流源には、前記制御信号として、前記第１の電流源の電流値を制御する第１のバイアス電圧が供給され、前記第２の電流源には、前記制御信号として、前記第２の電流源の電流値を制御する第２のバイアス電圧が供給される。

本発明においては、前記差動遅延回路は、前段からの入力を入力対に差動で受け、出力対から差動で出力する差動対と、前記出力対に接続された負荷素子対と、前記差動対に駆動電流を供給する電流源と、を含む。

本発明においては、前記差動遅延回路は、前段からの入力を入力対に差動で受け、出力対から差動で出力する差動対と、前記出力対に接続された負荷素子対と、前記差動対に駆動電流を供給する電流源と、前記電流源の電流パスをオン・オフする第１、第２のスイッチと、を含む。

本発明においては、前記最終段のインターポレータからの出力信号と入力信号との位相差を検出する位相検出器と、
前記位相検出器の出力を入力し位相のおくれ進みに応じてアップ及びダウンするカウンタと、
前記カウンタのカウント出力の第１のビット範囲のビット信号をデジタル入力として受けアナログ電圧を出力するデジタルアナログ変換器と、
前記カウンタのカウント出力の第２のビット範囲のビット信号に基き、前記複数段のインターポレータのいずれかを選択し、選択した前記インターポレータに前記デジタルアナログ変換器からのアナログ電圧を前記制御信号として供給し、他のインターポレータには前記制御信号として予め用意されたアナログ電圧を供給するセレクタと、を備えている。

本発明においては、Ｎ段の差動遅延回路を備えたディレイラインと、
Ｎ段の差動のインターポレータと、
を備え、
Ｍ段目（ただし、Ｍ＜Ｎ）の差動インターポレータは、Ｍ段目の差動遅延回路の出力信号と、（Ｍ＋１）段目の差動インターポレータの出力信号を入力し、
Ｎ段目の差動インターポレータは、Ｎ段目の差動遅延回路の出力信号を入力し合成比率を１００％として合成し、
１段からＮ−１段の差動インターポレータのうち、選択された差動インターポレータは、デジタルアナログ変換器からのアナログ信号に応じて０％と１００％の範囲で２つの入力信号の波形合成を行い、
１段目のインターポレータから遅延調整された出力信号が出力される。

本発明においては、Ｍ段目の差動インターポレータで遅延調整中には、Ｍ＋２段以降の差動遅延回路、差動インターポレータは非活性状態に設定される。

本発明においては、Ｎ段の差動遅延回路を備えたディレイラインと、
Ｌ（ただし、ＬはＮ＞Ｌ＞１）段の差動のインターポレータと、
を備え、
Ｎ段の差動遅延回路はＬ個のグループに分割され、
Ｍ段目（ただし、Ｍ＜Ｌ）の差動インターポレータには、Ｍ番目のグループの差動遅延回路のうちの１つの差動遅延回路の出力と、（Ｍ＋１）段目の差動インターポレータの出力を入力し、
Ｌ段目の差動インターポレータは、Ｌ番目のグループの差動遅延回路のうちの１つの差動遅延回路の出力を入力し、合成比率を１００％として波形合成し、
１段目のインターポレータから遅延調整された出力信号が出力される。

本発明によれば、遅延回路とインターポレータ１段分の遅延時間から、複数段の遅延回路と複数段のインターポレータ１段分の合成遅延時間まで、遅延の調整範囲を拡大する。

また、本発明によれば、遅延時間を長くした場合にも、遅延回路のスルーレートが長くなり、ノイズ耐性が悪化するという事態の発生は回避される。

上記した本発明についてさらに詳細に説明すべく添付図面を参照して実施例を説明する。本発明は、複数段の遅延回路（１−１、２−１、３−１、４−１、５−１）よりなる遅延回路列（ディレイライン）と、信号伝播が前記ディレイラインの信号伝播の向きと逆向きとなるように配設され、入力した信号の遅延を補間して出力する複数段のインターポレータ（１１、１２、１３、１４、１５）と、を備え、一のインターポレータ（例えば１１）は、該一のインターポレータに対応した段の遅延回路（１−１）からの信号と、後段に位置するインターポレータ（１２）から出力される信号とを入力し、制御信号（ａ１、ａ１ｂ、ａ２、ａ２ｂ）に基き、入力した２つの信号を波形合成して出力し、１段目のインターポレータ（１１）から遅延調整された信号が出力される。最後段のインターポレータ（１５）には、最後段のインターポレータ（１５）に対応した段の遅延回路（５−１）からの信号が入力される。本発明において、複数段のインターポレータは、複数段の遅延回路にそれぞれ対応させて備えてもよいし、あるいは、間引きする形態で配置してもよい（遅延回路の段数よりも少ない段数）。本発明において、遅延回路は、入力信号を差動で受け、出力信号を差動で出力する差動遅延回路を含む。

本発明においては、一のインターポレータ（例えば１１）は、出力対同士が共通接続されて負荷素子対に接続され、前記出力対と前記負荷素子対の接続点から差動出力信号を出力する第１、第２の差動増幅回路（１−２、１−３）を備え、第１の差動増幅回路（１−２）は遅延回路（１−１）の出力を差動入力し、第２の差動増幅回路（１−３）は、後段のインターポレータ（１２）の差動出力を差動入力し、第１、第２の差動増幅回路（１−２、１−３）は、制御信号（ａ１、ａ１ｂ）、（ａ２、ａ２ｂ）をそれぞれ受け、駆動電流を可変させ、出力差動信号の遅延を可変させる。

本発明において、インターポレータ（１５）は、該インターポレータに対応した段の遅延回路（５−１）からの差動信号を差動入力する第１の差動増幅回路（５−２）のみを備えた構成とされている。

本発明において、インターポレータ（１１）の出力（ＯＵＴ）と入力信号（ＩＮ）との位相差を検出する位相検出器（９）と、位相検出器（９）の出力を入力し、位相のおくれ進みに応じてアップ及びダウンするカウンタ（８）と、カウンタ（８）のカウント出力の第１のビット範囲のビット信号群（例えば下位ビット）をデジタル入力として受け、アナログ電圧を出力するデジタルアナログ変換器（７）と、カウンタ（８）の第２のビット範囲のビット信号群（例えば上位ビット）に基き、インターポレータを選択し、選択したインターポレータにデジタルアナログ変換器（７）からのレベル信号を供給し、他のインターポレータには前記制御信号として固定値を供給するセレクタ（６）と、を備えている。セレクタ（６）で１つのインターポレータを選択しデジタルアナログ変換器（７）の出力電圧を前記１つの差動インターポレータの制御信号として供給するとき、他の差動インターポレータには、遅延回路又は前段のインターポレータの一方を１００％として波形合成するための固定電位の制御信号が供給する。以下実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１を参照すると、Ｎ段（図１では、Ｎ＝５）の差動遅延回路１−１、２−１、３−１、４−１、５−１と、Ｎ段の差動インターポレータ１１、１２、１３、１４、１５と、セレクタ６と、デジタルアナログ変換器（ＤＡＣ）７と、カウンタ（位相調整カウンタ）８と、位相検出器（ＰＤ）９と、を有する。初段の差動遅延回路１−１に入力ＩＮが入力され、差動遅延回路１−１、２−１、３−１、４−１、５−１と伝播する。

図１において、デジタルアナログ変換器（ＤＡＣ）７と、カウンタ（位相調整カウンタ）８と、位相検出器（ＰＤ）９は、図９に示したデジタルアナログ変換器４０と、位相調整カウンタ５０と、位相検出器（ＰＤ）６０と同一である。ただし、以下に説明されるように、セレクタ６が追加され、セレクタ６にはカウンタ８の上位ビットが入力され、ＤＡＣ７のデジタル入力信号には、カウンタ８の上位ビットが入力される構成とされ、セレクタ６で選択された差動インターポレータにＤＡＣ７からのアナログ信号とその逆相信号（ａ１、ａ１ｂ等）が供給される構成とされている。位相検出器９は、入力信号ＩＮと出力信号ＯＵＴの位相差を検出するものであり、差動（Ｄｉｆｆｅｒｅｎｔｉａｌ）でなく、シングルエンデッド（Ｓｉｎｇｌｅ Ｅｎｄｅｄ）に変換した信号の位相を比較するようにしてもよい。なお、特に制限されないが、図１において、５段の差動インターポレータ１１、１２、１３、１４、１５から１つを選択する場合、セレクタ６にはカウンタ８のカウント出力の上位３ビットが入力され、ＤＡＣ７には、カウンタ８のカウント出力のうち上位３ビットを除く下位ビットが入力される。

差動遅延回路１−１、２−１、３−１、４−１、５−１の各々は、電流源に共通ソースが接続され、ゲートが前段の差動対トランジスタのドレインに接続され、ドレインが負荷素子を介して電源に接続された差動対を備えた差動増幅回路からなる。Ｎ段の差動インターポレータ１１、１２、１３、１４、１５において信号伝播方向は、差動遅延回路１−１、２−１、３−１、４−１、５−１とは逆向とされ、１段目の差動インターポレータ１１の出力から遅延調整された出力信号ＯＵＴが出力される。すなわち、信号伝播に関して、配置１段目の差動インターポレータ１１が最終段となる。また配置上最終段の差動インターポレータ１５が信号伝播に関して初段となる。

差動インターポレータ１１は、出力対（ドレイン）同士が共通接続されて共通の負荷素子に接続された２つの差動増幅回路１−２、１−３を備えている。差動増幅回路１−２、１−３は、差動遅延回路１−１の差動出力と差動インターポレータ１２の差動出力をそれぞれ差動入力し、それぞれの電流源トランジスタのバイアス電圧ａ１、ａ１ｂにしたがって、遅延を可変させ、合成した信号が差動出力される。特に制限されないが、バイアス電圧ａ１、ａ１ｂは、ＤＡＣ７からセレクタ６を介して供給される差動の電圧（ａ１＝ＶＣＭ＋ΔＶ／２、ａ１ｂ＝ＶＣＭ−ΔＶ／２、ただし、ΔＶ＝ａ１−ａ１ｂ、ＶＣＭはコモンモード電圧）である。

差動インターポレータ１２も、差動インターポレータ１１と同一構成とされ、出力対同士が共通接続されて共通の負荷に接続される２つの差動増幅回路２−２、２−３を備えている。差動増幅回路２−２、２−３は、差動遅延回路２−１の差動出力と差動インターポレータ１３の差動出力をそれぞれ差動入力し、それぞれの電流源トランジスタのバイアス電圧ａ２、ａ２ｂにしたがって遅延を可変させ、合成した信号が差動出力し、差動インターポレータ１１の差動増幅回路１−３に差動入力される。特に制限されないが、バイアス電圧ａ２、ａ２ｂは、ＤＡＣ７からセレクタ６を介して供給される差動の電圧（ａ２＝ＶＣＭ＋ΔＶ／２、ａ２ｂ＝ＶＣＭ−ΔＶ／２、ただし、ΔＶ＝ａ２−ａ２ｂ、ＶＣＭはコモンモード電圧）である。

差動インターポレータ１５には、出力対同士が共通接続されて共通の負荷に接続される２つの差動増幅回路５−２、５−３を備えている。差動増幅回路５−２は、差動遅延回路５−１の差動出力を差動入力し、電流源トランジスタのバイアス電圧ａ５にしたがって遅延を可変させ、その差動出力が差動インターポレータ１４の差動増幅回路４−３に差動入力される。差動インターポレータ１５は、差動遅延回路５−１を入力しその信号を１００％として合成する。差動増幅回路５−３は使用しない。バイアス電圧ａ５、ａ５ｂは、ＤＡＣ７からセレクタ６を介して供給される差動の電圧（ａ５＝ＶＣＭ＋ΔＶ／２、ａ５ｂ＝ＶＣＭ−ΔＶ／２、ただし、ΔＶ＝ａ５−ａ２ｂ、ＶＣＭはコモンモード電圧）である。この場合、ａ５は１００％の電圧、ａ５ｂは０％の電圧である。

１段から４段の差動インターポレータ１１〜１４のうち、セレクタ６で選択された１つの差動のインターポレータのみが、ＤＡＣ７からのアナログ電圧信号に応じて、０〜１００％の範囲で波形合成を行う。

例えばセレクタ６で選択された１つの差動インターポレータ１１に関して、ＤＡＣ７のアナログ電圧信号が例えば１００％に達した場合には、セレクタ６は、選択された差動インターポレータ１１に与えるａ１、ａ１ｂとして１００％、０％の固定電位を与えるように切り替える。この電位は、差動インターポレータ１１がセレクタ６で非選択とされた場合にも、差動インターポレータ１１のａ１、ａ１ｂの電位として供給される。

１段目の差動インターポレータ１１の出力が最終的にＤＬＬで調整された遅延信号となる。カウンタ８は、図９の位相調整カウンタ５０に対応し、そのカウント値がＤＡＣ７に入力され、またセレクタ６を選択する。なお、図１には、差動インターポレータ１１の差動出力ＯＵＴと入力と位相差を検出する位相差検出回路（ＰＤ）は省略されている。

図１の５段構成の遅延調整回路において、遅延が短い場合は、最短は、差動遅延回路１−１と差動増幅回路１−２の遅延（２単位の遅延）であり、最大の遅延は、差動遅延回路１−１、２−１、３−１、４−１、５−１と、差動インターポレータ１５、１４、１３、１２、１１の差動増幅回路５−２、４−３、３−３、２−３、１−３の遅延となる。

遅延調整範囲の最大値は、差動遅延回路及び、差動インターポレータの接続数を増やせば任意に設定可能となる。遅延調整範囲の最小値は、差動増幅回路２台分である。すなわち、図９の構成よりも小さい遅延にも対応できる。

また、差動増幅回路そのものの遅延を変更しているわけではないので、差動増幅回路の信号のスルーレートが遅くなりノイズ耐性が悪化することもない。

図１に示した構成は、実質的に図２に示す構成と等価である。この場合、１〜４段目の差動インターポレータ１１、１２、１３、１４は、入力した信号を遅延合成することがが可能であるが、本実施例において、４段の差動インターポレータ１１、１２、１３、１４のうち差動インターポレータとして、信号の遅延合成を行うのは、セレクタ６で選択された１台の差動インターポレータみである。

例えば差動インターポレータ１１で遅延調整を行う場合、隣の差動インターポレータ１２では例えば差動増幅回路２−１の出力のみを１００％合成して出力している。図３に太線の遅延パスで示すように、差動遅延回路１−１から出力される遅延信号Ｆ１と、差動遅延回路１−１、差動遅延回路２−１、差動増幅回路２−２を経由した遅延信号Ｆ２とが差動インターポレータ１１の差動増幅回路１−２、差動増幅回路１−３にそれぞれ差動入力され、差動増幅回路１−２、差動増幅回路１−３はそれぞれ供給されるバイアスａ１とａ１ｂのレベルに従って合成比率が調整され、遅延信号Ｆ１、Ｆ２の遅延差をａ１とａ１ｂに基づき補間した遅延の信号が、差動増幅回路１−２と差動増幅回路１−３の共通接続された出力ＯＵＴから差動出力される。

図４（Ａ）は、図１の３段目までの具体的な回路構成を示す。差動遅延回路１−１は、ソースが共通接続され、入力ＩＮをゲートに受けドレインが負荷１１４、１１５に接続されたＮチャネルＭＯＳトランジスタ１１１、１１２と、ＮチャネルＭＯＳトランジスタ１１１、１１２の共通ソースとグランド間に接続されゲートにバイアス電圧Ｖｂｉａｓ１を受ける電流源トランジスタ１１３を備えている。差動遅延回路２−１、差動遅延回路３−１も同様な構成とされ、差動遅延回路２−１の差動対トランジスタのゲートは、差動遅延回路１−１の出力対に接続され、差動遅延回路３−１の差動対トランジスタのゲートは、差動遅延回路２−１の出力対に接続されている。

差動インターポレータ１１を構成する差動増幅回路１−２、差動増幅回路１−３は、負荷１２４、１２５を共用しており、バイアス電圧ａ１、ａ１ｂを制御することで、Ｆ１、Ｆ２の信号の合成比を調整する。なお、差動インターポレータの構成自体は、一般的な構成である。

図４（Ｂ）に示すように、差動増幅回路１−２、差動増幅回路１−３のバイアス電圧ａ１、ａ１ｂを２５％：７５％、差動増幅回路２−２、差動増幅回路２−３のバイアス電圧ａ２、ａ２ｂを１００％：０％とすると、図４（Ｃ）に示すように、出力ＯＵＴ（差動インターポレータ１１の差動出力）は、Ｆ１（差動遅延回路１−１の出力）とＦ２（差動遅延回路１−１、２−１、差動増幅回路２−２を経由した信号）を２５％：７５％の比で合成（補間）した遅延に調整される。すなわち、差動インターポレータの差動増幅回路１−２、１−３に同一の遅延信号（差動信号）Ｆ１を入力した場合の差動インターポレータの出力の遅延量（図４（Ｃ）のＦ１参照）と、差動インターポレータの差動増幅回路１−２、１−３に同一の遅延信号（差動信号）Ｆ２を入力した場合の差動インターポレータの出力の遅延量（図４（Ｃ）のＦ２参照）の差を、２５％：７５％＝１：３で内分した遅延量に設定される。

図４（Ｃ）において、Ｆ１で示す波形は、差動インターポレータの２つの差動増幅回路に図４（Ａ）、（Ｂ）のＦ１の信号を入力し５０％：５０％で合成した場合の差動インターポレータの出力波形を示している。あるいは、差動インターポレータの１つの差動増幅回路にＦ１の信号を入力し１００％で出力した場合の差動インターポレータの出力波形を示している。

Ｆ２で示す波形は、差動インターポレータの２つの差動増幅回路に図４（Ａ）、（Ｂ）のＦ２の信号を入力し５０％：５０％で合成した場合の差動インターポレータの出力波形を示している。あるいは、差動インターポレータの１つの差動増幅回路にＦ２の信号を入力し１００％で出力した場合の差動インターポレータの出力波形を示している。

ＯＵＴで示す波形は、差動インターポレータの２つの差動増幅回路に図４（Ａ）、（Ｂ）のＦ１、Ｆ２の信号を入力し、２５％：７５％＝１：３で合成した場合の差動インターポレータの出力波形を示している。図４（Ｃ）に示すように、ＯＵＴのエッジは、Ｆ１とＦ２のエッジを１：３で内分したタイミングに位置している。

図５（Ａ）は、本実施例において、遅延の合成とバイアスレベルの関係を示す図である。バイアスａ１、ａ１ｂで差動増幅回路１−２、１−３の遅延の比率を制御し、ａ１ｂが１００％となり（ａ１が０％）、差動増幅回路１−３が１００％の後は、ａ２とａ２ｂで差動増幅回路２−２、２−３の遅延の比率を制御することで、微調整は、差動増幅回路２−２と差動増幅回路２−３からなる差動インターポレータ１２側に移り、更に遅延調整が可能となる。

図１のセレクタ６は、ＤＡＣ７からのレベル信号（アナログ電圧）をいずれか１つの差動インターポレータに出力する切替を行う回路である。前述したように５つの差動インターポレータのうちの１つを、ＤＡＣ７の出力アナログ電圧に接続する場合、セレクタ６にはカウンタ８から上位３ビットが選択制御信号として入力される。

図５（Ａ）において、例えばセレクタ６でａ１、ａ１ｂが選択される（１）、（２）、（３）の状態で、カウンタ８でのカウント動作により、ＤＡＣ７からのバイアスａ１の電圧が減少し、ａ１の逆相信号ａ１ｂの電圧が上昇し、ａ１、ａ１ｂの電圧がクロスしたのち、ａ１ｂが１００％、ａ１が０％となると（（３）の状態）、以後、ａ１、ａ１ｂが非選択となった状態（例えば（３）、（４）、（５）・・）において、そのレベルが維持される。

図５（Ｂ）は、ＤＡＣ７の出力とセレクタ６とバイアス信号の接続切替の一例を示す図である。図５（Ａ）の（１）、（２）、（３）において、差動インターポレータ１１が選択され、バイアス電圧ａ１、ａ１ｂには、ＤＡＣ７からのレベル信号（アナログ電圧ＡＯＵＴ、ＡＯＵＴＢ）が差動で供給され（図５（Ｂ）の破線参照）、ａ２、ａ２ｂには、ＤＡＣからの１００％、０％の電圧がそれぞれ供給される（図５（Ｂ）の破線参照）。図５（Ａ）の（３）において、ａ１、ａ１ｂにＤＡＣ７から供給されるレベル信号（アナログ電圧）が０％、１００％に達すると、ａ１、ａ１ｂには、それぞれＤＡＣからの０％、１００％の電圧が固定で供給される（図５（Ｂ）の実線参照）。図５（Ａ）の（３）、（４）、（５）において、差動インターポレータ１２が選択され、バイアス電圧ａ２、ａ２ｂには、ＤＡＣ７からのレベル信号（アナログ電圧ＡＯＵＴ、ＡＯＵＴＢ）が差動で供給されるように切り替えられる（図５（Ｂ）の実線参照）。

なお、０％、１００％の固定電圧への切替は、ＤＡＣ７のデジタル入力の最大値等を検出時に切り替えるようにしてもよい。ＤＡＣ７からの０％電圧、１００％電圧は、デジタル入力に対するＤＡＣ出力電圧の上限と下限を規定する参照電圧に対応し、本実施例では、１００％電圧、０％電圧がＤＡＣから取り出される。

さらに図５（Ａ）を参照すると、状態（１）、（２）、（３）、（４）、（５）の下の０００、００１、０１１、・・・は、セレクタ６に入力されるカウンタ８の上位３ビットを示している。カウンタ８の上位ビットによりセレクタ６は、ＤＡＣ７から出力されるレベル信号を、ａｉ、ａｉｂ（ｉ＝１〜Ｎ）のどこに出力するかを選択する。状態（１）、（２）、（３）では、カウンタ８の上位３ビット’０００’により、差動インターポレータ１１が選択され、カウンタ８のカウントアップ動作に対応して、ＤＡＣ７からのレベル信号がａ１、ａ１ｂに供給され、ａ１、ａ１ｂは１００％から０％、０％から１００％に推移する。状態（３）、（４）、（５）では、カウンタ８の上位３ビット’００１’により、差動インターポレータ１２が選択され、カウンタ８のカウントアップ動作に対応して、ＤＡＣ７からのレベル信号がａ２、ａ２ｂに供給され、ａ２、ａ２ｂは１００％から０％、０％から１００％に推移する。なお、０％のバイアス電圧は、例えば、ＤＡＣ７の出力電圧の下限に対応し、差動インターポレータの差動増幅回路の電流源トランジスタをオフさせる電圧であり、１００％は、ＤＡＣ７の出力電圧の上限に対応する。ＤＡＣ７は、カウンタ８の下位ビットをデジタル入力としデジタル入力のビット数に応じた精度で１００％と０％の間の電圧を出力する。

図６は、図５（Ａ）の（１）〜（５）の時点での遅延調整状況を示す。図６（Ａ）は、図５の（１）〜（５）の接続構成、図６（Ｂ）はそれぞれのタイミング波形図を示す。

図５（Ａ）の（１）状態の場合、ａ１、ａ２、ａ３は１００％、１００％、１００％、ａ１ｂ、ａ２ｂ、ａ３ｂは０％、０％、０％であり、図６（Ａ）の（１）に示すように、ＯＵＴ（１）は、入力信号ＩＮを、差動遅延回路１−１の遅延と差動増幅回路１−２の遅延（１００％）の和で遅延（１−１＋１−２の二つの遅延単位）させたものとなる（図６（Ｂ）のＯＵＴ（１）参照）。

図５（Ａ）の（２）状態の場合、ａ１、ａ２、ａ３は５０％、１００％、１００％、ａ１ｂ、ａ２ｂ、ａ３ｂは５０％、０％、０％であり、図６（Ａ）の（２）に示すように、ＯＵＴ（２）は、入力信号ＩＮを差動遅延回路１−１、差動増幅回路１−２で遅延（２単位）させた信号と、差動遅延回路１−１、差動遅延回路２−１、差動増幅回路２−２、差動増幅回路１−３で遅延（４単位）させた信号を５０％：５０％で合成した遅延（３遅延単位）となる（図６（Ｂ）のＯＵＴ（２）参照）。

図５（Ａ）の（３）の場合、ａ１、ａ２、ａ３は０％、１００％、１００％、ａ１ｂ、ａ２ｂ、ａ３ｂは１００％、０％、０％であり、図６（Ａ）の（３）に示すように、ＯＵＴ（３）入力信号ＩＮを、差動遅延回路１−１、差動遅延回路２−１、差動増幅回路２−２、差動増幅回路１−３で遅延（４遅延単位）させたものとなる（図６（Ｂ）のＯＵＴ（２）参照）。

図５（Ａ）の（４）の場合、ａ１、ａ２、ａ３は０％、５０％、１００％、ａ１ｂ、ａ２ｂ、ａ３ｂは１００％、５０％、０％であり、図６（Ａ）の（４）に示すように、ＯＵＴ（４）入力信号ＩＮを、差動遅延回路１−１、差動遅延回路２−１、差動増幅回路２−２で遅延（３遅延単位）させたもの、差動遅延回路１−１、差動遅延回路２−１、差動遅延回路３−１、差動増幅回路３−２、差動増幅回路２−３で遅延（５遅延単位）させたものを５０％：５０％の比で合成し、さらに差動増幅回路１−３の遅延を加えた遅延（５遅延単位）となる（図６（Ｂ）のＯＵＴ（４）参照）。

図５（Ａ）の（５）の場合、ａ１、ａ２、ａ３は０％、０％、１００％、ａ１ｂ、ａ２ｂ、ａ３ｂは１００％、１００％、０％であり、図６（Ａ）の（５）に示すように、ＯＵＴ（５）入力信号ＩＮを、差動遅延回路１−１、差動遅延回路２−１、差動遅延回路３−１、差動増幅回路３−２、差動増幅回路２−３、差動増幅回路１−３で遅延（６遅延単位）させたものとなる（図６（Ｂ）のＯＵＴ（５）参照）。

ＯＵＴ（２）は、２遅延単位のＯＵＴ（１）と４遅延単位のＯＵＴ（３）の中間、ＯＵＴ（４）は、４遅延単位のＯＵＴ（３）と６遅延単位のＯＵＴ（６）の中間となる。

このように、本実施例によれば、差動遅延回路（１−１、２−１、３−１）の遅延は一定としながら、大きい調整範囲で遅延をシフトできることがわかる。

次に、本発明の別の実施例を説明する。図１において、差動インターポレータ１１の差動増幅回路１−２と１−３の合成で遅延を生成する場合、差動遅延回路２−１と差動増幅回路２−２が動作する必要があるが、その他は動作する必要がない。

クロックサイクルが短い場合などは、ＤＬＬで扱う遅延の範囲が小さい。このような場合、１段と２段目だけ調整が可能である。したがって、遅延調整に関係のない差動増幅回路の電流を止めることで消費電力を抑えるようにしてもよい。

図７に示すように、差動遅延回路とインターポレータの差動増幅回路（１−１、１−２、１−３、２−１、２−２、２−３、３−１、３−２、３−３）の電流源（１１３、１２３、１３３、２１３、２２３、２３３、３１３、３２３、３３３）とグランド間にスイッチ（１１６、１２６、１３６、２１６、２２６、２３６、３１６、３２６、３３６）を備えている。図７に示すように、差動遅延回路３−１と対応するインターポレータの差動増幅回路３−２、３−３を停止させる場合、差動遅延回路３−１、差動増幅回路３−２、３−３のスイッチ（ＮＭＯＳトランジスタ）３１６、３２６、３３４のゲート電圧をＧＮＤ電位とし、オフさせることで電流を止めるようにしてもよい。

一方、差動遅延回路１−１、差動増幅回路１−２、１−３のスイッチ（ＮＭＯＳトランジスタ）１１６、１２６、１３４、差動遅延回路２−１、差動増幅回路２−２、２−３のスイッチ２１６、２２６、２３４のゲートは電源電位とされ、オン状態とされる。どの段数を止めるかは、例えばカウンタのカウント出力を用いて制御するようにしてもよい。

図８は、本発明のさらに別の実施例の構成を示す図である。本発明においては、図８に示すように、差動のインターポレータの台数を減らす構成としてもよい。図８に示す例では、５段の差動遅延回路（１−１、２−１、３−１、４−１、５−１）に対して、差動インターポレータ１１、１３、１５の３段として、差動遅延回路２段毎に差動インターポレータを配置する構成とされている。差動インターポレータ１１の差動増幅回路１−２、１−３は、差動遅延回路１−１、差動インターポレータ１３の差動出力を入力する。差動インターポレータ１３の差動増幅回路３−２、３−３は、差動遅延回路３−１、差動インターポレータ１５の差動出力を入力する。

図８の構成は、５段の差動遅延回路（１−１、２−１、３−１、４−１、５−１）は、３段の差動インターポレータ１１、１３、１５に対応して、｛１−１｝、｛２−１、３−１｝、｛４−１、５−１｝の３つのグループに分割されたことに対応している。差動インターポレータの調整範囲が広ければ、本実施例の構成のようにインターポレータの台数を減らすことも可能である。

上記した実施例によれば、差動増幅回路の２個の遅延からＮｘ２個の遅延と、短い遅延から長い遅延まで調整範囲が広い。

上記した実施例によれば、差動増幅回路の遅延自体を変更しているわけではないので、差動増幅回路の動作点は同一であり、スルーレートが長くなりノイズ耐性が悪化することもない。

なお、図１では、差動遅延回路、差動インターポレータを備えた構成を例に説明したが、遅延回路をシングルエンド伝送の遅延回路で構成し、インターポレータを、遅延回路のシングルエンド出力と、前段のインターポレータの出力を遅延合成するインターポレータで構成してもよいことは勿論である。

本発明は、内部クロックで外部のクロックと同期されるシステム全般に用いられる。例えば、ＤＤＲ１以降のＤＲＡＭ、および、そのＤＲＡＭを使うコントローラーにも使用可能である。

なお、上記の非特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例の動作を説明する図である。 本発明の一実施例の動作を説明する図である。 本発明の一実施例の動作を説明する図である。 本発明の一実施例の動作を説明する図である。 本発明の別の実施例の構成を示す図である。 本発明の別の実施例の構成を示す図である。 関連技術の構成を示す図である。

符号の説明

１−１、２−１、３−１、４−１、５−１ 差動遅延回路
１−２、２−２、３−２、４−２、５−２ 差動増幅回路
１−３、２−３、３−３、４−３、５−３ 差動増幅回路
６ セレクタ
７ ＤＡＣ
８ カウンタ（位相調整カウンタ）
９ 位相検出器（ＰＤ）
１１、１２、１３、１４、１５ 差動インターポレータ
２０ ＶＣＤＬ
３０ 差動増幅器（出力バッファ）
４０ ＤＡ変換器
５０ 位相調整カウンタ
６０ 位相検出器（ＰＤ）
１１１、１１２、１２１、１２２、１３１、１３２ ＮチャネルＭＯＳトランジスタ
１１３、１２３、１３３ 電流源（ＮチャネルＭＯＳトランジスタ）
１１４、１１５、１２４、１２５ 負荷
１１６、１２６、１３４ スイッチ（ＮチャネルＭＯＳトランジスタ）
２１１、２１２、２２１、２２２、２３１、２３２ ＮチャネルＭＯＳトランジスタ
２１３、２２３、２３３ 電流源（ＮチャネルＭＯＳトランジスタ）
２１４、２１５、２２４、２２５ 負荷
２１６、２２６、２３４ スイッチ（ＮチャネルＭＯＳトランジスタ）
３１１、３１２、３２１、３２２、３３１、３３２ ＮチャネルＭＯＳトランジスタ
３１３、３２３、３３３ 電流源（ＮチャネルＭＯＳトランジスタ）
３１４、３１５、３２４、３２５ 負荷
３１６、３２６、３３４ スイッチ（ＮチャネルＭＯＳトランジスタ）
ａ１、ａ１ｂ、ａ２、ａ２ｂ、ａ３、ａ３ｂ、ａ４、ａ４ｂ、ａ５、ａ５ｂ バイアス信号
Ｆ１、Ｆ２ 遅延信号
ＩＮ 入力信号
Ｌ１、Ｌ２ 負荷
Ｎ１、Ｎ２ ＮチャネルＭＯＳトランジスタ
Ｎ３ 電流源（ＮチャネルＭＯＳトランジスタ）
ＯＵＴ 出力信号
Ｖｂｉａｓ、Ｖｂｉａｓ１ バイアス電圧

Claims (17)

1. 初段に入力された信号を後段に伝播させる複数段の遅延回路よりなるディレイラインと、
   信号伝播が前記ディレイラインの信号伝播の向きと逆向きとなるように配設された複数段のインターポレータと、
   を備え、
   前記複数段のインターポレータのうち少なくとも一のインターポレータは、対応する段の前記遅延回路からの信号と、後段のインターポレータから出力される信号とを入力し、与えられた制御信号で規定される比率で入力した２つの信号を合成して出力し、
   最終段に位置するインターポレータには、前記最終段のインターポレータに対応した段の前記遅延回路からの信号が入力され、
   １段目のインターポレータの出力から、遅延調整された信号が出力される、ことを特徴とする遅延調整回路。
2. 前記インターポレータの段数は、前記遅延回路の段数と等しいか、前記遅延回路の段数よりも少ない、ことを特徴とする請求項１記載の遅延調整回路。
3. 前記遅延回路が、差動入力、差動出力型の差動遅延回路を含む、ことを特徴とする請求項１又は２記載の遅延調整回路。
4. 前記一のインターポレータは、
   出力対同士が共通接続されて負荷素子対に接続され、前記出力対と前記負荷素子対の接続点から、差動出力信号を出力する第１、第２の差動増幅回路を備え、
   前記第１の差動増幅回路は、対応する段の前記遅延回路の出力を差動入力し、
   前記第２の差動増幅回路は、前記前段のインターポレータの差動出力を差動入力し、
   前記第１、第２の差動増幅回路は、それぞれ、前記制御信号に基づき、駆動電流を可変させ、波形合成した出力差動信号の遅延を可変させる、ことを特徴とする請求項１記載の遅延調整回路。
5. 前記最終段のインターポレータが、前記最終段のインターポレータに対応した段の前記遅延回路からの差動信号を、差動入力する第１の差動増幅回路を備えている、ことを特徴とする請求項１記載の遅延調整回路。
6. 前記第１の差増増幅器は、
   出力対同士が共通に接続されて前記負荷素子対に接続される第１の差動対と、
   前記第１の差動対に駆動電流を供給する第１の電流源と、
   を備え、
   前記第２の差増増幅器は、
   出力対同士が共通に接続されて前記負荷素子対に接続される第２の差動対と、
   前記第２の差動対に駆動電流を供給する第２の電流源と、
   を備え、
   前記第１の電流源には、前記制御信号として、前記第１の電流源の電流値を制御する第１のバイアス電圧が供給され、
   前記第２の電流源には、前記制御信号として、前記第２の電流源の電流値を制御する第２のバイアス電圧が供給される、ことを特徴とする請求項４記載の遅延調整回路。
7. 前記第１の差増増幅器は、
   出力対同士が共通に接続されて前記負荷素子対に接続される第１の差動対と、
   前記第１の差動対に駆動電流を供給する第１の電流源と、
   前記第１の電流源の電流パスをオン・オフする第１のスイッチと、
   を備え、
   前記第２の差増増幅器は、
   出力対同士が共通に接続されて前記負荷素子対に接続される第２の差動対と、
   前記第２の差動対に駆動電流を供給する第２の電流源と、
   前記第２の電流源の電流パスをオン・オフする第２のスイッチと、
   を備え、
   前記第１の電流源には、前記制御信号として、前記第１の電流源の電流値を制御する第１のバイアス電圧が供給され、
   前記第２の電流源には、前記制御信号として、前記第２の電流源の電流値を制御する第２のバイアス電圧が供給される、ことを特徴とする請求項４記載の遅延調整回路。
8. 前記差動遅延回路は、
   前段からの入力を入力対に差動で受け、出力対から差動で出力する差動対と、
   前記出力対に接続された負荷素子対と、
   前記差動対に駆動電流を供給する電流源と、
   を含む、ことを特徴とする請求項３記載の遅延調整回路。
9. 前記差動遅延回路は、
   前段からの入力を入力対に差動で受け、出力対から差動で出力する差動対と、
   前記出力対に接続された負荷素子対と、
   前記差動対に駆動電流を供給する電流源と、
   前記電流源の電流パスをオン・オフするスイッチと、
   を含む、ことを特徴とする請求項３記載の遅延調整回路。
10. 前記最終段のインターポレータからの出力信号と入力信号との位相差を検出する位相検出器と、
    前記位相検出器の出力を入力し位相のおくれ進みに応じてアップ及びダウンするカウンタと、
    前記カウンタのカウント出力の第１のビット範囲のビット信号をデジタル入力として受けアナログ電圧を出力するデジタルアナログ変換器と、
    前記カウンタのカウント出力の第２のビット範囲のビット信号に基き、前記複数段のインターポレータのいずれかを選択し、選択した前記インターポレータに前記デジタルアナログ変換器からのアナログ電圧を前記制御信号として供給し、他のインターポレータには前記制御信号として予め用意されたアナログ電圧を供給するセレクタと、
    を備えている、ことを特徴とする請求項１記載の遅延調整回路。
11. 前記セレクタは、１つのインターポレータを選択して前記デジタルアナログ変換器の出力電圧を前記１つのインターポレータの制御信号として供給するとき、他のインターポレータには、前記遅延回路の出力又は前記前段のインターポレータの出力の一方を１００％として波形合成するために、予め用意されたアナログ電圧が前記制御信号として供給される、ことを特徴とする請求項１０記載の遅延調整回路。
12. Ｎ段の差動遅延回路を備えたディレイラインと、
    Ｎ段の差動のインターポレータと、
    を備え、
    Ｍ段目（ただし、Ｍ＜Ｎ）の差動インターポレータは、Ｍ段目の差動遅延回路の出力信号と、（Ｍ＋１）段目の差動インターポレータの出力信号を入力し、
    Ｎ段目の差動インターポレータは、Ｎ段目の差動遅延回路の出力信号を入力し合成比率を１００％として合成し、
    １段からＮ−１段の差動インターポレータのうち、選択された差動インターポレータは、デジタルアナログ変換器からのアナログ信号に応じて０％と１００％の範囲で２つの入力信号の波形合成を行い、
    １段目のインターポレータから遅延調整された出力信号が出力される、ことを特徴とする遅延調整回路。
13. Ｍ段目の差動インターポレータで遅延調整中は、（Ｍ＋２）段目以降の差動遅延回路、差動インターポレータは非活性状態に設定される、ことを特徴とする請求項１２記載の遅延調整回路。
14. Ｎ段の差動遅延回路を備えたディレイラインと、
    Ｌ（ただし、ＬはＮ＞Ｌ＞１）段の差動のインターポレータと、
    を備え、
    Ｎ段の差動遅延回路はＬ個のグループに分割され、
    Ｍ段目（ただし、Ｍ＜Ｌ）の差動インターポレータには、Ｍ番目のグループの差動遅延回路のうちの１つの差動遅延回路の出力と、（Ｍ＋１）段目の差動インターポレータの出力を入力し、
    Ｌ段目の差動インターポレータは、Ｌ番目のグループの差動遅延回路のうちの１つの差動遅延回路の出力を入力し、合成比率を１００％として波形合成し、
    １段目のインターポレータから遅延調整された出力信号が出力される、ことを特徴とする遅延調整回路。
15. 請求項１乃至１４のいずれか一に記載の遅延調整回路を備えたディレイロックループ。
16. 請求項１乃至１４のいずれか一に記載の遅延調整回路を備えた半導体装置。
17. 請求項１乃至１４のいずれか一に記載の遅延調整回路を備えた半導体記憶装置。

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