KR20050115703A - 반도체 메모리 장치의 클럭신호 발생회로 및 클럭신호발생방법 - Google Patents

반도체 메모리 장치의 클럭신호 발생회로 및 클럭신호발생방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 클럭신호 발생회로 및 클럭신호 발생방법을 공개한다. 이 회로는 위상이 서로 다른 복수개의 클럭신호들을 발생시키는 클럭신호 발생부, 상기 복수개의 클럭신호들의 위상차이를 감지하여 상기 위상차이가 동일해지도록 하기 위한 제어신호를 출력하는 궤환부, 및 상기 제어신호에 응답하여 상기 복수개의 클럭신호들 각각을 지연시켜 출력하는 지연부를 구비하는 것을 특징으로 한다. 따라서, 다중위상의 클럭신호를 사용하는 반도체 메모리 장치에 있어서 클럭신호들간의 위상차이를 동일하게 할 수 있다.

Description

반도체 메모리 장치의 클럭신호 발생회로 및 클럭신호 발생방법{Clock generating circuit and methode of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다중 위상(multi phase)의 클럭신호를 사용하는 반도체 메모리 장치에 있어서, 각 클럭신호들간의 위상차이가 동일해지도록 하는 클럭신호 발생회로 및 클럭신호 발생방법에 관한 것이다.
최근 들어 반도체 메모리 장치들은 고속으로 동작하기 위해 다중 위상의 클럭신호를 사용한다. 예들 들면, 90도씩 위상차이를 가지는 4개의 클럭신호를 사용하여 각 클럭신호의 위상차이에 해당하는 펄스폭을 가지는 4개의 펄스를 만들고, 상기 펄스에 데이터를 실어서 외부로 보냄으로써 클럭신호의 주파수의 4배에 해당하는 전송속도를 구현한다.
도 1은 종래의 반도체 메모리 장치의 펄스신호를 발생하는 방법을 설명하기 위한 블록도로서, 클럭신호 발생부(10) 및 펄스신호 발생부(20)로 구성되어 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 발생부(10)는 위상동기루프(PLL:Phase Locked Loop)등으로 구성되며, 외부로부터 입력되는 클럭신호(clk)에 동기 되고 90도의 위상차이를 가지는 4개의 클럭신호들(clk-i, clk-q, clk-ib, clk-qb)을 발생시킨다. 펄스신호 발생부(20)는 상기 4개의 클럭신호들(clk-i, clk-q, clk-ib, clk-qb)을 입력하여 클럭신호들 사이의 위상차이에 해당하는 펄스폭을 가지는 4개의 펄스를 발생시키고, 각 펄스에 데이터를 실은 4개의 펄스신호들(pul-i, pul-q, pul-ib, pul-qb)을 먹스(MUX)로 출력한다. 상기 펄스신호들(pul-i, pul-q, pul-ib, pul-qb)은 먹스를 통해 하나의 채널로 변환되어 출력된다.
도 2는 도 1에 나타낸 펄스신호 발생부(20)의 일부의 실시예의 회로도로서 3개의 PMOS 트랜지스터(P1, P2, P3), 3개의 NMOS 트랜지스터(N1, N2, N3) 및 인버터(I)로 구성되어 있다.
도 2에 나타낸 회로도의 동작을 설명하면 다음과 같다.
3개의 PMOS 트랜지스터(P1, P2, P3)는 clk-i 또는 clk-q 신호중 어느 하나가 로우이면 인버터(I)로 하이레벨의 신호를 출력하고, clk-i 및 clk-q 신호가 모두 하이레벨이고, 데이터 신호가 로우레벨이면 하이레벨의 신호가 인버터(I)로 입력되도록 한다. 3개의 NMOS 트랜지스터(N1, N2, N3)는 clk-i 및 clk-q 신호가 모두 하이레벨이고, 데이터 신호가 하이레벨이면 로우레벨의 신호가 인버터(I)로 입력되도록 한다. 인버터(I)는 입력되는 신호를 반전시켜 펄스신호(pul-i)를 출력한다. 즉, clk-i 및 clk-q 신호가 모두 하이레벨일 때는 데이터 신호와 같은 레벨을 가지고, clk-i 또는 clk-q 신호 중 어느 하나가 로우레벨이면 로우레벨인 펄스신호(pul-i)를 출력한다.
따라서, 도 1의 펄스 발생부(20)는 도 2에 나타낸 펄스 발생회로 4개로 이루어져 클럭신호에 따라 4개의 펄스신호들을 발생한다. 상술한 바와 같이, 상기 4개의 펄스신호들은 먹스를 통해 하나의 채널로 변환되어 출력된다.
도 3은 데이터 신호가 하이레벨일 때 펄스 발생부의 출력신호를 나타낸 파형도이다.
도 3에서 보는 바와 같이, 클럭신호들(clk-i, clk-q, clk-ib, clk-qb)중 인접한 클럭신호 사이의 위상차이가 모두 동일한 경우에는 펄스신호들(pul-i, pul-q, pul-ib, pul-qb)의 펄스폭도 동일하다. 그러나, 클럭신호들(clk-i, clk-q, clk-ib, clk-qb)둥 인접한 클럭신호 사이의 위상차이가 동일하지 않다면 펄스신호들의 펄스폭도 동일하지 않게 되며, 어느 하나 또는 그 이상의 펄스신호의 펄스폭은 다른 펄스신호의 펄스폭보다 작아지게 된다. 이 경우에, 전송속도는 펄스폭이 가장 작은 펄스신호에 의해 결정되므로, 클럭신호들의 위상차이가 동일하지 않다면 전송속도 역시 떨어지게 된다.
종래의 반도체 메모리 장치에서는 클럭신호들 사이의 위상차이를 동일하게 하기 위하여 회로설계와 레이아웃(lay out)등을 대칭적으로 설계하고 있으나, 피하기 어려운 설계상의 스큐(skew), 디바이스 미스매치(device mismatch)등의 문제로 인해 위상차이가 동일하지 않을 가능성이 상존하고 있다.
본 발명의 목적은 다중위상의 클럭신호를 사용하는 반도체 메모리 장치에 있어서, 클럭신호들 사이의 위상차이를 동일하게 할 수 있는 반도체 메모리 장치의 클럭신호 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 클럭신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생회로는 위상이 서로 다른 복수개의 클럭신호들을 발생시키는 클럭신호 발생부, 상기 복수개의 클럭신호들의 위상차이를 감지하여 상기 위상차이가 동일해지도록 하기 위한 제어신호를 출력하는 궤환부, 및 상기 제어신호에 응답하여 상기 복수개의 클럭신호들 각각을 지연시켜 출력하는 지연부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 상기 궤환부는 상기 지연부로부터 출력된 복수개의 클럭신호들을 입력하여 클럭신호들 사이의 위상차이에 해당하는 펄스폭을 가지는 복수개의 모의펄스들을 발생시키는 모의펄스 발생부, 상기 복수개의 모의펄스들을 입력하여 각 모의펄스의 펄스폭에 해당하는 복수개의 펄스폭 데이터들을 출력하는 펄스폭 감지부, 및 상기 복수개의 펄스폭 데이터들을 입력하여 상기 제어신호를 출력하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 상기 펄스폭 감지부는 상기 복수개의 펄스폭 데이터들을 출력하는 복수개의 커패시터들, 바이어스 신호에 응답하여 상기 복수개의 커패시터들 각각을 충전시키는 복수개의 충전 트랜지스터들, 및 상기 복수개의 모의펄스들에 응답하여 상기 복수개의 커패시터들 각각을 방전시키는 복수개의 방전 트랜지스터들을 구비하고, 상기 바이어스 신호는 상기 복수개의 충전 트랜지스터들 각각을 통하여 흐르는 전류의 크기가 한 주기동안 일정하도록 설정되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 상기 제어신호 발생부는 상기 복수개의 펄스폭 데이터들 사이의 상관관계를 나타내는 디지털 데이터를 출력하는 비교부, 및 상기 디지털 데이터를 입력하여 상기 제어신호를 출력하는 발생부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생방법은 위상이 서로 다른 복수개의 클럭신호들을 발생하는 클럭신호 발생단계, 상기 복수개의 클럭신호들을 입력하여 상기 클럭신호들 사이의 위상차이에 해당하는 펄스폭을 가지는 복수개의 모의펄스들을 발생시키는 모의펄스 발생단계, 상기 복수개의 모의펄스들을 입력하여 각 모의펄스의 펄스폭에 해당하는 복수개의 펄스폭 데이터들을 출력하는 펄스폭 감지단계, 상기 복수개의 펄스폭 데이터들을 입력하여 상기 복수개의 클럭신호들 각각의 지연시간을 조절하는 제어신호를 출력하는 제어신호 발생단계, 및 상기 제어신호에 응답하여 상기 복수개의 클럭신호들 각각을 지연시켜 출력하는 지연단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생방법의 상기 제어신호 발생단계는 상기 복수개의 펄스폭 데이터들을 비교하여 상기 복수개의 펄스폭 데이터들 사이의 상관관계를 나타내는 디지털 데이터를 출력하는 비교단계, 및 상기 디지털 데이터를 입력하여 상기 복수개의 클럭신호들 각각의 지연시간을 조절하는 제어신호를 출력하는 발생단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 클럭신호 발생회로 및 클럭신호 발생방법을 설명하면 다음과 같다.
도 4는 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 실시예의 블록도를 나타낸 것으로서, 클럭신호 발생부(10), 지연부(30), 모의펄스 발생부(40), 펄스폭 감지부(50), 및 제어신호 발생부(60)로 구성되어 있으며, 제어신호 발생부(60)는 비교부(62) 및 발생부(64)로 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 발생부(10)는 위상동기루프(PLL:Phase Locked Loop)등으로 구성되며, 외부로부터 입력되는 클럭신호(clk)에 동기 되고 90도의 위상차이를 가지는 4개의 클럭신호들(clk-i, clk-q, clk-ib, clk-qb)을 발생시킨다. 지연부(30)는 클럭 발생부(10)에서 출력된 클럭신호를 버퍼하여 출력함과 동시에, 제어신호 발생부(70)로부터 출력된 제어신호에 응답하여 클럭신호들(clk-i, clk-q, clk-ib, clk-qb) 각각을 소정시간동안 지연시킨 클럭신호들(cclk-i, cclk-q, cclk-ib, cclk-qb)을 출력한다. 모의펄스 발생부(40)는 도 1 및 도 2에 나타낸 펄스신호 발생부(20)와 같은 것으로서, 지연부(30)로부터 출력된 클럭신호들(cclk-i, cclk-q, cclk-ib, cclk-qb)중에서 인접한 두 클럭신호들을 이용하여 두 클럭신호의 위상차이에 해당하는 펄스폭을 가지는 4개의 모의펄스들(pul-i, pul-q, pul-ib, pul-qb)을 출력한다. 다만, 항상 펄스를 발생시키기 위해 데이터 신호는 항상 하이레벨이 되도록 설계된다. 펄스폭 감지부(50)는 상기 모의펄스 감지부(40)로부터 출력된 4개의 모의펄스들의 펄스폭을 감지하여 펄스폭에 따라 4개의 펄스폭 데이터들을 출력한다. 제어신호 발생부(60)는 상기 펄스폭 데이터들을 입력하여 상기 클럭신호들(cclk-i, cclk-q, cclk-ib, cclk-qb)의 위상차이가 동일해지도록 상기 클럭신호들(cclk-i, cclk-q, cclk-ib, cclk-qb) 각각의 지연시간을 조절하는 제어신호를 출력한다. 비교부(62)는 상기 펄스폭 데이터들을 서로 비교하여 펄스폭 데이터들 사이의 상관관계를 나타내는 디지털 데이터를 출력한다. 발생부(62)는 상기 디지털 데이터를 입력하고, 상기 디지털 데이터를 해석하여 지연부(30)로 상기 제어신호를 출력한다. 제어신호 발생부(60)는 유한 상태 기계(FSM:Finite State Machine)로 구성될 수 있으며, 이 경우 상기 디지털 데이터를 해석하여 FSM의 값을 업데이트(update)함으로써 제어신호를 발생시킬 수 있다.
도 4에서는 클럭신호들 각각을 지연시키는 지연부(30)가 클럭버퍼에 포함되는 것을 나타내었으나, 클럭신호 발생부(10)내의 PLL 자체에 지연시간을 조절할 수 있는 수단이 포함되어 있으므로, 상기 제어신호 발생부(70)로부터 출력된 제어신호가 클럭신호 발생부(10)로 인가되어 클럭신호 발생부(10)에서 클럭신호들 각각의 지연시간을 조절하는 것으로 구성될 수도 있다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 펄스폭 감지부(50)의 실시예의 회로도로서, 4개의 PMOS트랜지스터(P4, P5, P6, P7), 4개의 커패시터(C1, C2, C3, C4) 및 4개의 NMOS트랜지스터(N4, N5, N6, N7)로 구성되어 있다.
도 5에 나타낸 회로도의 동작을 설명하면 다음과 같다.
바이어스(bias)의 값은 각 PMOS트랜지스터(P4, P5, P6, P7)에 흐르는 전류의 크기가 펄스들(pul-i, pul-q, pul-ib, pul-qb) 각각에 의해 각 NMOS트랜지스터(N4, N5, N6, N7)에 흐르는 전류의 크기의 1/4이 되도록 설정되어 일정하게 각 PMOS트랜지스터들(P4, P5, P6, P7)로 공급된다. 각 펄스들(pul-i, pul-q, pul-ib, pul-qb)은 모의펄스 발생부(40)로부터 출력된 펄스들이다. 각 커패시터들(C1, C2, C3, C4)은 각 PMOS트랜지스터들(P4, P5, P6, P7)들에 의해 충전되고, 각 NMOS트랜지스터들(N4, N5, N6, N7)에 의해 방전되며, 펄스들(pul-i, pul-q, pul-ib, pul-qb)의 폭에 해당하는 펄스폭 데이터(out-i, out-q, out-ib, out-qb)를 출력한다.
즉, 제1 커패시터(C1)는 제4 PMOS트랜지스터(P4)를 통하여 흐르는 전류에 의해 충전되며, 제4 NMOS트랜지스터(N4)를 통하여 흐르는 전류에 의해 방전된다. 제4 PMOS트랜지스터(P4)는 한 주기 동안 계속 온 되어 제1 커패시터(C1)를 충전시키고, 제4 PMOS트랜지스터(P4)를 통하여 흐르는 전류의 크기는 제4 NMOS트랜지스터(N4)를 통하여 흐르는 전류의 크기의 1/4이다. 제4 NMOS트랜지스터(N4)는 제1펄스(pul-i)가 하이레벨일 때만 온 되어 제1 커패시터(C1)를 방전시킨다. 다른 커패시터들(C2, C3, C4)도 동일하게 동작한다. 따라서, 모든 펄스들의 펄스폭이 한 주기의 1/4인 경우에는 펄스폭 데이터(out-i, out-q, out-ib, out-qb)의 값은 동일하다. 그러나, 서로 다른 경우, 예를 들면, 제1펄스(pul-i)의 폭이 제2펄스(pul-q)의 폭보다 넓다면 제1 펄스폭 데이터(out-i)의 값은 제2 펄스폭 데이터(out-q)의 값보다 크게 된다.
즉, 본 발명의 궤환회로의 실시예는 클럭신호들의 위상차이에 해당하는 펄스폭을 가지는 펄스들을 발생시켜 상기 펄스들의 펄스폭에 해당하는 펄스폭 데이터를 만들고, 상기 펄스폭 데이터들을 비교하여 그 결과에 따라 각 클럭신호들의 지연시간을 결정하여 클럭신호들 간의 위상차이가 동일하도록 만들어준다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 궤환회로 및 클럭신호 발생방법은 다중위상의 클럭신호를 사용하는 반도체 메모리 장치에 있어서 클럭신호들간의 위상차이를 동일하게 할 수 있다.
도 1은 종래의 반도체 메모리 장치의 펄스신호를 발생하는 방법을 설명하기 위한 블록도이다.
도 2는 도 1에 나타낸 펄스신호 발생부의 일부의 실시예의 회로도이다.
도 3은 데이터 신호가 하이레벨일 때 펄스신호 발생부의 출력신호를 나타낸 파형도이다.
도 4는 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 실시예의 블록도이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 펄스폭 감지부의 실시예의 회로도이다.

Claims (6)

  1. 위상이 서로 다른 복수개의 클럭신호들을 발생시키는 클럭신호 발생부;
    상기 복수개의 클럭신호들의 위상차이를 감지하여 상기 위상차이가 동일해지도록 하기 위한 제어신호를 출력하는 궤환부; 및
    상기 제어신호에 응답하여 상기 복수개의 클럭신호들 각각을 지연시켜 출력하는 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  2. 제1항에 있어서, 상기 궤환부는
    상기 지연부로부터 출력된 복수개의 클럭신호들을 입력하여 클럭신호들 사이의 위상차이에 해당하는 펄스폭을 가지는 복수개의 모의펄스들을 발생시키는 모의펄스 발생부;
    상기 복수개의 모의펄스들을 입력하여 각 모의펄스의 펄스폭에 해당하는 복수개의 펄스폭 데이터들을 출력하는 펄스폭 감지부; 및
    상기 복수개의 펄스폭 데이터들을 입력하여 상기 제어신호를 출력하는 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  3. 제2항에 있어서, 상기 펄스폭 감지부는
    상기 복수개의 펄스폭 데이터들을 출력하는 복수개의 커패시터들;
    바이어스 신호에 응답하여 상기 복수개의 커패시터들 각각을 충전시키는 복수개의 충전 트랜지스터들; 및
    상기 복수개의 모의펄스들에 응답하여 상기 복수개의 커패시터들 각각을 방전시키는 복수개의 방전 트랜지스터들을 구비하고,
    상기 바이어스 신호는 상기 복수개의 충전 트랜지스터들 각각을 통하여 흐르는 전류의 크기가 한 주기동안 일정하도록 설정되는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  4. 제2항에 있어서, 상기 제어신호 발생부는
    상기 복수개의 펄스폭 데이터들 사이의 상관관계를 나타내는 디지털 데이터를 출력하는 비교부; 및
    상기 디지털 데이터를 입력하여 상기 제어신호를 출력하는 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  5. 위상이 서로 다른 복수개의 클럭신호들을 발생하는 클럭신호 발생단계;
    상기 복수개의 클럭신호들을 입력하여 상기 클럭신호들 사이의 위상차이에 해당하는 펄스폭을 가지는 복수개의 모의펄스들을 발생시키는 모의펄스 발생단계;
    상기 복수개의 모의펄스들을 입력하여 각 모의펄스의 펄스폭에 해당하는 복수개의 펄스폭 데이터들을 출력하는 펄스폭 감지단계;
    상기 복수개의 펄스폭 데이터들을 입력하여 상기 복수개의 클럭신호들 각각의 지연시간을 조절하는 제어신호를 출력하는 제어신호 발생단계; 및
    상기 제어신호에 응답하여 상기 복수개의 클럭신호들 각각을 지연시켜 출력하는 지연단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생방법.
  6. 제5항에 있어서, 상기 제어신호 발생단계는
    상기 복수개의 펄스폭 데이터들을 비교하여 상기 복수개의 펄스폭 데이터들 사이의 상관관계를 나타내는 디지털 데이터를 출력하는 비교단계; 및
    상기 디지털 데이터를 입력하여 상기 복수개의 클럭신호들 각각의 지연시간을 조절하는 제어신호를 출력하는 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생방법.
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