JP2002353808A - クロック制御回路 - Google Patents

Abstract

(57)【要約】 【課題】回路規模の縮減を図るクロック制御回路の提
供。 【解決手段】Ｎビットの信号とその相補信号を出力する
リングカウンタ100と、想定外のパタンを救済し２Ｎビ
ットの信号の組合せに対応した値のフラグ信号JBTFLGを
生成する想定外救済及びフラグ生成回路150と、デコー
ド回路160と、デコード回路からの選択制御信号に基づ
き多相クロックからクロック対を出力するクロックセレ
クタ170と、クロック対の位相差を内分した時間に対応
する遅延時間の信号を出力するインターポレータ130
と、インターポーレータの出力と基準クロックの位相を
比較する位相比較器110と、位相比較器からの位相比較
結果とフラグ信号JBTFLGに基づき、シフト方向が可変さ
れインターポレータの内分比を設定する内分比制御信号
を出力するインターポレータ制御回路120を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック制御回路
に関し、特に、インターポレータを用いたクロック制御
回路に関する。

【０００２】

【従来の技術】クロックで駆動される順序回路もしくは
回路ブロック等にクロックを供給するクロック制御回路
としては、ＰＬＬ（位相同期ループ）回路、もしくはＤ
ＬＬ（遅延同期ループ）回路が用いられているほか、さ
らに、ＰＬＬ、ＤＬＬと、インターポレータ（内分回
路）を組み合わせたものも知られている。

【０００３】インターポレータを用いたクロック制御技
術について、いくつかの例を説明する。ＰＬＬ回路を用
いて多相クロックＰ０〜Ｐｎを生成したものが、文献1
（ISSC 1993 p.p 160−161 Mark Horowitz et a
l．，"PLL Design for 500MB/s Interface"）に記載さ
れている。この文献１に記載された構成においては、図
１６に示すように、ＰＬＬ回路１５１０から、入力クロ
ック１にそれぞれ位相同期した多相クロック信号Ｐ０〜
Ｐnを出力し、多相クロック信号Ｐ０〜Ｐｎはスイッチ
１５２０に入力され、選択された隣り合う２つの信号
（偶位相（even phase）と奇位相（odd phase））が
インターポレータ（phase interpolator）１５３０に
入力され、インターポレータ１５３０において、２つの
入力信号の位相を内分した出力信号が出力される。イン
ターポレータ１５３０に入力する信号対を選択するスイ
ッチ１５２０は、偶位相（even phase）セレクタと、
位相セレクタに選択制御信号を供給するシフトレジスタ
と、奇位相（odd phase）セレクタと位相セレクタに選
択制御信号を供給するシフトレジスタから構成されてい
る。

【０００４】上記文献１に記載されている構成におい
て、インターポレータ１５３０は、二つの入力を受ける
差動回路からなるアナログ構成よりなり、制御回路１５
４０は、どちらの入力の位相が早いか監視し、アップダ
ウンカウンタ（不図示）にカウント信号を出力するＦＳ
Ｍ（有限状態マシン）回路（不図示）と、アップダウン
カウンタの出力をアナログ信号に変換するＤＡ変換器
（不図示）とを備え、ＤＡ変換器からインターポレータ
に偶数（ｅｖｅｎ）／奇数（ｏｄｄ）位相に対する電流
を供給する構成とされている。ＰＬＬ回路１５１０は、
位相比較回路、ループフィルタ、ループフィルタの電圧
を制御電圧として入力する電圧制御発振器（ＶＣＯ）、
電圧制御発振器の出力を分周し位相比較回路に帰還入力
する分周器からなり、ＶＣＯから多相クロックが出力さ
れる。

【０００５】また文献２（ISSCC 1997 p.p 332−333
S．Sidiropoulos and Mark Horowitz et al．，"A se
mi−digital delay locked loop with unlimited phas
e shift capability and 0.08-400MHz operating rang
e"）には、図１６のＰＬＬ回路のかわりに、ＤＬＬ（De
lay Lock Loop）回路を用いて、入力クロックに同期
した多相クロック信号Ｐ０〜Ｐｎを出力し、多相クロッ
ク信号Ｐ０〜Ｐｎはセレクタ（スイッチ）１５２０に入
力され、隣り合う二つの信号がインターポレータ１５３
０に入力され、位相を内分した信号が出力ＯＵＴから出
力される構成が記載されている。制御回路１５４０は、
出力ＯＵＴと基準クロックとの位相差検出結果に基づ
き、インターポレータ１５３０の内分比を可変制御する
とともにセレクタ１５２０の切り替えを制御する。この
インターポレータもアナログ回路で構成されている。

【０００６】［先願発明について］ＰＬＬ回路等を用い
た場合に生じる中心周波数変動、及び、帰還ループによ
るジッタ等を無くし、位相誤差を特段に低減するクロッ
ク制御回路を提供するため、本願出願人は、多相クロッ
クＰ０〜Ｐｎを生成する多相クロック生成回路として、
逓倍用インターポレータを用いたクロック制御回路を、
特願２０００−０８３５７９号で提案している。

【０００７】図１４を参照して、特願２０００−０８３
５７９号（本願出願時未公開）で提案されているインタ
ーポレータを用いたクロック制御回路についてその概略
を説明する。多相クロック生成回路２１０として逓倍用
インターポレータを用いて生成されたクロックＰ０〜Ｐ
ｎを、クロックセレクタ１７０と、微調用のインターポ
レータ１３０で任意の位相に調整する。上記特願２００
０−０８３５７９号に記載されているように、逓倍用イ
ンターポレータは、入力クロックを分周して多相クロッ
クを生成出力する分周器と、入力クロックの周期を検知
する周期検知回路と、分周器から出力される多相クロッ
クを入力とし、該クロックを逓倍した多相クロックを生
成する多相クロック逓倍回路と、を備え、多相クロック
逓倍回路は、二つの入力のタイミング差を分割した信号
を出力する複数のタイミング差分割回路と、二つのタイ
ミング差分割回路の出力をそれぞれ多重化して出力する
複数の多重化回路とを備え、複数のタイミング差分割回
路は、同一位相のクロックを入力とするタイミング差分
割回路（インターポレータ）と、相隣る位相の二つのク
ロックを入力とするタイミング差分割回路を備えて構成
される。なお、本発明において、多相クロック生成回路
２１０としては、逓倍用インターポレータに限定される
ものではなく、任意の構成であってよい。本願明細書で
は、上記特願２０００−０８３５７９号で提案されてい
る逓倍用インターポレータの説明の詳細は省略する。

【０００８】クロックセレクタ１７０は、多相クロック
生成回路２１０からの多相クロックＰ０〜Ｐｎのうち、
制御回路２００から出力される制御信号Ｓ（「クロック
選択制御信号」という）に基づき、互いに隣合う、奇位
相信号と偶位相信号を対として選択して、インターポレ
ータ１３０に供給する。

【０００９】インターポレータ１３０は、制御回路２０
０から出力される制御信号Ｃとその相補信号ＣＢに基づ
き、二つの入力信号の位相差（タイミング差）を内分し
た時間で規定される伝搬遅延（propagation delay）時
間ｔｐｄの信号を出力する。制御信号Ｃとその相補信号
ＣＢは、インターポレータ１３０の内分比を制御する信
号であり、「内分比制御信号」ともいう。

【００１０】制御回路２００は、インターポレータ１３
０に内分比制御信号Ｃ／ＣＢを供給する回路として、不
図示のシフトレジスタを有する。そして、制御回路２０
０は、不図示の基準クロックとインターポレータ１３０
の出力クロックとの位相を比較する位相比較回路からの
出力信号（位相比較結果信号）を受けて、インターポレ
ータ１３０の出力信号の基準クロックに対する位相の進
み／遅れ具合に応じて、位相の進み／遅れを補償すべ
く、インターポレータ１３０における、二つの入力のタ
イミング差の分割値（内分比）を可変させるための内分
比制御信号Ｃ／ＣＢを出力する。内分比制御信号Ｃの相
補信号である制御信号ＣＢは、制御回路２００内で生成
するかわりに、制御回路２００から出力される制御信号
Ｃのそれぞれを、インバータで反転したものを、信号Ｃ
Ｂとして、インターポレータ１３０に供給するようにし
てもよい。

【００１１】また制御回路２００は、クロックセレクタ
１７０にクロック選択制御信号Ｓを供給する回路とし
て、いずれも図示されないカウンタとデコーダ回路を有
し、インターポレータ１３０の内分比の設定が上限又は
下限（エンドポイント）に達したことを検出した状態
で、なおも、インターポレータ１３０の出力クロックの
基準クロックに対する位相の進み／遅れを調整する必要
がある場合には、内分比の設定範囲（レンジ）を別のレ
ンジに切替えるため、位相の進み又は遅れに応じて、ク
ロックセレクタ１７０に対して出力するクロック選択制
御信号Ｓの設定値を切替える。クロックセレクタ１７０
は、値が切替えられたクロック選択制御信号Ｓを受け
て、インターポレータ１３０に対して出力するクロック
対の組合せを切り替える。

【００１２】例えば、クロックセレクタ１７０におい
て、多相クロックＰ０〜Ｐｎ（各クロック間の位相差
は、３６０°／（ｎ＋１））のうちＰ１とＰ２の組を選
択しており、インターポレータ１３０の出力信号と基準
信号（基準クロック）との位相差から、インターポレー
タ１３０の出力信号の位相をさらに進める必要がある場
合には、制御回路２００からのクロック選択制御信号Ｓ
を受けて、クロックセレクタ１７０は、例えば現在選択
しているクロック信号Ｐ１よりも一つ前の（ただし、Ｐ
−１はＰｎとされる）位相のクロック信号Ｐ０と、もと
のクロック信号Ｐ１との間の位相差（タイミング差）を
内分するように、クロック出力を切り替えて、インター
ポレータ１３０に供給する。一方、インターポレータ１
３０の出力の位相をさらに遅らせる必要がある場合に
は、制御回路２００からの選択制御信号Ｓを受けて、ク
ロックセレクタ１７０は、現在選択しているクロック信
号Ｐ２よりも一つ遅れた位相（ただし、Ｐｎ＋１はＰ０
とされる）のクロック信号Ｐ３と、もとの信号Ｐ２との
間の位相差（タイミング差）を内分するように、クロッ
ク信号対を切り替えて、インターポレータ１３０に供給
する制御を行う。

【００１３】多相クロックＰ０〜Ｐｎの添え字ｎを、２
ｍ−１（多相クロックの相数は２ｍ）とすると、クロッ
クセレクタ１７０は、奇位相クロックＰ０、Ｐ２、Ｐ
４、…、Ｐ２ｍ−２のうちの一つを、制御回路２００か
らのクロック選択制御信号Ｓで選択する第１のセレクタ
（不図示）と、偶位相クロックＰ１、Ｐ３、Ｐ５、…、
Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロ
ック選択制御信号Ｓで選択する第２のセレクタ（不図
示）とを備え、インターポレータ１３０に供給される奇
位相、偶位相のクロック出力対の組み合わせとしては、
（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ３）、…
等、位相が互いに隣合うクロック対となるように、制御
回路２００が、クロック出力の切り替え制御を行う。

【００１４】

【発明が解決しようとする課題】ところで、図１４に示
すクロック制御回路において、クロックセレクタ１７０
に対してクロック選択制御信号Ｓを供給するカウンタと
デコーダ回路を含む制御回路２００において、多相クロ
ックの相数が多くなると、デコード回路の回路規模が増
大する。デコーダ回路等に工夫が必要であると、本願発
明者は認識した。

【００１５】制御回路２００において、その回路の規模
の縮減を図るとともに、ノイズ等のエラー耐性を有する
制御回路の実現が必要であることを、本願発明者は認識
した。

【００１６】したがって、本発明が解決しようとする課
題は、回路規模の縮減を図るクロック制御回路を提供す
ることにある。

【００１７】

【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、その一つのアスペクト（as
pect）において、カウント方向がアップとダウンに切り
替え自在とされ、カウント値として２Ｎ通りのＮビット
の信号を出力するとともに、前記Ｎビットの信号の各ビ
ットを反転してなるＮビットの反転信号を出力するリン
グカウンタと、前記リングカウンタから出力される前記
Ｎビットの信号と前記Ｎビットの反転信号とからなる２
Ｎビットの信号を入力し、前記２Ｎビットの信号に対し
て、１ビットを反転することで、前記２Ｎビットの信号
の両端の２Ｎビット目と１ビット目とが互いに相隣るも
のとして、前記２Ｎビットのうちの少なくとも相隣る２
つのビットが第１の値とされ、残りのビットが第２の値
とされるデコード信号を出力するデコード回路と、互い
に位相がずれている複数のクロック信号を入力し、前記
デコード回路から出力される前記デコード信号をクロッ
ク選択制御信号として入力し、前記複数のクロック信号
の中から選択されたクロック信号対を出力するクロック
セレクタと、前記クロックセレクタから出力されるクロ
ック信号対を、第１及び第２の入力端子より入力し、入
力される内分比制御信号で設定される内分比にて、前記
クロック信号対の位相差を内分した時間に対応した遅延
時間のクロック信号を出力端子より出力するインターポ
レータと、前記インターポレータから出力されるクロッ
ク信号と基準クロックとの位相を比較する位相比較回路
と、前記位相比較回路から出力される位相比較結果信号
を入力し、前記位相比較結果信号と、前記インターポレ
ータの前記第１、第２の入力端子に入力されるクロック
信号の位相の順・逆の関係とに基づきシフト方向が可変
される、シフトレジスタよりなり、前記インターポレー
タにおける内分比を設定する前記内分比制御信号を、前
記インターポレータに対して供給するインターポレータ
制御回路と、を備えている。

【００１８】本発明は、別のアスペクト（aspect）にお
いて、前記インターポレータ制御回路は、前記インター
ポレータの内分比が上限値又は下限値（「端部」とい
う）に達した場合、端部であることを示すフラグ信号を
アクティブ状態とし、前記インターポレータ制御回路か
ら前記端部であることを示すフラグ信号がアクティブ状
態のとき、前記位相比較回路からの位相比較信号に基づ
き前記リングカウンタに供給するアップ、ダウン信号を
生成する回路を備える。

【００１９】本発明は、さらに別のアスペクト（aspec
t）において、前記リングカウンタが、Ｎ段のフリップ
フロップと、前記Ｎ段のフリップフロップのそれぞれに
対して設けられ、前記各フリップフロップへの入力信号
を供給するＮ個の論理回路と、を備え、前記各論理回路
は、アップ、ダウン、及び保持をそれぞれ指示するアッ
プ信号、ダウン信号、及び保持信号と、前記Ｎ段のフリ
ップフロップの各出力信号とを入力し、アップカウント
の場合、最終段のフリップフロップの出力の反転信号が
初段のフリップフロップに対応する論理回路を介して前
記初段のフリップフロップに帰還入力され、クロックに
よるシフト動作時、前記各論理回路を介して、前段のフ
リップフロップの出力の状態が後段のフリップフロップ
の入力に伝搬され、ダウンカウントの場合、初段のフリ
ップフロップの出力の反転信号が最終段のフリップフロ
ップに対応する論理回路を介して前記最終段のフリップ
フロップに帰還入力され、クロックによるシフト動作
時、後段のフリップフロップの出力の状態が前段のフリ
ップフロップの入力に伝搬され、保持状態の場合、前記
各論理回路に対応するフリップフロップの出力信号を前
記各論理回路に対応するフリップフロップの入力に供給
する制御を行う。

【００２０】本発明において、デコード回路は、前記Ｎ
ビットの信号と前記Ｎビットの各ビットを反転した信号
よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ
＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２
Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力
とする２Ｎ個の論理積回路で構成される。

【００２１】本発明において、インターポレータ制御回
路は、それぞれが、インターポレータの内分比を設定す
る内分比制御信号を出力する複数の単位回路を有し、前
記複数の単位回路のうち一端の前記単位回路の出力がド
ミノ方式で他端の単位回路の出力として伝搬する、構成
とされている。より詳しくは、インターポレータ制御回
路は、複数段（Ｍ段）のフリップフロップと、前記位相
比較回路から出力されるアップ信号とダウン信号と、前
記フラグ生成回路から出力される前記フラグ信号の値に
基づき、左シフト、右シフト、及び保持の信号を生成す
る制御信号生成回路と、Ｍ個の制御論理回路と、を少な
くとも備え、１段目とＭ段目の両端を除くＭ−２個の前
記各制御論理回路は、前記制御信号生成回路から出力さ
れる左シフト、右シフト、及び保持の信号を入力し、Ｍ
ビットの出力信号のうち、前記各制御論理回路に対応す
る出力信号と、前記出力信号に相隣る二つの出力信号と
を入力し、入力した前記各出力信号の値と、シフト方向
とに応じて出力論理値を決定して対応する段のフリップ
フロップのデータ入力端子に供給し、１段目とＭ段目の
前記制御論理回路は、前記制御信号生成回路から出力さ
れる左シフト、右シフト、及び保持の信号を入力し、端
部の前記制御論理回路に対応する出力信号と、前記出力
信号に相隣る一つの出力信号と、固定電位とを入力し、
これらの出力信号と、シフト方向に応じて出力論理値を
決定して対応する段のフリップフロップのデータ入力端
子に供給し、１段目を除く各段のフリップフロップの出
力には、論理和回路がそれぞれ設けられており、前記各
論理和回路には、対応する段の前段の出力信号と、対応
する段の前記フリップフロップの出力とが入力され、１
段目のフリップフロップの出力信号、及び、２段目以降
の各段に対応する前記各論理和回路の出力信号が、前記
内分比制御信号として、出力される。

【００２２】本発明において、前記インターポレータ
は、第１、第２の入力端子と一つの出力端子を少なくと
も有し、前記第１及び第２の入力端子から入力される第
１及び第２の入力信号の所定の論理演算結果を出力する
論理回路と、第１の電源と内部ノード間に接続され、前
記論理回路の出力信号を制御端子に入力とする第１のス
イッチ素子と、前記内部ノードに入力端が接続され、前
記内部ノード電位としきい値との大小関係が反転した場
合に、出力論理値を反転させるバッファ回路と、を備
え、前記内部ノードと第２の電源間には、第１の定電流
源と、前記第１の入力信号でオン・オフ制御される第２
のスイッチ素子と、前記インターポレータ制御回路から
の内分比制御信号でオン・オフ制御される第３のスイッ
チ素子と、からなる直列回路が、複数個、並列に接続さ
れ、前記内部ノードと前記第２の電源間には、第２の定
電流源と、前記第２の入力信号でオン・オフ制御される
第４のスイッチ素子と、前記インターポレータ制御回路
からの内分比制御信号でオン・オフ制御される第５のス
イッチ素子と、からなる直列回路が、複数個、並列に接
続されている。

【００２３】本発明において、前記インターポレータ
は、前記第１の入力端子からの入力信号又はその反転信
号がそれぞれの制御端子に共通に入力され、互いに並列
に配置された第１のスイッチ素子群と、前記内分比制御
信号が制御端子にそれぞれ入力され、互いに並列に配置
された第２のスイッチ素子群と、を高位側電源と内部ノ
ード間に２段縦積みし、前記内分比制御信号が制御端子
にそれぞれ入力され、互いに並列に配置された第４のス
イッチ素子群と、前記第２の入力端子からの入力信号又
はその反転信号がそれぞれの制御端子に共通に入力さ
れ、互いに並列に配置された第４のスイッチ素子群と、
を前記内部ノードと低位側電源間に２段縦積みし、前記
第２の入力端子からの入力信号又はその反転信号がそれ
ぞれの制御端子に共通に入力され、互いに並列に配置さ
れた第５のスイッチ素子群と、前記内分比制御信号の相
補信号が制御端子にそれぞれ入力され、互いに並列に配
置された第６のスイッチ素子群と、を前記高位側電源と
前記内部ノード間に２段縦積みし、前記内分比制御信号
の相補信号が制御端子にそれぞれ入力され、並列に配置
された第７のスイッチ素子群と、前記第２の入力端子か
らの入力信号又はその反転信号がそれぞれの制御端子に
共通に入力され、互いに並列に配置された第８のスイッ
チ素子群と、を前記内部ノードと前記低位側電源間に２
段縦積みし、前記内部ノードと前記低位側電源間には容
量が接続され、前記内部ノードに入力端が接続され、前
記内部ノードの電位としきい値との大小関係が反転した
場合に、出力論理値を反転させるバッファ回路を備えて
いる。以下の説明でも明らかとされるように、上記課題
は、特許請求の範囲の各請求項に記載される発明によっ
ても、同様にして、解決される。

【００２４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係るクロック制御回路は、その好ましい
一実施の形態において、アップ信号とダウン信号に基づ
き、カウント方向を切り替え、Ｎビットの信号と、前記
Ｎビットの各ビットを反転したＮビットの相補信号を出
力するリングカウンタ（図１の１００）と、リングカウ
ンタ（図１の１００）からの２Ｎビットの出力信号を入
力し、２Ｎ通りの入力信号のそれぞれに対して、１ビッ
トを反転することで、２Ｎビットの信号の両端の２Ｎビ
ット目と１ビット目とが互いに相隣るものとして、前記
２Ｎビットのうちの少なくとも相隣る２つのビットが第
１の値とされ、残りのビットが第２の値とされる、デコ
ード信号を出力するデコード回路（図１の１６０）と、
等間隔の位相差の複数（２Ｎ個）のクロックを入力し、
デコード回路（図１の１６０）から出力されるデコード
信号をクロック選択信号Ｓとして入力し、クロック選択
信号Ｓで選択されたクロック対を出力するクロックセレ
クタ（図１の１７０）と、クロックセレクタ（図１の１
７０）から出力されるクロック対を第１、第２の入力端
子より入力し、該クロック対の位相差を内分した時間に
対応する遅延時間のクロック信号を出力するインターポ
レータ（図１の１３０）と、インターポレータ（図１の
１３０）の第１、第２の入力端子に入力されるクロック
信号の位相の順・逆の関係に基づき、シフト方向が可変
されるシフトレジスタよりなり、インターポレータ（図
１の１３０）における内分比を設定するインターポレー
タ制御回路（図１の１２０）と、を備えている。

【００２５】本発明の一実施の形態において、好ましく
は、リングカウンタ（図１の１００）の２Ｎビットの出
力信号を入力して想定外のパタンであるか比較し、前記
想定外のパタンを検出時、これを許容されているパタン
に置き換えて出力する想定外救済回路（図１の１５０、
図７（ａ）参照）を備え、エラー耐性を向上している。

【００２６】本発明の一実施の形態において、好ましく
は、リングカウンタ（図１の１００）の２Ｎビットの出
力信号のパタンに対応した値とされるフラグ信号（ＪＢ
ＴＦＬＧ）を生成するフラグ生成回路（図１の１５０、
図７（ｂ）参照）を備え、フラグ信号（ＪＢＴＦＬＧ）
がインターポレータ制御回路（図１の１２０）に入力さ
れ、インターポレータ（図１の１３０）の第１、第２の
入力端子に入力されるクロック信号の位相の順・逆の関
係を通知する。

【００２７】本発明の一実施の形態において、リングカ
ウンタ（図１の１００）は、Ｎ段のフリップフロップ
（図６の１０、２０、３０）と、これらＮ段のフリップ
フロップのそれぞれに対して設けられ、各フリップフロ
ップのデータ入力端子への入力信号を供給するＮ個の論
理回路（図６の１１〜１４、２１〜２４、３１〜３４）
と、を備えている。各論理回路（図６の１１〜１４、２
１〜２４、３１〜３４）は、アップ、ダウン、及び保持
をそれぞれ指示するアップ信号（Ｆ＿ＵＰ）、ダウン信
号（Ｆ＿ＤＮ）、及び保持信号（図６の一致検出回路４
０の出力信号）と、Ｎ段のフリップフロップ（図６の１
０、２０、３０）の各出力信号とを入力し、アップカウ
ントの場合、最終段のフリップフロップの出力の反転信
号が初段のフリップフロップに対応する論理回路を介し
て前記初段のフリップフロップに帰還入力され、クロッ
クによるシフト動作時、前記各論理回路を介して、前段
のフリップフロップの出力の状態が後段のフリップフロ
ップの入力に伝搬され、ダウンカウントの場合、初段の
フリップフロップの出力の反転信号が最終段のフリップ
フロップに対応する論理回路を介して前記最終段のフリ
ップフロップに帰還入力され、クロックによるシフト動
作時、後段のフリップフロップの出力の状態が前段のフ
リップフロップの入力に伝搬され、保持状態の場合、前
記各論理回路に対応するフリップフロップの出力信号を
前記各論理回路に対応するフリップフロップの入力に供
給する、制御を行う。

【００２８】本発明の一実施の形態において、デコード
回路（図１の１６０）は、Ｎビットの信号とＮビットの
各ビットを反転した信号よりなる２Ｎビット幅の信号の
うち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、
１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１とな
る）の信号をそれぞれ入力とする２Ｎ個の論理積（ＡＮ
Ｄ）回路で構成される。

【００２９】本発明の一実施の形態において、インター
ポレータ制御回路（図１の１２０）は、それぞれが、内
分比制御信号（Ｃ）を出力する複数の単位回路（図９の
フリップフロップ１２１０〜１２１５と、制御論理回路
１２０２〜１２０７）を有し、複数の単位回路のうち一
の前記単位回路の出力がドミノ方式で次段の単位回路の
出力として伝搬する、構成とされている。すなわち、一
つの単位回路から伝搬された信号と、次段の前記単位回
路のフリップフロップの出力との論理和（ＯＲ）演算結
果が、次段の前記単位回路の出力信号として、出力され
る。

【００３０】より詳細には、インターポレータ制御回路
（図１の１２０）は、複数段（Ｍ段）のフリップフロッ
プを備え、インターポレータの出力と基準クロックとの
位相を比較する位相比較回路（図１の１１０）から出力
されるアップ信号とダウン信号及び想定外救済及びフラ
グ生成回路（１５０）から出力されるフラグ信号（ＪＢ
ＴＦＬＧ）の値に基づき、左、右シフト、及び保持の信
号を生成する制御信号発生回路（図９の１２０１）と、
Ｍ個の制御論理回路（図９の１２０２〜１２０７）と、
を備え、端部を除くＭ−２個の各制御論理回路（図９の
１２０３〜１２０６）は、左シフト、右シフト、及び保
持の信号を入力し、対応する出力信号Ｃｉと、出力信号
Ｃｉに相隣る出力信号Ｃｉ-1、Ｃｉ+1を入力し、シフト
方向に応じて出力論理値を決定して、対応するフリップ
フロップのデータ入力端子に供給し、端部の制御論理回
路（図９の１２０２、１２０７）は、前記左シフト、右
シフト、及び保持の信号を入力し、対応する出力信号Ｃ
ｉと、相隣る一つの出力信号Ｃｉ-1又はＣｉ+1と、固定
電位を入力し、シフト方向に応じて出力論理値を決定し
て、対応するフリップフロップのデータ入力端子に供給
する。初段（１段目）を除く各段のフリップフロップの
出力には、論理和（ＯＲ）回路が設けられており、各論
理和回路には、対応する段の前段の出力信号と、対応す
る段のフリップフロップの出力とが入力され、１段目の
フリップフロップ（図９の１２１０）の出力信号（Ｃ
０）、及び、２段目以降の各段に対応する前記各論理和
回路の出力信号（Ｃ１〜Ｃ５）が、内分比制御信号とし
て、出力される。

【００３１】本発明の一実施の形態において、インター
ポレータ制御回路（１２０）は、インターポレータ（１
３０）の内分比が上限値又は下限値（「端部」という）
に達した場合、端部であることを示すフラグ信号（ＥＮ
ＤＦＬＧ）の値をアクティブ状態とする回路（図９の１
２３１、１２３２）を備えている。

【００３２】本発明の一実施の形態において、インター
ポレータ制御回路（１２０）から、前記端部であること
を示すフラグ信号（ＥＮＤＦＬＧ）がアクティブ状態の
とき、位相比較回路（図１の１１０）からの位相比較結
果信号に基づき、リングカウンタ(図１の１００)に供給
するアップ、ダウン信号を生成するアップ・ダウン制御
回路（図１の１４０）を備えている。

【００３３】本発明の一実施の形態において、インター
ポレータは、立ち上がり、又は立ち下がりの一方のエッ
ジのタイミング差（位相差）を内分する構成として、図
１３を参照すると、第１及び第２の入力端子からそれぞ
れ入力される第１及び第２の入力信号の所定の論理演算
結果を出力する論理回路（ＯＲ０１）と、第１の電源と
内部ノード（Ｎ３１）間に接続され、前記論理回路の出
力信号を制御端子に入力とする第１のスイッチ素子（Ｍ
Ｐ０１）と、内部ノード（Ｎ３１）に入力端が接続さ
れ、前記内部ノード電位としきい値との大小関係が反転
した場合に、出力論理値を反転させるバッファ回路（Ｉ
ＮＶ０３）と、を備え、内部ノード（Ｎ３１）と第２の
電源間には、第１の定電流源と、第１の入力信号でオン
・オフ制御される第２のスイッチ素子と、前記インター
ポレータ制御回路からの内分比制御信号でオン及びオフ
制御される第３のスイッチ素子と、からなる直列回路
が、複数個、並列に接続され（スイッチ素子ＭＮ２２と
ＭＮ２１、ＭＮ２４とＭＮ２３、ＭＮ２６とＭＮ２５の
各直列回路の並列接続体）、内部ノードと前記第２の電
源間には、第２の定電流源と、前記第２の入力信号でオ
ン及びオフ制御される第４のスイッチ素子と、前記イン
ターポレータ制御回路からの内分比制御信号の相補信号
でオン及びオフ制御される第５のスイッチ素子と、から
なる直列回路が、複数個、並列に接続される（スイッチ
素子ＭＮ２８とＭＮ２７、ＭＮ３０とＭＮ２９、ＭＮ３
２とＭＮ３１の各直列回路の並列接続体）構成とされ
る。

【００３４】本発明の一実施の形態において、インター
ポレータは、クロック信号の立ち上がり、立ち下がりの
両エッジのタイミング差（位相差）を内分する構成とし
て、図１５を参照すると、第１の入力端子からの入力信
号（ＩＮ１）又はその反転信号が制御端子に共通入力さ
れ、並列に配置された第１のスイッチ素子群（ＭＰ２０
_１〜ＭＰ２０_ｎ）と、内分比制御信号（Ｃ０〜Ｃｎ−
１）がそれぞれ制御端子に入力され、並列に配置された
第２のスイッチ素子群（ＭＰ２１_１〜ＭＰ２１_ｎ）とを
高位側電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２
段縦積みし、第２の入力端子からの入力信号（ＩＮ２）
又はその反転信号が制御端子に共通入力され、内分比制
御信号（Ｃ０〜Ｃｎ−１）がそれぞれ制御端子に入力さ
れ、並列に配置された第３のスイッチ素子群（ＭＮ２１
_１〜ＭＮ２１_ｎ）と、並列に配置された第４のスイッチ
素子群（ＭＮ２０_１〜ＭＮ２０_ｎ）と、を内部ノード
（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積み
し、第２の入力端子からの入力信号（ＩＮ２）又はその
反転信号が制御端子に共通入力され、並列に配置された
第５のスイッチ素子群（ＭＰ１０_１〜ＭＰ１０_ｎ）と、
内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−１）がそ
れぞれ制御端子に入力され、並列に配置された第６のス
イッチ素子群（ＭＰ１１_１〜ＭＰ１１_ｎ）と、を高位側
電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２段縦積
みし、内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−
１）がそれぞれ制御端子に入力され、並列に配置された
第７のスイッチ素子群（ＭＮ１１_１〜ＭＮ１１_ｎ）と、
第２の入力端子からの入力信号又はその反転信号が制御
端子に共通入力され、並列に配置された第８のスイッチ
素子群（ＭＮ１０_１〜ＭＮ１０_ｎ）と、を内部ノード
（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積み
し、内部ノード（Ｎ１０１）に入力端が接続され、内部
ノード（Ｎ１０１）の電位としきい値との大小関係が反
転した場合に、出力論理値を反転するバッファ回路（Ｂ
ＵＦ１０１）を備える。

【００３５】本発明の一実施の形態におけるインターポ
レータにおいて、内部ノードと第２電源（低電位電源）
間には、スイッチ素子と容量とからなる直列回路が、複
数個、並列に接続され（図１３のＭＮ１１とＣＡＰ１
１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、Ｍ
Ｎ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５の各直列回
路の並列接続体）、スイッチ素子（図１３のＭＮ１１〜
ＭＮ１５）の制御端子に接続される周期制御信号（例え
ばクロック周期の検知回路等から出力されるか、あるい
は手動で設定してもよい）にてスイッチ素子（ＭＮ１１
〜ＭＮ１５）がオン及びオフされ、前記内部ノードに付
加する容量値が可変され、これにより、広い周波数範囲
のクロック信号の位相調整に対応できる構成としてもよ
い。

【００３６】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。まず、本発明の実施例で用いられるイン
ターポレータの構成の一例について説明しておく。図１
３は、本発明の一実施例で用いられるインターポレータ
（図１の１３０）の構成の一例を示す図である、図１３
を参照すると、このインターポレータは、第１、第２の
入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ０
１と、ソースが電源ＶＤＤに接続され、ドレインが内部
ノードＮ３１に接続され、論理和回路ＯＲ０１の出力信
号をゲートに入力するＰチャネルＭＯＳトランジスタＭ
Ｐ０１と、内部ノードＮ３１に入力端が接続され、出力
端から出力信号を出力するインバータＩＮＶ０３と、内
部ノードＮ３１にドレインが共通接続され、インターポ
レータ制御回路１２０からの制御信号Ｃ（Ｃ０、Ｃ１、
Ｃ２）がそれぞれゲートに接続されオン・オフ制御され
る第１群のスイッチ素子をなす、ＮチャネルＭＯＳトラ
ンジスタＭＮ２１、ＭＮ２３、ＭＮ２５と、Ｎチャネル
ＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のソ
ースにドレインがそれぞれ接続され、ソースが定電流源
Ｉ０にそれぞれ接続され、第１の入力信号ＩＮ１をゲー
トに共通に入力するＮチャネルＭＯＳトランジスタＭＮ
２２、ＭＮ２４、ＭＮ２６と、内部ノードＮ３１にドレ
インが共通接続され、インターポレータ制御回路１２０
からの制御信号ＣＢ（ＣＢ０、ＣＢ１、ＣＢ２）がそれ
ぞれゲートに接続されオン・オフ制御されるＮチャネル
ＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１と、
ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１のソースにドレインがそれぞれ接続され、ソース
が定電流源Ｉ０にそれぞれ接続され、第２の入力信号Ｉ
Ｎ２をゲートに共通に入力するＮチャネルＭＯＳトラン
ジスタＭＮ２８、ＭＮ３０、ＭＮ３２と、を備えてい
る。

【００３７】さらに、内部ノードＮ３１とグランド間に
は、ＮチャネルＭＯＳトランジスタよりなるスイッチ素
子と容量の直列回路（ＭＮ１１とＣＡＰ１１、ＭＮ１２
とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡ
Ｐ１４、ＭＮ１５とＣＡＰ１５）が並列に接続されてお
り、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５
のゲートに接続する周期制御信号にて、ＮチャネルＭＯ
ＳトランジスタＭＮ１１〜ＭＮ１５がオン、オフされ、
内部ノードＮ３１に付加する容量が決められる。ＣＡＰ
１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ
とされ、ＮチャネルＭＯＳトランジスタＭＮ１１〜１５
のゲートに供給される周期制御信号は、不図示の周期検
知回路等にて検出されるクロック周期に対応した値が設
定される。なお、周期制御信号は、スイッチ等からマニ
ュアル（手動）で設定してもよい。また、内部ノードＮ
３１に付加される容量の容量値は固定であってもよい。
この場合、インターポレータの構成において、スイッチ
素子と容量（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ
１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、
ＭＮ１５とＣＡＰ１５）の並列回路を省いた構成とされ
る。

【００３８】並列のＮチャネルＭＯＳトランジスタ（Ｍ
Ｎ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１）の１個のトランジスタに流れる電流（ドレイン
電流）はＩ（定電流源Ｉ₀の電流値）であり、インバー
タＩＮＶ０３の出力が反転するしきい値電圧をＶとし
て、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
また第１のスイッチ群をなすＮチャネルＭＯＳトランジ
スタＭＮ２１、ＭＮ２３、ＭＮ２５のゲートに入力され
る制御信号Ｃ（Ｃ０〜Ｃ２）と、第２のスイッチ群をな
すＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、
ＭＮ３１のゲートに入力される制御信号ＣＢ（ＣＢ０〜
ＣＢ２）とは相補であるものとする。例えばＮチャネル
ＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のゲ
ートに入力される制御信号Ｃが、"１００"のとき、Ｎチ
ャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３
１のゲートに入力される制御信号ＣＢは、"０１１"とさ
れる。制御信号ＣとＣＢの組合せは、３個並列のスイッ
チ素子（ＮＭＯＳトランジスタ）を２組、計６個備える
構成の場合、下記のようなものとなる。

【００３９】 制御信号Ｃ 相補信号ＣＢ "000" "111" "001" "110" "011" "100" "111" "000"

【００４０】入力信号ＩＮ１、ＩＮ２がともにＬｏｗレ
ベルとされ、論理和回路ＯＲ０１の出力がＬｏｗレベル
とされ、ＰチャネルＭＯＳトランジスタＭＰ０１を介し
て、内部ノードＮ３１は、電源ＶＤＤ側から充電された
状態（したがってインバータＩＮＶ０３の出力はＬｏｗ
レベル）にあるものとする。この状態から、入力信号Ｉ
Ｎ１、ＩＮ２がＨｉｇｈレベルに立ち上がる場合の動作
について以下に説明する。

【００４１】まずインターポレータ１３０における二つ
の入力信号ＩＮ１、ＩＮ２の位相差の内分比が上限値の
場合（出力信号の遅延時間が最小）について説明する。
制御信号Ｃは"111"、その相補信号である制御信号ＣＢ
は"000"とされる。入力信号ＩＮ１を共通にゲート入力
とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２
４、ＭＮ２６に接続する第１のスイッチ群をなすＮチャ
ネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５
はいずれもオンとされ、入力信号ＩＮ２を共通にゲート
入力とするＮチャネルＭＯＳトランジスタＭＮ２８、Ｍ
Ｎ３０、ＭＮ３２に接続する第２のスイッチ群をなすＮ
チャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ
３１はいずれもオフとされる。このため、６並列のＮチ
ャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２
６、ＭＮ２８、ＭＮ３０、ＭＮ３２のうち入力信号ＩＮ
を共通にゲートに入力とする３個のＮチャネルＭＯＳト
ランジスタＭＮ２２、ＭＮ２４、ＭＮ２６が入力信号Ｉ
Ｎ１の立ち上がりでオンする。各定電流源の電流をＩと
して、入力信号ＩＮ１がＨｉｇｈレベルになってから、
インバータＩＮＶ０３の出力が反転するまでの時間Ｔ
（３）は、次式（１）で与えられる。

【００４２】Ｔ（３）＝ＣＶ／（３・Ｉ） …(1)

【００４３】制御信号Ｃにより第１のスイッチ群のｎ個
（ｎ＜３）がオンとされる場合、すなわち制御信号Ｃ
が"011"、"001"、あるいは"000"の場合、入力信号ＩＮ
１のＨｉｇｈレベルへの遷移タイミングから時間Ｔ（た
だし、Ｔは、入力信号ＩＮ１とＩＮ２の立ち上がりエッ
ジのタイミング差）の間、入力信号ＩＮ１をゲートに共
通に入力とするＮチャネルＭＯＳトランジスタＭＮ２
２、ＭＮ２４、ＭＮ２６のうち、ｎ個のＮチャネルＭＯ
Ｓトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電さ
れ、つづいて、入力信号ＩＮ２がＨｉｇｈレベルに遷移
することで、入力信号ＩＮ２をゲートに共通に入力とす
るＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、
ＭＮ３２のうち(３−ｎ)個のＮチャネルＭＯＳトランジ
スタがオンし、ｎ＋３−ｎ＝３、すなわち、全体で、３
個のＮチャネルＭＯＳトランジスタがオンし、内部ノー
ドＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（３
・Ｉ）で放電し、時間（ＣＶ−ｎ・Ｉ・Ｔ）／（３・
Ｉ）で、インバータＩＮＶ０３の出力が反転する（Ｌｏ
ｗレベルからＨｉｇｈレベルとなる）。

【００４４】よって、入力信号ＩＮ１がＨｉｇｈレベル
になってから、インバータＩＮＶ０３の出力が反転する
までの時間（伝搬遅延時間）Ｔ（ｎ）は、次式（２）で
与えられる。

【００４５】 Ｔ（ｎ）＝Ｔ＋（ＣＶ−ｎ・Ｉ・Ｔ）／（３・Ｉ） ＝ＣＶ／（３・Ｉ）−（ｎ／３）Ｔ＋Ｔ ＝Ｔ（３）＋（３−ｎ）／３・Ｔ …(2)

【００４６】上式（２）に示すように、ｎ（ｎ＝０、
１、２、３）の値（制御信号Ｃの値）によって、入力信
号ＩＮ１とＩＮ２のタイミング差Ｔの３等分を単位に、
ｎで規定される値で内分した時間に対応する遅延時間Ｔ
（ｎ）の出力信号が得られる。すなわち、制御信号Ｃ
（ＣＢ）の設定により、ｎを可変することで、入力信号
ＩＮ１とＩＮ２の間のタイミング差を、分解能１／３で
分割（内分）した任意の位相の出力信号が得られる。こ
のようなインターポレータを「３刻みのインターポレー
タ」ともいう。例えばｎ＝３が内分比の下限（インター
ポレータの出力信号の遅延時間はＴ（３）で最小）、ｎ
＝０が内分比の上限（インターポレータの出力信号の遅
延時間はＴ（３）＋Ｔで最大）とする。

【００４７】なお、図１３において、３個並列のＭＯＳ
トランジスタＭＮ２１、２３、２５、３個並列のＭＯＳ
トランジスタＭＮ２７、２９、３１をそれぞれＮ個並列
とし、Ｎ刻みのインターポレータを構成することができ
る。このとき、ｎビットが論理１、（Ｎ−ｎ）ビットが
論理０の制御信号Ｃと、その相補信号ＣＢとが、Ｎ個の
並列の２組のトランジスタ群（トランジスタＭＮ２１、
２３、２５と、ＭＮ２７、２９、３１に対応する）にそ
れぞれ入力される場合、入力信号ＩＮ１とＩＮ２の時間
差をＴとして、遅延時間Ｔ（ｎ）は、次式（３）で与え
られる。

【００４８】 Ｔ（ｎ）=ＣＶ／（Ｎ・Ｉ）−（ｎ／Ｎ）Ｔ＋Ｔ =Ｔ（Ｎ）＋（Ｎ−ｎ）／Ｎ・Ｔ …(3)

【００４９】図１３に示したインターポレータの回路構
成は、入力信号ＩＮ１、ＩＮ２の立ち上がり遷移のタイ
ミング差Ｔを内分した時間に対応する遅延時間の出力信
号を生成するものであるが、入力信号ＩＮ１、ＩＮ２の
立ち下がり遷移のタイミング差Ｔを内分した時間に対応
する遅延時間の出力信号を生成するインターポレータ
は、ＯＲ回路の代わりに、ＮＡＮＤ回路を備え、入力信
号ＩＮ１、ＩＮ２をインバータで反転した信号が、Ｎチ
ャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２
５とＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２
９、ＭＮ３１のゲートに入力される。なお、内部ノード
に接続されるインバータＩＮＶ０３は、適用されるアプ
リケーションの論理に応じて、正転バッファであっても
よいことは勿論である。

【００５０】次に、インターポレータに対して入力信号
ＩＮ１、ＩＮ２（図１３参照）として供給されるクロッ
ク対の位相の順・逆と、内分比制御信号Ｃ、ＣＢの関係
について説明しておく。

【００５１】前述した通り、例えば図１４に示す構成の
クロック制御回路において、多相クロックＰ０〜Ｐｎの
添え字ｎを２ｍ−１（多相クロックの相数は２ｍ）とす
ると、クロックセレクタ１７０は、奇位相クロックＰ
０、Ｐ２、Ｐ４、…、Ｐ２ｍ−２のうちの一つを、制御
回路２００からのクロック選択制御信号で選択する第１
のセレクタと、偶位相クロックＰ１、Ｐ３、Ｐ５、…、
Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロ
ック選択制御信号Ｓで選択する第２のセレクタと、を備
え、位相差を内分するインターポレータ１３０に供給さ
れる奇位相、偶位相のクロック出力対の組み合わせとし
ては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ
３）、…等、位相が互いに隣合うクロック対となるよう
に、制御回路２００が、クロック出力の切り替え制御を
行う。

【００５２】例えばクロックセレクタ１７０で（Ｐ０、
Ｐ１）のクロック信号対（Ｐ１はＰ０よりも時間差Ｔ遅
れている）を選択しており（インターポレータ１３０の
入力信号ＩＮ１とＩＮ２の位相は順（正）の関係にあ
る）、インターポレータ１３０において、（Ｐ０、Ｐ
１）の時間差Ｔの内分比を、上式（３）で、ｎ＝０とし
ている場合（制御信号Ｃは、"000…0"とその相補信号Ｃ
Ｂは"111…1"となる）、さらにインターポレータの出力
信号の位相を遅らせる場合には、クロックセレクタ１７
０で、（Ｐ２、Ｐ１）のクロック信号対を選択する。こ
の場合、図１３において、入力信号ＩＮ１には、クロッ
クＰ０のかわりに、Ｐ１よりも位相の遅れたクロックＰ
２が供給され、入力信号ＩＮ２には、もとのクロックＰ
１が供給される。すなわち、クロックセレクタ１７０で
（Ｐ２、Ｐ１）のクロック信号対が選択された場合、イ
ンターポレータの第２の入力端子に入力される入力信号
ＩＮ２（図１３参照）の方が、第１の入力端子に入力さ
れる入力信号ＩＮ１（図１３参照）よりも位相がすすん
でいる（インターポレータ１３０の入力信号ＩＮ１とＩ
Ｎ２の位相は（Ｐ０、Ｐ１）の場合と逆の関係）。この
ため、入力信号ＩＮ１をゲート入力とするＮチャネルＭ
ＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６に接続
する第１のスイッチ群をなすＮチャネルＭＯＳトランジ
スタＭＮ２１、ＭＮ２３、ＭＮ２５に供給される制御信
号としては、位相の遅れた入力信号に対応する制御信号
を供給し、入力信号ＩＮ２をゲート入力とするＮチャネ
ルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２に
接続する第２のスイッチ群をなすＮチャネルＭＯＳトラ
ンジスタＭＮ２７、ＭＮ２９、ＭＮ３１には位相の進ん
だ入力信号に対する制御信号を供給する。クロックセレ
クタ１７０で（Ｐ２、Ｐ１）のクロック信号対が選択さ
れた場合、制御信号ＣＢの全ビットが論理１（制御信号
Ｃは全ビットが論理０）で、インターポレータ１３０の
内分比の下限（この内分比設定レンジでのインターポレ
ータの出力信号の遅延時間は最小）、制御信号ＣＢの全
ビットが論理０（制御信号Ｃは全ビットが論理１）でイ
ンターポレータ１３０の内分比の上限（この内分比設定
レンジでのインターポレータの出力信号の遅延時間は最
大）となる。一方、クロックセレクタ１７０で（Ｐ０、
Ｐ１）のクロック信号対が選択された場合、制御信号Ｃ
の全ビットが論理１（制御信号ＣＢは全ビットが論理
０）で、インターポレータ１３０の内分比の下限（イン
ターポレータの出力信号の遅延時間は最小）、制御信号
Ｃの全ビットが論理０（制御信号ＣＢは全ビットが論理
１）でインターポレータ１３０の内分比の上限（この内
分比設定レンジでのインターポレータの出力信号の遅延
時間は最大）となる。

【００５３】クロックセレクタ１７０でクロック信号対
（Ｐ２、Ｐ１）を選択する場合と、クロック信号対（Ｐ
０、Ｐ１）を選択している場合とでは、インターポレー
タ１３０の入力信号ＩＮ１、ＩＮ２の位相の進み、遅れ
の関係が入れ替わり、インターポレータ１３０の内分比
を設定するために第１、第２群のスイッチ素子の供給さ
れる制御信号Ｃ、ＣＢの論理が入れ替わる。クロック対
が変更される際に、インターポレータの内分比の制御信
号Ｃ/ＣＢの設定が交換（スワップ）される。すなわ
ち、インターポレータ１３０の二つの入力端子とクロッ
クセレクタ１７０の二つの出力端子の接続は切替えず、
制御回路２００では、クロック選択の切換に連動して、
この制御信号Ｃ、ＣＢの論理の交換を行っている。後述
するように、本発明の一実施例においては、フラグ信号
ＪＢＴＦＬＧの値に基づき、インターポレータに内分比
制御信号を供給する制御回路での制御信号Ｃ/ＣＢの設
定論理の交換の制御を行っている。

【００５４】図１は、本発明に係るクロック制御回路の
一実施例の全体の回路構成を示す図である。図１を参照
すると、このクロック制御回路は、基準信号（Ｒｅｆ）
とインターポレータ１３０の出力信号（ＯＵＴ）の位相
差を比較検出する位相比較回路１１０と、位相比較回路
１１０から出力される位相比較結果信号をなすアップ信
号ＵＰ、ダウン信号ＤＮを入力し、信号ＥＮＤＦＬＧが
アクティブのとき、リングカウンタ１００に対してアッ
プ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮを出力するアップ
・ダウン信号制御回路１４０と、アップ信号Ｆ＿ＵＰ、
ダウン信号Ｆ＿ＤＮを入力とするリングカウンタ１００
と、想定外救済及びフラグ生成回路１５０と、想定外救
済及びフラグ生成回路１５０の出力を入力し、デコード
信号を出力するデコード回路１６０と、多相クロックを
入力とし、一対のクロックを出力するクロックセレクタ
１７０と、インターポレータ１３０と、位相比較回路１
１０からのアップ信号ＵＰ、ダウン信号ＤＮを入力しイ
ンターポレータ１３０の内分比を制御する制御信号Ｃと
その相補信号ＣＢ、及び、内分比が端点（上限又は下
限）あることを示す信号ＥＮＤＦＬＧを出力するインタ
ーポレータ制御回路１２０と、を備えている。アップ・
ダウン信号制御回路１４０は、インターポレータ制御回
路１２０から出力される信号ＥＮＤＦＬＧがアクティブ
状態であるときに、位相比較回路１１０からのアップ信
号ＵＰ、ダウン信号ＤＮを、アップ信号Ｆ＿ＵＰ、ダウ
ン信号Ｆ＿ＤＮとしてリングカウンタ１００に出力する
ゲート制御を行う。

【００５５】図１に示す例では、クロックセレクタ１７
０には、図２に示すような６相クロック（ＣＫ０〜ＣＫ
５）が供給される。なお、クロックセレクタ１７０に入
力される６相クロックは、基準クロック（Ｒｅｆ）を一
旦分周し分周信号を逓倍して多相クロックを生成する逓
倍用インターポレータ（特願２０００−０８３５７９号
参照）を用いて生成してもよいし、これ以外にも、ＰＬ
Ｌ回路のＶＣＯ出力等、任意の多相クロック生成回路を
用いることができる。

【００５６】リングカウンタ１００は、３ビットの信号
（カウンタを構成する３個のフリップフロップの正転出
力）と、３ビットの信号を反転した信号（カウンタを構
成する３個のフリップフロップの反転出力）を出力す
る。

【００５７】図１において、アップ・ダウン信号制御回
路１４０、リングカウンタ１００、想定外救済及びフラ
グ生成回路１５０、デコード回路１６０、インターポレ
ータ制御回路１２０が、図１４の制御回路２００を構成
している。本実施例において、６相クロックは、任意の
構成の多相クロック生成回路（図１４の２１０）を用い
て生成される。なお、本発明において、多相クロックと
しては、６相クロックに限定されるものでないことは勿
論である。

【００５８】図１２は、図１のクロックセレクタ１７０
の構成の一例を示す図である。図１２を参照すると、こ
のクロックセレクタ１７０は、６相クロックＣＫ０〜Ｃ
Ｋ５のうちの偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４
を入力とし、出力が共通接続されて出力端子ＣＫＯ１に
接続されている３つのトライステートバッファ１７１、
１７３、１７５と、６相クロックのうちの奇位相のクロ
ックＣＫ１、ＣＫ３、ＣＫ５を入力とし、出力が共通接
続されて出力端子ＣＫＯ２に接続されている３つのトラ
イステートバッファ１７２、１７４、１７６と、を備え
ている。トライステートバッファ１７１、１７３、１７
５、１７２、１７４、１７６の出力イネーブル端子に
は、クロック選択制御信号Ｓ０〜Ｓ５がそれぞれ入力さ
れ、クロック選択制御信号の値が例えば論理１のとき、
出力イネーブル状態とされ、クロック選択制御信号の値
が論理０のとき、出力ディスエーブル（出力はハイイン
ピーダンス状態）とされる。クロックセレクタ１７０か
らは、偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４の一つ
が出力端子ＣＫＯ１から出力され、偶位相に隣接する位
相の奇位相のクロックが出力端子ＣＫＯ２から出力され
る。なお、クロックセレクタ１７０は、クロック選択制
御信号Ｓ０〜Ｓ５に基づき、クロック対を選択出力する
ものであればよく、図１２に示した構成に限定されるも
のではない。

【００５９】次に、本発明の一実施例におけるデコード
回路１６０の構成について説明する。図４には、２進表
示で３ビットで表される６通りの信号から６通りの６ビ
ットの信号（クロック選択制御信号）を生成するデコー
ド回路１６０の動作が真理値表として示されている。デ
コード回路１６０は、リングカウンタ１００を構成する
３個のフリップフロップから出力される３ビット信号
（ＦＦ１，２，３）と、その反転信号（ＦＦ１，２，３
（反転））の計６ビットを入力し、デコード結果信号の
６ビット信号Ｓ０〜Ｓ５を生成するものであり、この符
号変換は、３ビットとその反転信号の６ビットのうち１
ビットのみを反転するだけで、デコード結果信号を得る
ことができ、回路規模を効率化している。

【００６０】図４に示すように、３ビット信号（ＦＦ
１，２，３）とその反転信号（ＦＦ１，２，３（反
転））の６ビット入力パタン "000 111" に対して、
デコード結果であるクロック選択制御信号"000110"の場
合、６ビット入力パタンの右端の１ビットを反転するだ
けでよい。

【００６１】次の行の"100 011" →"000011"の場合
（矢印はデコード結果を示す）、６ビット入力パタンの
左端の１ビットを反転するだけでよい。

【００６２】第３行の"110 001" →"100001"の場合、
６ビット入力パタンの左から２ビット目を反転するだけ
でよい。

【００６３】第４行の"111 000" →"110000" の場
合、６ビット入力パタンの左から３ビット目を反転する
だけでよい。

【００６４】第５行の"011 100" →"011000" の場
合、６ビット入力パタンの左から４ビット目を反転する
だけでよい。

【００６５】同様にして、第６行の"001 110" →"001
100" の場合、６ビット入力パタンの左から５ビット目
を反転するだけでよい。

【００６６】第７行の"000 111" →"000110" の場
合、６ビット入力パタンの左から６ビット目（右端）を
反転するだけでよい。第７行は第１行と同一である。

【００６７】図５は、図４に真理値表を示したデコード
回路１６０（図１参照）の構成の一例を示す図である。
図５において、FFO1、FFO2、FFO3は、リングカウンタを
構成する３段のフリップフロップの正転出力端子Ｑの出
力信号であり、FFO1B、FFO2B、FFO3Bはリングカウンタ
を構成する３段のフリップフロップの反転出力端子ＱＢ
の出力信号である。

【００６８】図５を参照すると、デコード回路１６０
（図１参照）は、６ビットのクロック選択制御信号（S
0，S1，S2，S3，S4，S5）について、例えば、以下の論
理構成とされる。

【００６９】S0＝AND（FFO1，FFO2） S1＝AND（FFO2，FFO3） S2＝AND（FFO3，FFO1B） S3＝AND（FFO1B，FFO2B） S4＝AND（FFO2B，FFO3B） S5＝AND（FFO3B，FFO1）

【００７０】すなわち、デコード回路１６０は、６個の
２入力ＡＮＤ回路という簡易な構成とされる。半導体集
積回路上での実際の回路構成は、図５に示すように、基
本セルをなすＮＡＮＤ回路とインバータＩＮＶで構成さ
れる。

【００７１】Ｉ番目の２入力ＮＡＮＤ回路は、３ビット
の信号（FFO1、FFO2、FFO3）と、反転信号（FFO1B、FFO
2B、FFO3B）よりなる６ビット幅の信号（FFO1、FFO2、F
FO3、FFO1B、FFO2B、FFO3B）のうち、第Ｉビットと第Ｉ
＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２
Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力
とする。

【００７２】図６は、本発明の一実施例において、デコ
ード回路（図１の１６０）の入力端子に供給される３ビ
ットの信号とその反転信号を生成するリングカウンタ１
００（図１参照）の構成の一例を示す図である。このリ
ングカウンタ１００（図１参照）は、アップ信号Ｆ＿Ｕ
Ｐとダウン信号Ｆ＿ＤＮとを制御信号として入力し、カ
ウント方向が、アップ又はダウンに切替自在とされてお
り、さらに、アップ信号Ｆ＿ＵＰとダウン信号Ｆ＿ＤＮ
がともにアクティブ（又はともにインアクティブ）のと
き、保持状態とされる。

【００７３】より詳細には、図６を参照すると、このリ
ングカウンタ１００は、３つのＤ型のフリップフロップ
１０、２０、３０を備え、フリップフロップ１０、２
０、３０の出力（正転出力）からは６通りのパタンの３
ビット信号が出力され、フリップフロップ１０、２０、
３０の反転出力からは、３ビット信号の反転信号が出力
される。

【００７４】フリップフロップ１０に対して、３つのフ
リップフロップの１０、２０、３０の出力信号、カウン
タのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウン
タのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿Ｕ
ＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力
信号とを入力とし、リングカウンタのアップカウント／
ダウンカウント、ホールド（保持）の動作状態を規定す
る第１の論理回路を備えている。この第１の論理回路
は、Ｆ＿ＵＰとフリップフロップ３０の出力Ｑの反転を
入力とするＮＡＮＤ回路１１と、一致検出回路４０の出
力とフリップフロップ１０の出力を入力とするＮＡＮＤ
回路１２と、フリップフロップ２０の出力とＦ＿ＤＮを
入力とするＮＡＮＤ回路１３と、ＮＡＮＤ回路１１〜１
３の出力を入力とするＮＡＮＤ回路１４と、を備え、Ｎ
ＡＮＤ回路１４の出力がフリップフロップ１０のデータ
入力端子Ｄに供給される。

【００７５】フリップフロップ２０に対して、３つのフ
リップフロップの１０、２０、３０の出力信号、カウン
タのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウン
タのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿Ｕ
ＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力
信号を入力とし、リングカウンタのアップカウント／ダ
ウンカウント、ホールドの動作状態を規定する第２の論
理回路を備えている。この第２の論理回路は、Ｆ＿ＵＰ
とフリップフロップ１０の出力Ｑを入力とするＮＡＮＤ
回路２１と、一致検出回路４０の出力とフリップフロッ
プ２０の出力を入力とするＮＡＮＤ回路２２と、フリッ
プフロップ３０の出力とＦ＿ＤＮを入力とするＮＡＮＤ
回路２３と、ＮＡＮＤ回路２１〜２３の出力を入力とす
るＮＡＮＤ回路２４と、を備え、ＮＡＮＤ回路２４の出
力がフリップフロップ２０のデータ入力端子Ｄに供給さ
れる。

【００７６】フリップフロップ３０に対して、３つのフ
リップフロップの１０、２０、３０の出力信号、カウン
タのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウン
タのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿Ｕ
ＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力
を入力とし、リングカウンタのアップカウント／ダウン
カウント、ホールドの動作状態を規定する第３の論理回
路を備えている。この第３の論理回路は、Ｆ＿ＵＰとフ
リップフロップ２０の出力Ｑを入力とするＮＡＮＤ回路
３１と、一致検出回路４０の出力とフリップフロップ３
０の出力を入力とするＮＡＮＤ回路３２と、フリップフ
ロップ１０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路
３３と、ＮＡＮＤ回路３１〜３３の出力を入力とするＮ
ＡＮＤ回路３４と、を備え、ＮＡＮＤ回路３４の出力が
フリップフロップ３０のデータ入力端子Ｄに供給され
る。

【００７７】図６に示したリングカウンタの動作につい
て説明する。例えば各フリップフロップ１０、２０、３
０の出力Ｑがすべて論理０であり、アップ信号Ｆ＿ＵＰ
が論理１のとき、ＮＡＮＤ回路１１の出力は論理０とな
り、ＮＡＮＤ回路１４の出力は論理１となり、クロック
Ｆ＿ＣＬＫでフリップフロップ１０は論理１を出力す
る。このときフリップフロップ２０、３０のデータ入力
端子Ｄには論理０とされ、フリップフロップ２０、３０
は論理０を出力し、フリップフロップ１０、２０、３０
の正転出力は、"100"となる。

【００７８】フリップフロップ１０の出力ＦＦ０１が論
理１となった結果、ＮＡＮＤ回路２１の出力は論理０と
なり、ＮＡＮＤ回路２４は論理１を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ１０は論理１を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"110"となる。

【００７９】フリップフロップ２０の出力ＦＦ０２が論
理１となった結果、ＮＡＮＤ回路３１の出力は論理０と
なり、ＮＡＮＤ回路３４は論理１を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ３０は論理１を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"111"となる。

【００８０】フリップフロップ３０の出力ＦＦ０３が論
理１となった結果、ＮＡＮＤ回路１１の出力は論理１と
なり、ＮＡＮＤ回路１４は論理０を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ１０は論理０を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"011"となる。

【００８１】フリップフロップ１０の出力ＦＦ０１が論
理０となった結果、ＮＡＮＤ回路２１の出力は論理１と
なり、ＮＡＮＤ回路２４は論理０を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ２０は論理０を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"001"となる。

【００８２】フリップフロップ２０の出力ＦＦ０２が論
理０となった結果、ＮＡＮＤ回路３１の出力は論理１と
なり、ＮＡＮＤ回路３４は論理０を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ３０は論理０を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"000"となる。

【００８３】信号Ｆ＿ＤＮが論理１（Ｆ＿ＵＰが論理
０）のとき、パタンのシフト方向は、信号Ｆ＿ＵＰが論
理１のときと逆になる。ＮＡＮＤ回路３３の出力は論理
０となり、ＮＡＮＤ回路３４が論理１となる。クロック
Ｆ＿ＣＬＫでフリップフロップ３０は論理１を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"001"となる。

【００８４】フリップフロップ３０の出力ＦＦ０３が論
理１となった結果、ＮＡＮＤ回路２３の出力は論理０と
なり、ＮＡＮＤ回路２４は論理１を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ２０は論理１を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"011"となる。

【００８５】フリップフロップ２０の出力ＦＦ０２が論
理１となった結果、ＮＡＮＤ回路１３の出力は論理０と
なり、ＮＡＮＤ回路１４は論理１を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ１０は論理１を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"111"となる。

【００８６】フリップフロップ１０の出力ＦＦ０１が論
理１となった結果、ＮＡＮＤ回路３３の出力は論理１と
なり、ＮＡＮＤ回路３４は論理０を出力する。クロック
Ｆ＿ＣＬＫでフリップフロップ３０は論理０を出力す
る。フリップフロップ１０、２０、３０の正転出力
は、"110"となる。以下クロックが入力されるたびに、"
100"、"000"と推移する。

【００８７】信号Ｆ＿ＤＮと信号Ｆ＿ＵＰの値が一致す
るとき、ＸＮＯＲ（eXclusive NOR）回路よりなる一致
検出回路４０の出力が論理１となり、ＮＡＮＤ回路１
２、２２、３２を介して、フリップフロップ１０、２
０、３０の正転出力端子Ｑの値が、フリップフロップ１
０、２０、３０のデータ入力端子Ｄにそれぞれ帰還さ
れ、クロックＦ＿ＣＬＫの立ち上がりで、フリップフロ
ップ１０、２０、３０はデータ入力端子Ｄの信号をサン
プル出力するため、フリップフロップ１０、２０、３０
は状態を保持する。

【００８８】前述したように、図６に示したリングカウ
ンタの３ビット出力パタン（FF01，FF02，FF03）には、
パタン"010"、"101"は存在しない。ノイズ等により、想
定外のパタン"010"、"101"が生じた場合、このパタン
を、出現が許可されているパタンのうちのいずれかに設
定することで、救済を行っている。

【００８９】次に、図１の想定外救済及びフラグ生成回
路１５０について詳細に説明する。想定外救済及びフラ
グ生成回路１５０のうちの想定外救済回路は、想定外パ
タンの３ビット信号"010"を、"000"に変換し、想定外パ
タンの３ビット信号"101"を"111"に変換する（図４参
照）。

【００９０】図７（ａ）は、図１の想定外救済及びフラ
グ生成回路１５０の想定外救済回路の構成の一例を示す
図である。図７（ａ）を参照すると、この想定外救済回
路５０は、フリップフロップ１０の正転出力端子Ｑの信
号をインバータＩＮＶ１で反転した信号FFO1Iと、フリ
ップフロップ２０の正転出力端子Ｑの信号FFO2と、フリ
ップフロップ３０の正転出力端子Ｑの信号をインバータ
ＩＮＶ３で反転した信号FFO3Iとを入力とし、これらが
すべて論理１のとき、論理０を出力するＮＡＮＤ回路５
１と、フリップフロップ１０の反転出力端子ＱＢの信号
をインバータＩＮＶ２で反転した信号FFO1BIと、フリッ
プフロップ２０の反転出力端子ＱＢの信号FFO2Bと、フ
リップフロップ３０の反転出力端子ＱＢの信号をインバ
ータＩＮＶ４で反転した信号FFO3BIとを入力とし、これ
らがすべて論理１のとき、論理０を出力するＮＡＮＤ回
路５２と、フリップフロップ２０の出力信号とＮＡＮＤ
回路５２の出力信号を入力とするＮＡＮＤ回路５３と、
ＮＡＮＤ回路５３の出力信号とＮＡＮＤ回路５２の出力
信号とを入力とし、信号FFO2DCを出力するＮＡＮＤ回路
５４とを備えている。

【００９１】次に、この想定外救済回路５０の動作につ
いて説明する。フリップフロップ１０、２０、３０の正
転出力端子Ｑの３ビット信号が、"010"のとき、ＮＡＮ
Ｄ回路５１は論理０を出力し、ＮＡＮＤ回路５３は論理
１を出力し、ＮＡＮＤ回路５２の出力である論理１を反
転した論理０が、ＮＡＮＤ回路５４から、FFO2DCとして
出力される。フリップフロップ１０、２０、３０の正転
出力端子Ｑの３ビット信号が、"101"のとき、ＮＡＮＤ
回路５２の出力は論理０となり、ＮＡＮＤ回路５４か
ら、FFO2DCに論理１が出力される。

【００９２】想定外救済回路５０を備えた場合、図６に
示したリングカウンタにおいて、ＮＡＮＤ回路１３、Ｎ
ＡＮＤ回路２２、ＮＡＮＤ回路３１に入力される信号
は、FFO2の代わりに、想定外救済回路５０の出力信号FF
O2DCが用いられる。

【００９３】想定外救済回路５０を備えたことで、リン
グカウンタ１００の出力として、想定外のビットパタン
が出力された場合でも、これを出現が許可されたビット
パタンに置き換えてデコード回路１６０に供給するた
め、クロックセレクタ１７０によるクロック対の選択
と、インターポレータ１３０による位相調整動作を、的
確に行うことができる。一方、想定外救済回路５０を具
備しない場合、想定外のパタンがデコード回路１６０に
そのまま入力されることになり、デコード回路１６０の
デコード結果がいかなるものとなるか保証されない可能
性もあることから、位相調整が正しく行えない可能性も
ある。

【００９４】図７（ｂ）は、図１の想定外救済及びフラ
グ生成回路１５０のフラグ生成回路の構成を示す図であ
る。図７（ｂ）を参照すると、フラグ生成回路は、フラ
グ信号ＪＢＴＦＬＧ（インターポレータ制御回路１２０
に入力される）を生成する。図４に示すように、クロッ
クの選択が切り替わるごとに、信号ＪＢＴＦＬＧの値は
反転する（偶数番目、奇数番目と順に切り替わる）。図
７（ａ）のリングカウンタのフリップフロップ１０、２
０、３０の出力信号FF01I、FF02B、FF03Iを入力とする
ＮＡＮＤ回路５５と、FF01I、FF02を入力とするＮＡＮ
Ｄ回路５６と、FF01B、FF02、FF03Iを入力とするＮＡＮ
Ｄ回路５７と、ＮＡＮＤ回路５５、ＮＡＮＤ回路５６、
及びＮＡＮＤ回路５７の出力を入力とし入力信号の否定
論理積をＪＢＴＦＬＧとして出力するＮＡＮＤ回路５８
と、を備えている。

【００９５】このフラグ生成回路の動作について説明す
る。フリップフロップ１０、２０、３０の正転出力Ｑに
ついてみると、"000"、"011"、"110"のとき、それぞれ
ＮＡＮＤ回路５５、５６、５７の出力が論理０となり、
ＪＢＴＦＬＧの値は論理１となり、フリップフロップ１
０、２０、３０の正転出力Ｑが、"100"、"111"、"001"
のとき、ＪＢＴＦＬＧの値は論理０となる（図４に示し
た真理値表参照）。

【００９６】図８は、図７（ａ）に示した想定外救済回
路５０の出力信号FF02DCと、リングカウンタ１００を構
成するフリップフロップ１０、３０の正転出力Ｑと、反
転出力ＱＢをそれぞれインバータで反転した信号FF01
I、FF01BI、FF03I，FF03BIを入力とするデコード回路
（図１の１６０）の構成を示す図である。図８を参照す
ると、このデコード回路は、図５に示した回路構成と
は、FF02DCを入力とするＮＡＮＤ３、ＮＡＮＤ４の入力
端子が反転（負論理）である点が相違している。なお、
図７（ａ）に示すように、リングカウンタを構成するフ
リップフロップの出力がインバータで反転されているこ
とから、図８のデコード回路の入力端子の信号接続形態
の順番は、図５に示したものと相違している。ただし、
その論理は、図５に示したものと同一である。

【００９７】S0＝AND（FFO1BI，FFO2DC） S1＝AND（FFO2DC，FFO3BI） S2＝AND（FFO3BI，FFO1I） S3＝AND（FFO1I，反転（FFO2DC）） S4＝AND（反転（FFO2DC），FFO3I） S5＝AND（FFO3I，FFO1BI）

【００９８】図９は、図１のインターポレータ制御回路
１２０の構成の一例を示す図である。なお、図１のイン
ターポレータ１３０が６刻みのインターポレータよりな
り、インターポレータ制御回路１２０は、制御信号Ｃ
（内分比制御信号）として６ビットの信号をインターポ
レータ１３０に供給するものとする。

【００９９】図９を参照すると、このインターポレータ
制御回路１２０は、制御信号発生回路１２０１と、Ｄ型
フリップフロップ１２１０〜１２１５と、Ｄ型フリップ
フロップ１２１０〜１２１５に対応して設けられてお
り、各Ｄ型フリップフロップ１２１０〜１２１５のデー
タ入力端子Ｄに、それぞれ、出力Ｏ１が接続されている
制御論理回路１２０２〜１２０７を備えている。なお、
図９において、基本セルをなすＮＯＲ回路１２２１とＮ
ＯＲ回路１２２１の出力端に入力端が接続されているイ
ンバータ１２２２よりなる論理回路は、ＯＲ回路として
機能する。

【０１００】各フリップフロップ１２１０、１２１１、
１２１２、１２１３、１２１４、１２１５の出力端子Ｑ
はインターポレータ１３０（６刻みのインターポレー
タ）の内分比を制御する６本の制御信号Ｃ０〜Ｃ５とし
て出力され、インターポレータ１３０には、制御信号Ｃ
０〜Ｃ５を、それぞれ不図示のインバータで反転した信
号制御信号ＣＢ０〜ＣＢ５が、図１の制御信号Ｃとその
相補信号ＣＢとして供給される。

【０１０１】制御信号発生回路１２０１は、位相比較回
路１１０からの位相比較結果信号であるＳ＿ＵＰ（図１
のＵＰ）、Ｓ＿ＤＮ（図１のＤＮ）、フラグ生成回路１
５０から供給される、選択クロックの組み合わせに対応
した信号ＪＢＴＦＬＧ、及び、信号Ｃ０と信号Ｃ５とを
入力し、右シフト、左シフト、保持を指示する制御信号
Ｒｉｇｈｔ（右）、Ｌｅｆｔ（左）、Ｈｏｌｄ（保持）
を出力する。信号Ｃ５が"０"、信号Ｃ０が"１"のとき、
選択されたクロック対における内分比は、その下限又は
上限に達しているため、制御信号Ｃの生成において、必
要とされるリセット動作が行われる。制御信号発生回路
１２０１では、フラグ信号ＪＢＴＦＬＧの値が論理１と
論理０では、アップ信号（Ｓ＿ＵＰ）に対応するシフト
方向を相違させる制御を行っており、ダウン信号（Ｓ＿
ＤＮ）についても、同様とされる。

【０１０２】制御論理回路１２０２〜１２０７は、制御
信号発生回路１２０１から出力される制御信号Ｒｉｇｈ
ｔ、Ｌｅｆｔ、Ｈｏｌｄを入力し、さらに自制御論理回
路に対応する内分比制御信号と、該内分比制御信号の一
側又は両側に隣接する内分比制御信号とを入力し、これ
らの信号をデコードした結果を、出力端子Ｏ１から出力
し、対応するＤ型フリップフロップのデータ入力端子Ｄ
に供給する。

【０１０３】制御論理回路１２０２〜１２０７は、６つ
の入力端子Ｉ１〜Ｉ６と一つの入力端子を有し、その構
成はいずれも同一とされ、例えば入力端子Ｉ１、Ｉ２、
入力端子Ｉ３、Ｉ４、入力端子Ｉ５、Ｉ６にそれぞれ入
力が接続された３つの２入力ＮＡＮＤ回路と、３つの２
入力ＮＡＮＤ回路の出力を入力とし出力が出力端子Ｏ１
に接続されている３入力ＮＡＮＤ回路を備えて構成され
る。

【０１０４】端部の制御論理回路１２０２は、制御信号
Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ
３、Ｉ５にそれぞれ入力し、対応する出力信号Ｃ０と、
隣接する信号Ｃ１を、入力端子Ｉ４、Ｉ２から出力し、
入力端子Ｉ６がグランド電位に固定されており、出力端
子Ｏ１は、対応するＤ型フリップフロップ１２１０のデ
ータ入力端子Ｄに接続されている。

【０１０５】制御論理回路１２０３は、制御信号Ｌｅｆ
ｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５
にそれぞれ入力し、対応する出力信号（内分比制御信
号）Ｃ１と、出力信号Ｃ１に隣接する出力信号Ｃ２、Ｃ
０を、入力端子Ｉ４、Ｉ２、Ｉ６から入力し、出力端子
Ｏ１は、対応するＤ型フリップフロップ１２１１のデー
タ入力端子Ｄに接続されている。

【０１０６】制御論理回路１２０４、１２０５、１２０
６は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力
端子Ｉ１、Ｉ３、Ｉ５に入力し、それぞれ、出力信号Ｃ
２とＣ２に隣接する出力信号Ｃ３、Ｃ１、出力信号Ｃ３
とＣ３に隣接する信号Ｃ２、Ｃ４、出力信号Ｃ４とＣ４
に隣接する出力信号Ｃ３、Ｃ５を、入力端子Ｉ４、Ｉ
２、Ｉ６から入力し、出力端子Ｏ１は、それぞれ、対応
するＤ型フリップフロップ１２１２、１２１３、１２１
４のデータ入力端子Ｄに接続されている。

【０１０７】端部の制御論理回路１２０７は、制御信号
Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ
３、Ｉ５に入力し、対応する出力信号Ｃ５と、Ｃ５の一
つ前の信号Ｃ４を、入力端子Ｉ４、Ｉ６から出力し、入
力端子Ｉ２が電源電位ＶＤＤに固定されており、出力端
子Ｏ１は、対応するＤ型フリップフロップ１２１５のデ
ータ入力端子Ｄに接続されている。

【０１０８】出力信号Ｃ０は、フリップフロップ１２１
１の出力とともに、ＮＯＲ回路１２２１とインバータ１
２２２からなるＯＲ回路に入力され、インバータ１２２
２から出力信号Ｃ１が出力される。

【０１０９】出力信号Ｃ１は、フリップフロップ１２１
２の出力とともに、ＮＯＲ回路１２２３とインバータ１
２２４からなるＯＲ回路に入力され、インバータ１２２
４から出力信号Ｃ２が出力される。

【０１１０】出力信号Ｃ２は、フリップフロップ１２１
３の出力とともに、ＮＯＲ回路１２２５とインバータ１
２２６からなるＯＲ回路に入力され、インバータ１２２
６から出力信号Ｃ３が出力される。

【０１１１】出力信号Ｃ３は、フリップフロップ１２１
４の出力とともに、ＮＯＲ回路１２２７とインバータ１
２２８からなるＯＲ回路に入力され、インバータ１２２
８から出力信号Ｃ４が出力される。

【０１１２】出力信号Ｃ４は、フリップフロップ１２１
５の出力とともに、ＮＯＲ回路１２２９とインバータ１
２３０からなるＯＲ回路に入力され、インバータ１２３
０から出力信号Ｃ５が出力される。

【０１１３】インターポレータ１３０の内分比を可変さ
せる６ビット制御信号Ｃ０〜Ｃ５は"１"連続と"０"連続
の組み合わせよりなり、フリップフロップ１２１０〜１
２１５のシフトレジスタで生成される。

【０１１４】図９の回路の基本動作は、アップ信号、ダ
ウン信号に応じて、制御信号Ｃ０〜Ｃ５における"０"
と"１"の境界を右又は左にシフトさせていく。

【０１１５】制御信号Ｃ０〜Ｃ５（内分比制御信号）
は、"１"連続と、"０"連続の信号よりなり、"１"と"０"
の境界をシフトさせる構成に加え、"１"を出力する最も
高い段のフリップフロップから、より後段のフリップフ
ロップへ、"１"を、ドミノ倒し（将棋倒し）式に伝搬さ
せていく構成により、制御信号を生成している。図９を
参照すると、出力信号（内分比制御信号）Ｃ０が論理１
のとき、この信号Ｃ０の値は、ＯＲ回路（１２２１、１
２２２）を介して出力信号Ｃ１に伝搬され、さらにＯＲ
回路（１２２３、１２２４）を介して出力信号Ｃ２に伝
搬され、同様にして、ＯＲ回路（１２２５、１２２
６）、ＯＲ回路（１２２７、１２２８）、ＯＲ回路（１
２２９、１２３０）を介して、出力信号Ｃ３、Ｃ４、Ｃ
５に伝搬される。かかる構成により、信号Ｃ０が論理１
であるときは、信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５も論
理１であることを保証している。

【０１１６】前述したように、多相クロックのクロック
選択の組み合わせにより、シフトレジスタのシフト方向
が変わる。

【０１１７】図１０は、本発明の一実施例におけるイン
ターポレータ制御回路１２０（図１、図９等参照）から
出力される制御信号Ｃのパタンの一例を示す図である。
図１０を参照すると、内分比を制御する信号Ｃ０〜Ｃ５
が例えば"000000"の状態で、クロックセレクタ１７０の
クロック対の選択が行われ、インターポレータ制御回路
１２０では、アップ信号の入力により、制御信号Ｃを左
方にシフトされ（"１"が左に伝搬）、"000001"となる。
以下同様にして、インターポレータ制御回路１２０にア
ップ信号が入力されると、インターポレータ制御回路１
２０から出力される制御信号Ｃ０〜Ｃ５は、"011111"か
ら"111111"に変化し、なおも、インターポレータ制御回
路１２０にアップ信号が入力された場合には、インター
ポレータ制御回路１２０の内分比がその下限又は上限
（端部）にあることから、内分比のレンジの切替え、す
なわち、クロックセレクタ１７０でのクロック対の切替
えが行われる。このとき、フラグＪＢＴＦＬＧの値も切
替わる。

【０１１８】この場合、切替えられたレンジで、さら
に、インターポレータ制御回路１２０にアップ信号が入
力された場合、インターポレータ制御回路１２０では、
制御信号Ｃ０〜Ｃ５を、"111111"から、"011111"、"001
111"、…、"000001"、"000000"と変化させる。すなわち
制御信号Ｃにおける"０"と"１"の境界は右にシフトす
る。このときのフラグＪＢＴＦＬＧの値は、アップ信号
で左シフトした場合のフラグＪＢＴＦＬＧの値の相補値
とされる。そして、インターポレータ制御回路１２０に
おいて、出力する制御信号Ｃが端部"000000"にあり、さ
らにアップ信号が入力されると、内分比のレンジのさら
なる切替え、すなわちクロックの切替が行われる。

【０１１９】図１０を参照して説明したシフト方向の切
替え制御を、インターポレータ制御回路１２０の制御信
号発生回路１２０１、制御論理回路１２０２〜１２０７
（図９参照）で行っている。すなわち、フラグＪＢＴＦ
ＬＧの値により、アップ信号（Ｓ＿ＵＰ）とダウン信号
（Ｓ＿ＤＮ）による、シフトレジスタ（１２１０〜１２
１５）のシフト方向（右シフト、左シフト）は逆とな
り、制御信号発生回路１２０１では、信号Ｃ０、Ｃ５
と、フラグＪＢＴＦＬＧ、アップ信号（Ｓ＿ＵＰ）とダ
ウン信号（Ｓ＿ＤＮ）に基づき、シフトレジスタのシフ
ト方向を制御する信号を出力する。また、制御信号発生
回路１２０１は、アップ信号（Ｓ＿ＵＰ）とダウン信号
（Ｓ＿ＤＮ）がともに論理１である場合には、保持信号
（Ｈｏｌｄ）を論理１とする。

【０１２０】インターポレータ制御回路１２０が生成す
るＥＮＤＦＬＧは、制御信号Ｃが、端部（内分比の下
限、上限）であるか、否かを示す信号であり、リングカ
ウンタ１００へのアップ、ダウン信号を生成するアップ
・ダウン信号制御回路１４０に、出力イネーブル信号
（ゲート信号）として供給される。アップ・ダウン信号
制御回路１４０は、ＥＮＤＦＬＧが論理１のとき、リン
グカウンタ１００へアップ、ダウン信号を出力する。

【０１２１】インターポレータ制御回路１２０におい
て、ＮＯＲ回路１２３１とインバータ１２３２からなる
ＯＲ回路は、出力信号Ｃ０と、出力信号Ｃ５（反転）と
を入力とし、フラグＥＮＤＦＬＧを出力している。出力
信号Ｃ０（最下位ビット）が論理１（"1"）のとき、フ
ラグＥＮＤＦＬＧは論理１となり、また出力信号Ｃ５
（最上位ビット）が論理０（"0"）のとき、フラグＥＮ
ＤＦＬＧは論理１となる。すなわち、出力信号Ｃ０が論
理１のとき、出力信号Ｃ０〜Ｃ５はいずれも論理１であ
り、また、出力信号Ｃ５が論理０のとき制御信号Ｃ１〜
Ｃ５はいずれも論理０であり、いずれの場合も、インタ
ーポレータ１３０の内分比の設定値の端部（下限又は上
限）に対応しており、フラグＥＮＤＦＬＧは論理１とさ
れる。

【０１２２】例えば図３に示したタイミング図を参照し
て説明すると、クロックセレクタ１７０（図１参照）の
出力CKO1、CKO2として、多相クロックのうちクロック対
（CK0、CK1）（CKO1の方が位相が進んでいる）が選択さ
れており（ＪＢＴＦＬＧは論理０）、つづいて、クロッ
クの切替により、クロック対（CK2、CK1）が選択された
場合、CKO2の方が位相が進んでおり、ＪＢＴＦＬＧは論
理１とされる。

【０１２３】図１のインターポレータ１３０に、入力信
号ＩＮ１、ＩＮ２（図１３参照）として入力されるクロ
ック信号（CK2，CK3）のうち、先に立ち上がる信号（CK
2）を入力とするトランジスタ（例えば図１３の入力信
号ＩＮ１をゲート入力とするトランジスタＭＮ２２〜Ｍ
Ｎ２６参照）に接続される第１のスイッチ群（例えば図
１３のトランジスタＭＮ２１〜ＭＮ２５参照）に供給さ
れる制御信号Ｃ０〜Ｃ５が、"000000"から"000001"、"0
00011"、"000111"、〜"111111"となると、インターポレ
ータ１３０の出力信号の遅延時間は、 Ｔ（ｎ）＝ＣＶ／（Ｎ・Ｉ）−（ｎ／Ｎ）Ｔ＋Ｔ =Ｔ（Ｎ）＋（Ｎ−ｎ）／Ｎ・Ｔ …(4) より、 Ｔ（６）＋Ｔ、 Ｔ（６）＋（5/6）Ｔ、 Ｔ（６）＋（4/6）Ｔ、 Ｔ（６）＋（3/6）Ｔ、 Ｔ（６）＋（2/6）Ｔ、 Ｔ（６）＋（１/6）Ｔ、 Ｔ（６） と短くなる。

【０１２４】制御信号Ｃ０〜Ｃ５が、"111111"のとき、
インターポレータ１３０の内分比の端部であることか
ら、インターポレータ制御回路１２０において、フラグ
ＥＮＤＦＬＧが論理１とされ、位相比較回路１１０から
のアップ信号がリングカウンタ１００に伝達されて、デ
コード回路１６０でデコードされ、クロックセレクタ１
７０により、クロック対の切替が行われ、クロック信号
（CK2，CK1）が選択出力される。

【０１２５】この場合、インターポレータ１４０に入力
される２つの信号のうち先に立ち上がる入力信号が切替
わり（図１３の入力信号ＩＮ２として入力されるクロッ
クCK1）、この信号を入力とするトランジスタ（図１３
の入力信号ＩＮ２をゲート入力とするトランジスタＭＮ
２８〜ＭＮ３２参照）に接続される第２のスイッチ群
（図１３のトランジスタＭＮ２７〜ＭＮ３１参照）は、
内分比制御信号Ｃの相補信号ＣＢによって制御される。

【０１２６】なおも、アップ信号がインターポレータ制
御回路１２０に入力されると、内分比制御信号Ｃ０〜Ｃ
５は、"011111"と、"０"と"１"の境界が右にシフトさ
れ、その相補信号である制御信号ＣＢ０〜ＣＢ５は"100
000"とされ、さらなるアップ信号の入力により、内分比
制御信号Ｃ０〜Ｃ５は"001111、〜"000001"となり、Ｃ
Ｂは"110000"、〜"111110"となり、インターポレータ１
３０の出力信号ＯＵＴの入力信号ＩＮ２の立ち上がり遷
移からの遅延時間は、 Ｔ（６）＋Ｔ、 Ｔ（６）＋（5/6）Ｔ、 Ｔ（６）＋（4/6）Ｔ、 Ｔ（６）＋（3/6）Ｔ、 Ｔ（６）＋（2/6）Ｔ、 Ｔ（６）＋（１/6）Ｔ、 Ｔ（６） と短くなる。

【０１２７】図９に示すインターポレータ制御回路１２
０において、出力信号（内分比制御信号）Ｃ０〜Ｃ５が
すべて論理０の場合において、制御信号Ｌｅｆｔが論理
１のとき（左シフト時）、制御論理回路１２０７の出力
は論理１となり、フリップフロップ１２１５のデータ入
力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がり
を受けて、ＮＯＲ回路１２２９とインバータ１２３０の
遅延時間後、出力信号Ｃ５は論理１となる。

【０１２８】左シフト時、この出力信号Ｃ５を端子Ｉ２
に入力する制御論理回路１２０６の出力は論理１とな
り、フリップフロップ１２１４のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２７とインバータ１２８０の遅延時間後、
出力信号Ｃ４は論理１となる。

【０１２９】左シフト時、この出力信号Ｃ４を端子Ｉ２
に入力する制御論理回路１２０５の出力は論理１とな
り、フリップフロップ１２１３のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２５とインバータ１２２６の遅延時間後、
出力信号Ｃ３は論理１となる。

【０１３０】左シフト時、この出力信号Ｃ３を端子Ｉ２
に入力する制御論理回路１２０４の出力は論理１とな
り、フリップフロップ１２１２のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２３とインバータ１２２４の遅延時間後、
出力信号Ｃ２は論理１となる。

【０１３１】左シフト時、この出力信号Ｃ２を端子Ｉ２
に入力する制御論理回路１２０３の出力は論理１とな
り、フリップフロップ１２１１のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫ立ち上がりを受けて、ＮＯ
Ｒ回路１２２１とインバータ１２２２の遅延時間後、出
力信号Ｃ１は論理１となる。

【０１３２】左シフト時、この出力信号Ｃ１を端子Ｉ２
に入力する制御論理回路１２０２の出力は論理１とな
り、フリップフロップ１２１０のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、出
力信号Ｃ０は論理１となる。制御信号Ｃ０が論理１のと
き、出力信号Ｃ１〜Ｃ５はすべて論理１となる。

【０１３３】出力信号Ｃ０〜Ｃ５がすべて論理１の場合
において、制御信号Ｒｉｇｈｔが論理１のとき（右シフ
ト）、制御論理回路１２０２の出力は論理０となり、フ
リップフロップ１２１０のデータ入力端子Ｄに供給さ
れ、クロックＳ＿ＣＬＫの立ち上がりを受けて、出力信
号Ｃ０は論理０となる。

【０１３４】右シフト時（"0"/"1"の境界が右にシフト
する場合）、出力信号Ｃ０を端子Ｉ６に入力する制御論
理回路１２０３の出力は論理０となり、フリップフロッ
プ１２１１のデータ入力端子Ｄに供給され、クロックＳ
＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２１と
インバータ１２２２の遅延時間後、出力信号Ｃ１は論理
０となる。

【０１３５】右シフト時、この出力信号Ｃ１を端子Ｉ６
に入力する制御論理回路１２０４の出力は論理０とな
り、フリップフロップ１２１２のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２３とインバータ１２２４の遅延時間後、
出力信号Ｃ２は論理０となる。

【０１３６】右シフト時、この出力信号Ｃ２を端子Ｉ６
に入力する制御論理回路１２０５の出力は論理０とな
り、フリップフロップ１２１３のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２５とインバータ１２２６の遅延時間後、
出力信号Ｃ３は論理０となる。

【０１３７】右シフト時、この出力信号Ｃ３を端子Ｉ６
に入力する制御論理回路１２０６の出力は論理０とな
り、フリップフロップ１２１４のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２７とインバータ１２２８の遅延時間後、
出力信号Ｃ４は論理０となる。

【０１３８】右シフト時、この出力信号Ｃ４を端子Ｉ６
に入力する制御論理回路１２０７の出力は論理０とな
り、フリップフロップ１２１５のデータ入力端子Ｄに供
給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、Ｎ
ＯＲ回路１２２９とインバータ１２３０の遅延時間後、
出力信号Ｃ５は論理０となる。

【０１３９】フリップフロップ１２１０〜１２１５の出
力をそれぞれ端子Ｉ４に入力し、保持信号Ｈｏｌｄを端
子Ｉ３に入力とする回路１２０２〜１２０７は、保持信
号Ｈｏｌｄが論理１のとき、フリップフロップ１２１０
〜１２１５の出力をそれぞれ出力する。

【０１４０】図１１は、比較例として、カウンタをリン
グカウンタではなくバイナリカウンタ１０５を用いた構
成を示す図である。バイナリカウンタで０〜５までをカ
ウントすると、 "000"、 "001"、 "010"、 "011"、 "100"、 "101"と、カウントアップ／ダウン時、２ビット同時に
変化する場合がある。このため、デコード回路１６５に
おいて、２ビット同時変化時に、遅延等により発生し得
るノイズ対策のために、デコード回路１６５の出力S0〜
S5を、ラッチ回路１８０でリタイミングして、クロック
セレクタ１７０に選択信号として供給している。

【０１４１】これに対して、本発明において、デコーダ
回路１６０に入力される６ビットの信号の変化時には、
１ビットしか変化せず、図１１に示すようなラッチ回路
は不要とされる。

【０１４２】またバイナリカウンタ１０５の３ビット出
力をデコードして６ビットデータを生成するデコード回
路１６５は、リングカウンタを用いた回路よりも、回路
規模が増大する。

【０１４３】なお、インターポレータ制御回路１２０
（図９参照）のフリップフロップ１２１０〜１２１５に
供給するクロックＳ＿ＣＬＫと、リングカウンタ１００
（図６）のフリップフロップに供給するクロックＦ＿Ｃ
ＬＫは、例えば入力クロック（基準クロック）から生成
してもよい。フリップフロップ１２１０〜１２１５に供
給するクロックＳ＿ＣＬＫの立ち上がりのタイミング
は、出力信号Ｃ０〜Ｃ５の切替えのタイミングが、イン
ターポレータ１３０に入力されるクロック信号の遷移タ
イミングと重ならないタイミングに設定される。

【０１４４】図１５は、本発明に係るクロック制御回路
の実施例で用いられるインターポレータ１３０(図１参
照)の別の構成の一例を示す図である。図１５におい
て、ｎ本の信号Ｃ０〜Ｃｎ−１は、インターポレータ制
御回路１２０（図１参照）からインターポレータ１３０
に供給される内分比制御信号であり、またｎ本のＣＢ０
〜ＣＢｎ−１は、内分比制御信号Ｃ０〜Ｃｎ−１の相補
信号である（なお、Ｃ０〜Ｃｎ−１、ＣＢ０〜ＣＢｎ−
１は、図１のＣ／ＣＢに対応する）。図１５を参照する
と、このインターポレータは、高位側電源ＶＤＤにソー
スが共通に接続され、インターポレータの第２の入力端
子からの入力信号ＩＮ２をインバータＩＮＶ１０２で反
転した信号をゲートに共通に入力するｎ個のＰチャネル
ＭＯＳトランジスタＭＰ１０_１〜ＭＰ１０_ｎと、Ｐチャ
ネルＭＯＳトランジスタＭＰ１０_１〜ＭＰ１０_ｎのドレ
インにソースが接続され、内分比制御信号（相補信号）
ＣＢ０〜ＣＢｎ−１をそれぞれゲートに入力し、ドレイ
ンが内部ノード（「共通ノード」ともいう）Ｎ１０１に
接続されているｎ個のＰチャネルＭＯＳトランジスタＭ
Ｐ１１_１〜ＭＰ１１_ｎと、内部ノードＮ１０１にドレイ
ンが共通に接続され、内分比制御信号（相補信号）ＣＢ
０〜ＣＢｎ−１をそれぞれゲートに入力するｎ個のＮチ
ャネルＭＯＳトランジスタＭＮ１１_１〜ＭＮ１１_ｎと、
ＮチャネルＭＯＳトランジスタＭＮ１１_１〜ＭＮ１１_ｎ
のソースにドレインがそれぞれ接続され、インターポレ
ータの第１の入力端子からの入力信号ＩＮ１をインバー
タＩＮＶ１０１で反転した信号をゲートに共通に入力
し、ソースが低位側電源ＶＳＳに共通に接続されている
ｎ個のＮチャネルＭＯＳトランジスタＭＮ１０_１〜ＭＮ
１０_ｎと、を備えている。

【０１４５】このインターポレータは、さらに、高位側
電源ＶＤＤにソースが共通に接続され、入力信号ＩＮ１
をインバータＩＮＶ１０１で反転した信号をゲートに共
通に入力するｎ個のＰチャネルＭＯＳトランジスタＭＰ
２０_１〜ＭＰ２０_ｎと、ＰチャネルＭＯＳトランジスタ
ＭＰ２０_１〜ＭＰ２０_ｎのドレインにソースが接続さ
れ、内分比制御信号ＣＢ〜Ｃｎ−１をそれぞれゲートに
入力し、ドレインが内部ノード（「共通ノード」ともい
う）Ｎ１０１に接続されているｎ個のＰチャネルＭＯＳ
トランジスタＭＰ２１_１〜ＭＰ２１_ｎと、内部ノードＮ
１０１にドレインが共通に接続され、内分比制御信号Ｃ
０〜Ｃｎ−１をそれぞれゲートに入力するｎ個のＮチャ
ネルＭＯＳトランジスタＭＮ２１_１〜ＭＮ２１_ｎと、Ｎ
チャネルＭＯＳトランジスタＭＮ２１_１〜ＭＮ２１_ｎの
ソースにドレインがそれぞれ接続され、入力信号ＩＮ２
をインバータＩＮＶ１０２で反転した信号をゲートに共
通に入力し、ソースが低位側電源ＶＳＳに共通接続され
ているｎ個のＮチャネルＭＯＳトランジスタＭＮ２０_１
〜ＭＮ２０_ｎと、を備えている。共通ノードＮ１０１
は、バッファＢＵＦ１０１の入力端に接続され、バッフ
ァＢＵＦ１０１の出力端は出力端子ＶOUTに接続され、
出力端子ＶOUTから、インターポレータの出力信号が出
力される。

【０１４６】バッファＢＵＦ１０１の入力端（したがっ
て共通ノードＮ１０１）と低位側電源ＶＳＳ間には、容
量とスイッチの並列回路からなる容量・スイッチＣ１０
１を備えている。この容量・スイッチＣ１０１は、図１
３に示したように、ＮチャネルＭＯＳトランジスタより
なるスイッチ素子と容量の直列回路（ＭＮ１１とＣＡＰ
１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、
ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）が並列
に接続されており、ＮチャネルＭＯＳトランジスタＭＮ
１１〜ＭＮ１５のゲートに接続される周期制御信号の論
理値にて、ＮチャネルＭＯＳトランジスタＭＮ１１〜Ｍ
Ｎ１５がオン、オフされ、内部ノードＮ３１に付加する
容量が決められる。容量・スイッチＣ１０１として固定
容量を用いてもよいことは勿論である。

【０１４７】次に図１５に示したインターポレータの動
作について説明する。インターポレータに入力される２
つの入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏ
ｗレベルに遷移するとき、ＮチャネルＭＯＳトランジス
タ側がインターポレータとして動作する。以下では、単
に、説明の都合で、入力信号ＩＮ２が入力信号ＩＮ１よ
りも先に立ち上がり遷移、立ち下がり遷移するものとす
るが、入力信号ＩＮ１の方が先に遷移する場合も、前述
したように、内分比制御信号Ｃ０〜Ｃｎ−１、ＣＢ０〜
ＣＢｎ−１の設定を入れ替えるだけで同様に動作する。

【０１４８】内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉ
ｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個
（Ｋ≦ｎ）とすると、内分比制御信号（相補信号）ＣＢ
０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされる。
ゲートに内分比制御信号Ｃ０〜Ｃｎ−１が接続されるｎ
個のＮチャネルＭＯＳトランジスタＭＮ２１_１〜２１_ｎ
のうち、（ｎ−Ｋ）個のＭＯＳトランジスタのゲートが
Ｈｉｇｈレベルとされる。またゲートに内分比制御信号
ＣＢ０〜ＣＢｎ−１が接続されるｎ個のＮチャネルＭＯ
ＳトランジスタＭＮ１１_１〜１１_ｎのうちＫ個のＭＯＳ
トランジスタのゲートがＨｉｇｈレベルとされる。入力
信号ＩＮ２と入力信号ＩＮ１の立ち下がりの時間差をＴ
ｆとする。

【０１４９】内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉ
ｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個が
Ｈｉｇｈレベルであるため、入力信号ＩＮ２がＨｉｇｈ
レベルからＬｏｗレベルとなると、入力信号ＩＮ２の反
転信号をゲートに入力するｎ個のＮチャネルＭＯＳトラ
ンジスタＭＮ２０_１〜２０_ｎのうち（ｎ−Ｋ）個がオン
し、このとき、一つのＮチャネルＭＯＳトランジスタの
ドレイン電流をＩとすると、電流値（ｎ−Ｋ）×Ｉで、
共通ノードＮ１０１に接続される容量（Ｃ１０１の容
量）の蓄積電荷を放電する。つづいて、時間差Ｔｆ後
に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレベル
となると、相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨ
ｉｇｈレベルとされているため、入力信号ＩＮ１の反転
信号をゲートに入力とするＮチャネルＭＯＳトランジス
タＭＮ１０_１〜１０_ｎのうちＫ個がオンし、電流Ｋ×Ｉ
で共通ノードＮ１０１に接続される容量（Ｃ１０１の容
量）の蓄積電荷を放電する。

【０１５０】共通ノードＮ１０１の電位を入力端に入力
とするバッファＢＵＦ１０１の出力を反転させるため
に、放電すべき電荷をＣＶ（ただし、Ｃは容量・スイッ
チＣ１０１の容量値）とすると、入力信号ＩＮ２がＨｉ
ｇｈレベルからＬｏｗレベルに遷移したとき、（ｎ−
Ｋ）個のトランジスタＭＮ２０_１〜ＭＮ２０_ｎ−Ｋを介
して電流値Ｉで時間Ｔｆ放電したときの、容量（Ｃ１０
１の容量）の残留する電荷は、ＣＶ−（ｎ−Ｋ）×Ｉ×
Ｔｆであり、つづいて、電流Ｋ×Ｉで放電するため、入
力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移
してから、出力端子ＯＵＴの出力信号がＨｉｇｈレベル
からＬｏｗレベルに反転する遅延時間（伝搬遅延時間）
は、 （ＣＶ−（ｎ−Ｋ）×Ｉ×Ｔｆ）／（Ｋ×Ｉ） で与えられる。なお、図１５に示したインターポレータ
を、入力信号ＩＮ１、ＩＮ２の立ち下がりで、出力端子
ＯＵＴの出力信号が立ち上がる論理とする場合、バッフ
ァＢＵＦ１０１は、一段のインバータ（反転回路）で構
成される。

【０１５１】一方、入力信号ＩＮ１、ＩＮ２がＬｏｗレ
ベルからＨｉｇｈレベルに遷移するとき、ＰチャネルＭ
ＯＳトランジスタ側がインターポレータとして動作す
る。相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈ
レベルとされ、（ｎ−Ｋ）個はＬｏｗレベルであるた
め、ＰチャネルＭＯＳトランジスタＭＰ１１_１〜ＭＰ１
１ _ｎのうち（ｎ−Ｋ）個がオンに設定される。内分比制
御信号Ｃ０〜Ｃｎ−１のうち（ｎ−Ｋ）個がＨｉｇｈレ
ベルとされ、Ｋ個はＬｏｗレベルであるため、Ｐチャネ
ルＭＯＳトランジスタＭＰ２１_１〜ＭＰ２１_ｎのうちＫ
個がオンに設定される。入力信号ＩＮ２、ＩＮ１の立ち
上がりの時間差をＴｒとする。

【０１５２】入力信号ＩＮ２がＬｏｗレベルからＨｉｇ
ｈレベルとなると、入力信号ＩＮ２の反転信号をゲート
に入力とする、ＰチャネルＭＯＳトランジスタＭＰ１０
_１〜ＭＰ１０_ｎのうち（ｎ−Ｋ）個のＰチャネルＭＯＳ
トランジスタＭＰ１０がオンし、電流（ｎ−Ｋ）×Ｉで
共通ノードＮ１０１の電荷を充電する。時間（位相差）
Ｔｒ後に、入力信号ＩＮ１がＬｏｗレベルからＨｉｇｈ
レベルとなると、入力信号ＩＮ１の反転信号をゲートに
共通入力するＰチャネルＭＯＳトランジスタＭＰ２０_１
〜ＭＰ２０_ｎのうちＫ個がオンし、電流Ｋ×Ｉで共通ノ
ードＮ１０１を充電する。共通ノードＮ１０１の電位を
入力とするバッファＢＵＦ１０１の出力を反転させるた
めの電荷をＣＶ_THとすると、入力信号ＩＮ２がＬｏｗレ
ベルからＨｉｇｈレベルに遷移したとき、ＰチャネルＭ
ＯＳトランジスタＭＰ２０_１〜２０_ｎの（ｎ−Ｋ）個を
介して電流値Ｉで時間Ｔｒ充電したときの電荷は（ｎ−
Ｋ）×Ｉ×Ｔｒであり、つづいて電流Ｋ×Ｉで充電する
ため、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベ
ルに遷移してから出力信号がＬｏｗレベルからＨｉｇｈ
レベルに反転する遅延時間（伝搬遅延時間）は、(ＣＶ
_TH−（ｎ−Ｋ）×Ｉ×Ｔｒ)／Ｋ×Ｉで与えられる。

【０１５３】このインターポレータにおいては、入力信
号がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、
ＰチャネルＭＯＳトランジスタ側が動作し、Ｈｉｇｈレ
ベルからＬｏｗレベルに遷移するときは、ＮチャネルＭ
ＯＳトランジスタ側が動作する構成とされ、入力信号の
遷移における、電源ＶＤＤからグランド（ＶＳＳ）側へ
流れる貫通電流を抑制している。

【０１５４】このように、図１５に示したインターポレ
ータは、入力信号の立ち上がりと立ち下がりの両エッジ
（ダブルエッジ）のそれぞれについて位相差（遷移エッ
ジのタイミング差）を内分した時間で規定される遅延時
間で遷移する信号を出力する。すなわち、図１５に示し
たインターポレータは、入力信号ＩＮ１、ＩＮ２の立ち
上がりの時間差を内分した時間で規定される遅延時間で
立ち上がる出力信号、入力信号ＩＮ１、ＩＮ２の立ち下
がりの時間差を内分した時間で規定される遅延時間で立
ち下がる出力信号を出力する。なお、アプリケーション
の論理に応じて、入力信号ＩＮ１、ＩＮ２をインバータ
で反転せず、そのまま、各トランジスタのゲートに入力
する構成としてもよい。この場合、入力信号ＩＮ１、Ｉ
Ｎ２の立ち上がりでＮＭＯＳがオンし、入力信号ＩＮ
１、ＩＮ２の立ち下がりでＰＭＯＳ側がオンする。

【０１５５】上記実施例では、インターポレータ１３０
を一つ備えた構成について説明したが、アプリケーショ
ンによっては、複数のインターポレータを並列配置し、
クロックセレクタ１７０で、複数組のクロック信号対を
選択して、複数のインターポレータに供給してもよい
し、複数のインターポレータをトリー構成とし、位相の
微調整を行う構成としてもよい。また位相比較回路１１
０から出力される位相比較結果信号を、ディジタルフィ
ルタ等のフィルタ回路で平滑化（時間平均）したもの
を、インターポレータ制御回路、アップ・ダウン信号制
御回路に供給する構成としてもよい。

【０１５６】本発明に係るクロック制御装置は、半導体
集積回路装置において、内部回路に供給するクロック
（内部クロック）を生成するクロック制御回路に用いて
好適とされる。さらに、本発明によれば、Ｍ刻みのイン
ターポレータにより、例えばナノ秒を下回る分解能（１
００ピコあるいは１０ピコ秒等のサブナノセカンドオー
ダー）でクロックの遷移タイミングを調整することがで
き、クロックデータリカバリ回路、電子機器のクロック
を供給するクロック発生回路、あるいは、ＬＳＩテスタ
等のクロック生成器等に用いても好適とされる。

【０１５７】以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例の構成にのみ限定されるもの
でなく、特許請求の範囲の各請求項の発明の範囲内で当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。

【０１５８】

【発明の効果】以上説明したように、本発明によれば、
クロック対を選択するための信号を生成する回路とし
て、リングカウンタの出力とその反転出力をデコードす
る回路構成としたことにより、クロック制御回路の回路
規模を縮減しており、集積化に好適とされる。

【０１５９】また本発明によれば、リングカウンタの出
力とその反転信号のパタンを用いることにより、カウン
タの出力の変化時に一つのビットしか変化せず、ノイズ
等の対策が不要とされ、高信頼性を図るとともに、回路
規模を縮減する、という効果を奏する。そして、本発明
によれば、想定外のパタンを救済する回路を備えたこと
により、位相調整動作を確実に行うことができる。

【０１６０】また、本発明によれば、インターポレータ
の内分比を制御するインターポレータ制御回路のシフト
レジスタをドミノ方式で構成しており、所定の信号パタ
ンの出力を保証している。

【０１６１】さらに、本発明によれば、インターポレー
タ制御回路の出力のうち最上位ビットの出力が論理０の
場合、すべての出力が論理０、最下位ビットの出力が論
理１の場合、すべての出力が論理１であり、これらの信
号から、内分比の下限、上限を判別しており、かかる簡
易な構成により、クロックの切替えをゲート制御するた
めの制御信号を生成することができ、回路規模の縮減に
貢献する。

【図面の簡単な説明】

【図１】本発明の一実施例のクロック制御回路の構成を
示す図である。

【図２】本発明の一実施例のクロック制御回路における
多相クロックの波形を示す図である。

【図３】本発明の一実施例のクロック制御回路のタイミ
ング動作を示す図である。

【図４】本発明の一実施例におけるデコード回路の動作
を説明するための真理値表である。

【図５】本発明の一実施例におけるデコード回路の構成
の一例を示す図である。

【図６】本発明の一実施例におけるリングカウンタの構
成の一例を示す図である。

【図７】（ａ）は、本発明の一実施例における想定外救
済回路の構成の一例を示す図である。（ｂ）はフラグ生
成回路の構成の一例を示す図である。

【図８】本発明の一実施例におけるデコード回路の構成
の一例を示す図である。

【図９】本発明の一実施例におけるインターポレータ制
御回路の構成の一例を示す図である。

【図１０】本発明の一実施例におけるインターポレータ
制御回路から出力される制御信号のパタンの一例を示す
図である。

【図１１】比較例としてバイナリカウンタの備えたクロ
ック制御回路の構成を示す図である。

【図１２】本発明の一実施例におけるクロックセレクタ
の構成の一例を示す図である。

【図１３】本発明の一実施例におけるインターポレータ
の構成の一例を示す図である。

【図１４】本発明で用いられるインターポレータを用い
たクロック制御回路の構成の一例を示す図である。

【図１５】本発明の他の実施例のインターポレータの構
成の一例を示す図である。

【図１６】従来のクロック制御回路の構成の一例を示す
図である。

【符号の説明】

１０、２０、３０ Ｄ型のフリップフロップ １１〜１４、２１〜２４、３１〜３４、５１〜５４、５
５から５８ 否定論理積（ＮＡＮＤ）回路 ４０ 一致検出回路（排他的否定論理和回路） ５０ 想定外救済回路 １００ ３ビットリングカウンタ １０５ バイナリカウンタ １１０ 位相比較回路 １２０ インターポレータ制御回路 １３０ インターポレータ １４０ アップ、ダウン信号制御回路 １５０ 想定外救済及びフラグ生成回路 １６０、１６５ デコード回路 １７０ クロックセレクタ １７１〜１７６ トライステートバッファ １８０ ラッチ ２００ 制御回路 ２１０ 多相クロック生成回路 １２０１ 制御信号発生回路 １２０２〜１２０７ 制御論理回路 １２１０〜１２１５ フリップフロップ １２２１、１２２３、１２２５、１２２７、１２２９、
１２３１ ＮＯＲ １２２２、１２２４、１２２６、１２２８、１２３０、
１２３２ インバータ １５１０ ＰＬＬ １５２０ スイッチ １５３０ アナログインターポレータ １５４０ 制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 啓 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 (72)発明者 佐伯 貴範 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B079 CC08 CC14 DD17 DD20 5J106 AA04 CC00 CC24 CC59 DD08 DD09 DD17 DD20 DD42 DD43 DD46 DD48 KK27 KK39

Claims (18)

【特許請求の範囲】
1. 【請求項１】カウント方向がアップとダウンに切り替え
   自在とされ、カウント値として２Ｎ通りのパタンのＮビ
   ットの信号を出力するとともに、前記Ｎビットの信号の
   各ビットを反転してなるＮビットの反転信号を出力する
   リングカウンタと、 前記リングカウンタから出力される前記Ｎビットの信号
   と前記Ｎビットの反転信号とからなる２Ｎビットの信号
   を入力し、前記２Ｎビットの信号に対して、１ビットを
   反転することで、前記２Ｎビットの信号の両端の２Ｎビ
   ット目と１ビット目とが互いに相隣るものとして、前記
   ２Ｎビットのうちの少なくとも相隣る２つのビットが第
   １の値とされ、残りのビットが第２の値とされるデコー
   ド信号を出力するデコード回路と、 互いに位相がずれている複数のクロック信号を入力し、
   前記デコード回路から出力される前記デコード信号をク
   ロック選択制御信号として入力し、前記複数のクロック
   信号の中から選択されたクロック信号対を出力するクロ
   ックセレクタと、 前記クロックセレクタから出力されるクロック信号対
   を、第１及び第２の入力端子より入力し、入力される内
   分比制御信号で設定される内分比にて、前記クロック信
   号対の位相差を内分した時間に対応した遅延時間のクロ
   ック信号を出力端子より出力する少なくとも一つのイン
   ターポレータと、 前記インターポレータから出力されるクロック信号と基
   準クロックとの位相を比較する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号を入
   力し、前記位相比較結果信号と、前記インターポレータ
   の前記第１及び第２の入力端子に入力されるクロック信
   号対の位相の順・逆の関係とに基づき、シフト方向が可
   変されるシフトレジスタよりなり、前記インターポレー
   タにおける内分比を設定する前記内分比制御信号を、前
   記インターポレータに対して供給するインターポレータ
   制御回路と、 を備えている、ことを特徴とするクロック制御回路。
2. 【請求項２】入力されるアップ信号とダウン信号とに基
   づき、カウント方向を切り替え、カウント値として２Ｎ
   通りのパタンのＮビットの信号を出力するとともに、前
   記Ｎビットの信号の各ビットを反転したＮビットの反転
   信号を出力するリングカウンタと、 前記リングカウンタから出力される前記Ｎビットの信号
   と前記Ｎビットの反転信号とからなる２Ｎビットの信号
   を入力して想定外のパタンであるかチェックし、前記想
   定外のパタンを検出した時、これを許容されているパタ
   ンに置き換えて出力する想定外救済回路と、 前記リングカウンタから出力される前記２Ｎビットの信
   号のパタンに応じて、第１の論理値又は第２の論理値を
   とるフラグ信号を生成するフラグ生成回路と、 前記想定外救済回路からの出力信号を入力し、２Ｎビッ
   トの信号の両端の２Ｎビット目と１ビット目とが互いに
   相隣るものとして、前記２Ｎビットのうちの少なくとも
   相隣る２つのビットが第１の値とされ、残りのビットが
   第２の値とされる、デコード信号を出力するデコード回
   路と、 互いに等間隔の位相差の２Ｎ個のクロック信号を入力
   し、前記デコード回路から出力される２Ｎビットの前記
   デコード信号をクロック選択制御信号として入力し、前
   記２Ｎ個のクロック信号のうち、選択されたクロック信
   号対を出力するクロックセレクタと、 前記クロックセレクタから出力されるクロック信号対
   を、第１及び第２の入力端子より入力し、前記クロック
   信号対の位相差を、入力される内分比制御信号で設定さ
   れる内分比で内分した時間に対応した遅延時間のクロッ
   ク信号を出力端子より出力する、少なくとも一つのイン
   ターポレータと、 前記インターポレータから出力されるクロック信号と基
   準クロックの位相を比較する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号と、
   前記フラグ生成回路から出力される前記フラグ信号とを
   入力し、これらの信号の値に基づき、シフト方向が可変
   されるシフトレジスタよりなり、前記インターポレータ
   における内分比を設定する前記内分比制御信号を、前記
   インターポレータに対して供給するインターポレータ制
   御回路と、 を備えている、ことを特徴とするクロック制御回路。
3. 【請求項３】前記インターポレータ制御回路は、それぞ
   れが、前記内分比制御信号を出力する複数の単位回路を
   有し、前記複数の単位回路のうち一の単位回路の出力が
   他の単位回路の出力として伝搬する、構成とされてい
   る、ことを特徴とする請求項１又は２記載のクロック制
   御回路。
4. 【請求項４】前記インターポレータ制御回路は、それぞ
   れが、前記内分比制御信号を出力する複数の単位回路を
   有し、 前記複数の単位回路は、それぞれフリップフロップを備
   え、前記複数のフリップフロップが前記シフトレジスタ
   を構成し、 一つの前記単位回路の出力は、次段の前記単位回路に伝
   搬される構成とされ、一つの前記単位回路から伝搬され
   た信号と次段の前記単位回路のフリップフロップの出力
   との論理和演算結果が、次段の前記単位回路の出力信号
   として、出力される、ことを特徴とする請求項１又は２
   記載のクロック制御回路。
5. 【請求項５】前記インターポレータ制御回路において、
   前記インターポレータの内分比がその上限値又は下限値
   （「端部」という）に達した場合、端部であることを示
   すフラグ信号をアクティブ状態として出力する回路を備
   えている、ことを特徴とする請求項１又は２記載のクロ
   ック制御回路。
6. 【請求項６】前記インターポレータ制御回路から出力さ
   れる、前記端部であることを示すフラグ信号がアクティ
   ブ状態のとき、前記位相比較回路から出力される位相比
   較結果信号に基づき、前記リングカウンタに供給するア
   ップ信号、及びダウン信号を生成するアップ・ダウン制
   御回路を備えている、ことを特徴とする請求項５記載の
   クロック制御回路。
7. 【請求項７】前記リングカウンタが、Ｎ段のフリップフ
   ロップと、 前記Ｎ段のフリップフロップのそれぞれに対して設けら
   れ、前記各フリップフロップへの入力信号を供給するＮ
   個の論理回路と、 を備え、 前記各論理回路は、アップ、ダウン、及び保持をそれぞ
   れ指示するアップ信号、ダウン信号、及び保持信号と、
   前記Ｎ段のフリップフロップの各出力信号と、を入力
   し、アップカウントの場合、Ｎ段目のフリップフロップ
   の出力の反転信号が１段目のフリップフロップに対応す
   る論理回路を介して前記１段目のフリップフロップに帰
   還入力され、クロックによるシフト動作時、前記各論理
   回路を介して、前段のフリップフロップの出力の状態が
   後段のフリップフロップの入力に伝搬され、 ダウンカウントの場合、１段目のフリップフロップの出
   力の反転信号がＮ段目のフリップフロップに対応する論
   理回路を介して前記Ｎ段目のフリップフロップに帰還入
   力され、クロックによるシフト動作時、後段のフリップ
   フロップの出力の状態が前段のフリップフロップの入力
   に伝搬され、 保持状態の場合、前記各論理回路に対応するフリップフ
   ロップの出力信号を前記各論理回路に対応するフリップ
   フロップの入力に供給する、 制御を行う、ことを特徴とする請求項１又は２記載のク
   ロック制御回路。
8. 【請求項８】前記デコード回路が、前記Ｎビットの信号
   と前記Ｎビットの各ビットを反転したＮビットの反転信
   号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第
   Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが
   ２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入
   力とする２Ｎ個の論理積回路で構成される、ことを特徴
   とする請求項１又は２記載のクロック制御回路。
9. 【請求項９】前記インターポレータ制御回路が、複数段
   （Ｍ段）のフリップフロップと、 前記位相比較回路から出力される位相比較結果信号をな
   すアップ信号及びダウン信号と、前記フラグ生成回路か
   ら出力される前記フラグ信号の値に基づき、左シフト、
   右シフト、及び保持の信号を生成する制御信号生成回路
   と、 Ｍ個の制御論理回路と、 を少なくとも備え、 １段目とＭ段目の両端を除くＭ−２個の前記各制御論理
   回路は、前記制御信号生成回路から出力される左シフ
   ト、右シフト、及び保持の信号を入力し、Ｍビットの出
   力信号のうち、前記各制御論理回路に対応する出力信号
   と、前記出力信号に相隣る二つの出力信号とを入力し、
   入力した前記各出力信号の値と、シフト方向とに応じて
   出力論理値を決定して対応する段のフリップフロップの
   データ入力端子に供給し、 １段目とＭ段目の前記制御論理回路は、前記制御信号生
   成回路から出力される左シフト、右シフト、及び保持の
   信号を入力し、端部の前記制御論理回路に対応する出力
   信号と、前記出力信号に相隣る一つの出力信号と、固定
   電位とを入力し、これらの出力信号と、シフト方向に応
   じて出力論理値を決定して対応する段のフリップフロッ
   プのデータ入力端子に供給し、 １段目を除く各段のフリップフロップの出力には、論理
   和回路がそれぞれ設けられており、 前記各論理和回路には、対応する段の前段の出力信号
   と、対応する段の前記フリップフロップの出力とが入力
   され、 １段目のフリップフロップの出力信号、及び、２段目以
   降の各段に対応する前記各論理和回路の出力信号が、Ｍ
   ビットの前記内分比制御信号として、出力される、こと
   を特徴とする請求項１又は２記載のクロック制御回路。
10. 【請求項１０】前記インターポレータ制御回路が、Ｍビ
    ットの前記内分比制御信号のうち、１ビット目とＭビッ
    ト目の前記内分比制御信号の値に基づき、前記インター
    ポレータの内分比がその上限値又は下限値（「端部」と
    いう）に達したことを示す端部フラグ信号を生成する回
    路を備えている、ことを特徴とする請求項９記載のクロ
    ック制御回路。
11. 【請求項１１】前記インターポレータが、前記第１及び
    第２の入力端子からそれぞれ入力される第１及び第２の
    入力信号の所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
    出力信号を制御端子に入力とする第１のスイッチ素子
    と、 前記内部ノードに入力端が接続され、前記内部ノード電
    位としきい値との大小関係が反転した場合に、出力論理
    値を反転させるバッファ回路と、 を備え、 前記内部ノードと第２の電源間には、第１の定電流源
    と、前記第１の入力信号でオン・オフ制御される第２の
    スイッチ素子と、前記インターポレータ制御回路からの
    内分比制御信号でオン及びオフ制御される第３のスイッ
    チ素子と、からなる直列回路が、複数個、並列に接続さ
    れ、 前記内部ノードと前記第２の電源間には、第２の定電流
    源と、前記第２の入力信号でオン及びオフ制御される第
    ４のスイッチ素子と、前記インターポレータ制御回路か
    らの内分比制御信号の相補信号でオン及びオフ制御され
    る第５のスイッチ素子と、からなる直列回路が、複数
    個、並列に接続されている、ことを特徴とする請求項１
    又は２記載のクロック制御回路。
12. 【請求項１２】前記インターポレータにおいて、前記第
    １のスイッチ素子が、第１導電型のトランジスタよりな
    り、 前記第２乃至第５のスイッチ素子が、第２導電型のトラ
    ンジスタよりなる、ことを特徴とする請求項１１記載の
    クロック制御回路。
13. 【請求項１３】前記インターポレータにおいて、前記第
    ２のスイッチ素子、前記第３のスイッチ素子、前記第４
    のスイッチ素子、及び、前記第５のスイッチ素子がいず
    れも少なくとも所定個数（Ｍ個）よりなり、 前記第３のスイッチ素子群に供給する前記内分比制御信
    号により、Ｋ個（但しＫは０〜Ｍ）の前記第３のスイッ
    チ素子をオンとし、 前記第５のスイッチ素子群に供給する前記内分比制御信
    号の相補信号により、Ｍ−Ｋ個の前記第５のスイッチ素
    子をオンとし、 前記第１の入力信号と前記第２の入力信号間のタイミン
    グ差を、前記タイミング差のＭ分の１を単位として、前
    記Ｋの値で、内分した位相に対応する遅延時間の信号を
    出力し、前記Ｋの値を可変することで内分比が可変され
    る、ことを特徴とする請求項１１記載のクロック制御回
    路。
14. 【請求項１４】前記インターポレータが、前記第１及び
    第２の入力端子からそれぞれ入力される第１及び第２の
    入力信号を入力としこれらの信号の論理演算結果を出力
    する論理演算回路と、 電源と内部ノード間に接続され、前記論理演算回路の出
    力信号をゲート入力とする第１導電型ＭＯＳトランジス
    タと、 前記内部ノードに入力端が接続され、前記内部ノード電
    位としきい値との大小関係が反転した場合に、出力論理
    値を反転させる、バッファ回路と、 前記内部ノードと接地間に、前記第１の入力信号をゲー
    ト入力とし定電流源で駆動される第２導電型ＭＯＳトラ
    ンジスタと、前記インターポレータ制御回路からの内分
    比制御信号でオン・オフ制御されるスイッチ素子とから
    なる直列回路が、複数個、並列に接続され、 前記内部ノードと接地間に、前記第２の入力信号をゲー
    ト入力とし定電流源で駆動される第２導電型のＭＯＳト
    ランジスタと、前記インターポレータ制御回路からの内
    分比制御信号でオン・オフ制御されるスイッチ素子とか
    らなる直列回路が、複数個、並列に接続され、 前記内部ノードと接地間には、スイッチ素子と容量とか
    らなる直列回路が、複数個、並列に接続され、前記スイ
    ッチ素子の制御端子に接続される周期制御信号にて前記
    スイッチ素子がオン・オフされ、前記内部ノードに付加
    する容量値が可変される、ことを特徴とする請求項１１
    記載のクロック制御回路。
15. 【請求項１５】前記インターポレータが、前記第１の入
    力端子からの入力信号又はその反転信号がそれぞれの制
    御端子に共通に入力され、互いに並列に配置された第１
    のスイッチ素子群と、前記内分比制御信号が制御端子に
    それぞれ入力され、互いに並列に配置された第２のスイ
    ッチ素子群と、を高位側電源と内部ノード間に２段縦積
    みし、 前記内分比制御信号が制御端子にそれぞれ入力され、互
    いに並列に配置された第４のスイッチ素子群と、前記第
    ２の入力端子からの入力信号又はその反転信号がそれぞ
    れの制御端子に共通に入力され、互いに並列に配置され
    た第４のスイッチ素子群と、を前記内部ノードと低位側
    電源間に２段縦積みし、 前記第２の入力端子からの入力信号又はその反転信号が
    それぞれの制御端子に共通に入力され、互いに並列に配
    置された第５のスイッチ素子群と、前記内分比制御信号
    の相補信号が制御端子にそれぞれ入力され、互いに並列
    に配置された第６のスイッチ素子群と、を前記高位側電
    源と前記内部ノード間に２段縦積みし、 前記内分比制御信号の相補信号が制御端子にそれぞれ入
    力され、並列に配置された第７のスイッチ素子群と、前
    記第２の入力端子からの入力信号又はその反転信号がそ
    れぞれの制御端子に共通に入力され、互いに並列に配置
    された第８のスイッチ素子群と、を前記内部ノードと前
    記低位側電源間に２段縦積みし、 前記内部ノードと前記低位側電源間には容量が接続さ
    れ、 前記内部ノードに入力端が接続され、前記内部ノードの
    電位としきい値との大小関係が反転した場合に、出力論
    理値を反転させるバッファ回路を備えている、ことを特
    徴とする請求項１又は２記載のクロック制御回路。
16. 【請求項１６】前記インターポレータが、高位側電源に
    ソースが共通に接続され、前記第１の入力端子から入力
    される第１の入力信号をゲートに共通に入力するＮ個
    （ただし、Ｎは２以上の整数）のＰチャネルＭＯＳトラ
    ンジスタ（「第１群のＰチャネルＭＯＳトランジスタ」
    という）と、 前記第１群のＰチャネルＭＯＳトランジスタのドレイン
    にソースがそれぞれ接続され、前記内分比制御信号をそ
    れぞれゲートに入力し、ドレインが内部ノードに共通に
    接続されているＮ個のＰチャネルＭＯＳトランジスタ
    （「第２群のＰチャネルＭＯＳトランジスタ」という）
    と、 前記内部ノードにドレインが共通に接続され、前記内分
    比制御信号をそれぞれゲートに入力するＮ個のＮチャネ
    ルＭＯＳトランジスタ（「第１群のＮチャネルＭＯＳト
    ランジスタ」という）と、 前記第１群のＮチャネルＭＯＳトランジスタのソースに
    ドレインがそれぞれ接続され、前記第２の入力端子から
    入力される第２の入力信号をゲートに共通に入力し、ソ
    ースが低位側電源に共通に接続されているＮ個のＮチャ
    ネルＭＯＳトランジスタ（「第２群のＮチャネルＭＯＳ
    トランジスタ」という）と、 前記高位側電源にソースが共通に接続され、前記第２の
    入力信号をゲートに共通に入力するＮ個のＰチャネルＭ
    ＯＳトランジスタ（「第３群のＰチャネルＭＯＳトラン
    ジスタ」という）と、 前記第３群のＰチャネルＭＯＳトランジスタのドレイン
    にソースがそれぞれ接続され、前記内分比制御信号の相
    補信号をそれぞれゲートに入力し、ドレインが内部ノー
    ドに接続されているＮ個のＰチャネルＭＯＳトランジス
    タ（「第４群のＰチャネルＭＯＳトランジスタ」とい
    う）と、 前記内部ノードにドレインが共通に接続され、内分比制
    御信号の相補信号をそれぞれゲートに入力するＮ個のＮ
    チャネルＭＯＳトランジスタ（「第３群のＮチャネルＭ
    ＯＳトランジスタ」という）と、 前記第３群のＮチャネルＭＯＳトランジスタのソースに
    ドレインがそれぞれ接続され、前記第１の入力信号をゲ
    ートに共通に入力し、ソースが低位側電源に共通に接続
    されているＮ個のＮチャネルＭＯＳトランジスタ（「第
    ４群のＮチャネルＭＯＳトランジスタ」という）と、 を少なくとも備え、 前記内部ノードに接続される容量は、前記第１乃至第４
    群のＰチャネルＭＯＳトランジスタを介して充電され、
    前記第１乃至第４群のＮチャネルＭＯＳトランジスタを
    介して放電され、 前記内部ノードに入力端が接続された、正転又は反転型
    のバッファ回路を備え、前記バッファ回路の出力端子か
    ら前記インターポレータの出力信号が出力される、こと
    を特徴とする請求項１又は２記載のクロック制御回路。
17. 【請求項１７】前記内部ノードと前記低電位電源間に
    は、スイッチ素子と容量とからなる直列回路が、複数
    個、並列に接続されてなる容量・スイッチ回路を備え、
    前記容量・スイッチ回路の前記スイッチ素子の制御端子
    に接続される周期制御信号にて前記スイッチ素子がオン
    及びオフされ、前記内部ノードに付加する容量値が可変
    される、ことを特徴とする請求項１５又は１６記載のク
    ロック制御回路。
18. 【請求項１８】前記第１及び第２の入力端子からそれぞ
    れ入力される前記第１及び第２の入力信号を反転する第
    １、及び第２のインバータを備え、 前記第１のインバータの出力端が、前記第１群のＰチャ
    ネルＭＯＳトランジスタのゲートに共通に接続されると
    ともに、前記第４群のＮチャネルＭＯＳトランジスタの
    ゲートに共通に接続され、 前記第２のインバータの出力端が、前記第３群のＰチャ
    ネルＭＯＳトランジスタのゲートに共通に接続されると
    ともに、前記第２群のＮチャネルＭＯＳトランジスタの
    ゲートに共通に接続されている、ことを特徴とする請求
    項１６記載のクロック制御回路。