JPH114145A - クロック信号制御方法及びその装置 - Google Patents
クロック信号制御方法及びその装置Info
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- JPH114145A JPH114145A JP9157028A JP15702897A JPH114145A JP H114145 A JPH114145 A JP H114145A JP 9157028 A JP9157028 A JP 9157028A JP 15702897 A JP15702897 A JP 15702897A JP H114145 A JPH114145 A JP H114145A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】
【課題】 高速性を実現し、かつ可変遅延回路としても
利用可能なクロック信号の制御方法及びその装置を提供
する。 【解決手段】 外部クロック１を分周器２で分周して多
相クロック３を発生させ、多相クロック３を多相クロッ
ク逓倍回路５に入力し、多相クロックの異なる位相パル
スエッジの入力タイミング差を分割し、前記分割した相
の異なるクロックを多重化して外部クロックの相を倍増
する。
利用可能なクロック信号の制御方法及びその装置を提供
する。 【解決手段】 外部クロック１を分周器２で分周して多
相クロック３を発生させ、多相クロック３を多相クロッ
ク逓倍回路５に入力し、多相クロックの異なる位相パル
スエッジの入力タイミング差を分割し、前記分割した相
の異なるクロックを多重化して外部クロックの相を倍増
する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号の制
御方法及びその装置に関する。
御方法及びその装置に関する。
【０００２】
【従来の技術】従来のクロック信号逓倍回路は、例え
ば、図２１（ＩＳＳＣＣ Ｄｉｇｅｓｔｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６・２１７，Ｆ
ｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ
５，５３０，８３７）に示されるように、４逓倍の場合
には、４組の遅延回路３０１、３０２、３０３、３０４
と、器３１０とから構成されていた。また、第１〜第４
の遅延回路３０１、３０２、３０３、３０４は、それぞ
れ第１〜第４の切替器３０５〜３０８によって出力端子
が選択されるものであり、４組の遅延回路３０１〜３０
４は直列に接続されていた。
ば、図２１（ＩＳＳＣＣ Ｄｉｇｅｓｔｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６・２１７，Ｆ
ｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ
５，５３０，８３７）に示されるように、４逓倍の場合
には、４組の遅延回路３０１、３０２、３０３、３０４
と、器３１０とから構成されていた。また、第１〜第４
の遅延回路３０１、３０２、３０３、３０４は、それぞ
れ第１〜第４の切替器３０５〜３０８によって出力端子
が選択されるものであり、４組の遅延回路３０１〜３０
４は直列に接続されていた。
【０００３】そして、外部から入力される第１のクロッ
ク３１１と４組の遅延回路列３０１〜３０４を通過した
第５のクロック３１５とが位相比較器３０９で比較さ
れ、その比較結果に基いてＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７が計数器３１０に転送され、計数器３１０
から切替器３０５〜３０８に制御信号３１８が出力さ
れ、第１のクロック３１１と第５のクロック３１５との
位相が等しくなるように調整されていた。
ク３１１と４組の遅延回路列３０１〜３０４を通過した
第５のクロック３１５とが位相比較器３０９で比較さ
れ、その比較結果に基いてＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７が計数器３１０に転送され、計数器３１０
から切替器３０５〜３０８に制御信号３１８が出力さ
れ、第１のクロック３１１と第５のクロック３１５との
位相が等しくなるように調整されていた。
【０００４】ここで、４組の遅延回路３０１〜３０４の
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期の１／４になる。したがって、第１のクロック３１
１、第２のクロック３１２、第３のクロック３１３、第
４のクロック３１４を合成することにより、４逓倍のク
ロックを得る。
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期の１／４になる。したがって、第１のクロック３１
１、第２のクロック３１２、第３のクロック３１３、第
４のクロック３１４を合成することにより、４逓倍のク
ロックを得る。
【０００５】またクロック信号を逓倍する回路として
は、フェーズロックループ（ＰＬＬ）が用いられてい
る。図２２に示すように、フェーズロックループでは、
電圧制御発信器３２２からの出力が分周器３２３を用い
て分周され、その分周信号と外部クロック３２４とが位
相比較器３１９で比較され、その比較結果がＵＰ信号３
２５またはＤＯＷＮ信号３２６としてチャージポンプ３
２０及びループフィルタ３２１を介して電圧制御発信器
３２２に入力され、その信号によって電圧制御発信器３
２２が制御され、電圧制御発信器３２２の出力を分周し
たクロックが、外部クロック３２４と等しい周波数にな
るように調節される。これにより、電圧制御発信器３２
２は、分周数の逆倍数の逓倍クロック３２７を出力する
ようになっていた。
は、フェーズロックループ（ＰＬＬ）が用いられてい
る。図２２に示すように、フェーズロックループでは、
電圧制御発信器３２２からの出力が分周器３２３を用い
て分周され、その分周信号と外部クロック３２４とが位
相比較器３１９で比較され、その比較結果がＵＰ信号３
２５またはＤＯＷＮ信号３２６としてチャージポンプ３
２０及びループフィルタ３２１を介して電圧制御発信器
３２２に入力され、その信号によって電圧制御発信器３
２２が制御され、電圧制御発信器３２２の出力を分周し
たクロックが、外部クロック３２４と等しい周波数にな
るように調節される。これにより、電圧制御発信器３２
２は、分周数の逆倍数の逓倍クロック３２７を出力する
ようになっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、図２１
に示す回路では、直列接続した遅延回路列を通過した信
号と外部クロックとを数十回以上比較し、その比較毎に
徐々に遅延差、位相差を補正する構成であり、また図２
２に示す回路では、電圧制御発信器の出力を分周したク
ロックが外部クロックと等しい周波数になるように数十
回以上調整して徐々に遅延差、位相差を補正する構成で
あるため、逓倍されたクロックを得るまでに数十クロッ
ク以上待つ必要があり、高速性に欠けるという問題があ
った。
に示す回路では、直列接続した遅延回路列を通過した信
号と外部クロックとを数十回以上比較し、その比較毎に
徐々に遅延差、位相差を補正する構成であり、また図２
２に示す回路では、電圧制御発信器の出力を分周したク
ロックが外部クロックと等しい周波数になるように数十
回以上調整して徐々に遅延差、位相差を補正する構成で
あるため、逓倍されたクロックを得るまでに数十クロッ
ク以上待つ必要があり、高速性に欠けるという問題があ
った。
【０００７】また、図２１及び図２２に示す回路は、基
本的にクロック制御にしか使用できず、遅延度を可変す
る遅延回路として使用することは、不可能であった。
本的にクロック制御にしか使用できず、遅延度を可変す
る遅延回路として使用することは、不可能であった。
【０００８】本発明の目的は、高速性を実現し、かつ可
変遅延回路としても利用可能なクロック信号の制御方法
及びその装置を提供することにある。
変遅延回路としても利用可能なクロック信号の制御方法
及びその装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るクロック信号制御方法は、外部クロッ
クを逓倍するクロック信号制御方法であって、外部クロ
ックを多相のクロックに分周し、分周された前記多相ク
ロックの異なる位相パルスエッジの入力タイミング差を
分割するものである。
め、本発明に係るクロック信号制御方法は、外部クロッ
クを逓倍するクロック信号制御方法であって、外部クロ
ックを多相のクロックに分周し、分周された前記多相ク
ロックの異なる位相パルスエッジの入力タイミング差を
分割するものである。
【００１０】また本発明に係るクロック信号制御方法
は、外部クロックを逓倍するクロック信号制御方法であ
って、外部クロックを多相のクロックに分周し、分周さ
れた前記多相クロックの異なる位相パルスエッジの入力
タイミング差を分割し、前記分割した相の異なるクロッ
クを多重化して前記外部クロックの相を倍増するもので
ある。
は、外部クロックを逓倍するクロック信号制御方法であ
って、外部クロックを多相のクロックに分周し、分周さ
れた前記多相クロックの異なる位相パルスエッジの入力
タイミング差を分割し、前記分割した相の異なるクロッ
クを多重化して前記外部クロックの相を倍増するもので
ある。
【００１１】また本発明に係るクロック信号制御装置
は、分周器と、多相クロック逓倍回路とを有し、クロッ
クの相を逓倍するクロック信号制御装置であって、前記
分周器は、外部クロックを多相のクロックに分周するも
のであり、前記多相クロック逓倍回路は、前記多相クロ
ックのうち異なる位相クロックの異なる相のパルスをｎ
分割するタイミング差分割器と、同じ相のパルスをｎ分
割するタイミング差分割器と、前記ｎ分割された異なる
相のパルスを多重化する多重化回路とを有し、逓倍した
多相のクロックを出力するものである。
は、分周器と、多相クロック逓倍回路とを有し、クロッ
クの相を逓倍するクロック信号制御装置であって、前記
分周器は、外部クロックを多相のクロックに分周するも
のであり、前記多相クロック逓倍回路は、前記多相クロ
ックのうち異なる位相クロックの異なる相のパルスをｎ
分割するタイミング差分割器と、同じ相のパルスをｎ分
割するタイミング差分割器と、前記ｎ分割された異なる
相のパルスを多重化する多重化回路とを有し、逓倍した
多相のクロックを出力するものである。
【００１２】またクロック合成回路を有し、該クロック
合成回路は、前記多重化回路から出力される多相クロッ
クを合成して単相のクロックを生成するものである。
合成回路は、前記多重化回路から出力される多相クロッ
クを合成して単相のクロックを生成するものである。
【００１３】また前記多相クロック逓倍回路は、複数直
列接続したものである。
列接続したものである。
【００１４】また前記タイミング差分割器は、２入力の
タイミング差を任意の比率で分割するものである。
タイミング差を任意の比率で分割するものである。
【００１５】また前記タイミング差分割器は、ゲート幅
を異らせたＭＯＳ型トランジスタと、容量を異らせた容
量素子とを組合わせて構成したものである。
を異らせたＭＯＳ型トランジスタと、容量を異らせた容
量素子とを組合わせて構成したものである。
【００１６】また前記ゲート幅及び容量を調整すること
により、倍増又は逓倍の比率を任意に設定するものであ
る。
により、倍増又は逓倍の比率を任意に設定するものであ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。
て図を参照して説明する。
【００１８】（実施形態）図１は、本発明の一実施形態
を示す構成図である。
を示す構成図である。
【００１９】図において、本発明の実施形態に係るクロ
ック信号制御方法は、外部クロックを逓倍するものであ
って、外部クロック１を多相のクロック３に分周し、分
周された多相クロック３の異なる位相パルスエッジの入
力タイミング差を分割する、或いは、その分割した相の
異なるクロック９ｃを多重化し、外部クロック１の相を
倍増するものである。
ック信号制御方法は、外部クロックを逓倍するものであ
って、外部クロック１を多相のクロック３に分周し、分
周された多相クロック３の異なる位相パルスエッジの入
力タイミング差を分割する、或いは、その分割した相の
異なるクロック９ｃを多重化し、外部クロック１の相を
倍増するものである。
【００２０】また本発明の実施形態に係るクロック信号
制御方法を実施する装置は、分周器２と、多相クロック
逓倍回路５と、クロック合成回路８とを有している。
制御方法を実施する装置は、分周器２と、多相クロック
逓倍回路５と、クロック合成回路８とを有している。
【００２１】分周器２は、外部クロック１を多相のクロ
ック３に分周するようになっている。また多相クロック
逓倍回路５は、多相クロック３のうち異なる位相クロッ
クの異なる相のパルスをｎ分割するタイミング差分割器
４ａと、同じ相のパルスをｎ分割するタイミング差分割
器４ａと、ｎ分割された異なる相のパルス９ｃを多重化
する多重化回路４ｂとを有し、多相のクロック９ａを出
力するようになっている。またクロック合成回路８は、
多重化回路４ｂから出力される多相クロック９ａを合成
して単相のクロック９ｂを生成するようになっている。
ここに、タイミング差分割器４ａは並列接続されてい
る。
ック３に分周するようになっている。また多相クロック
逓倍回路５は、多相クロック３のうち異なる位相クロッ
クの異なる相のパルスをｎ分割するタイミング差分割器
４ａと、同じ相のパルスをｎ分割するタイミング差分割
器４ａと、ｎ分割された異なる相のパルス９ｃを多重化
する多重化回路４ｂとを有し、多相のクロック９ａを出
力するようになっている。またクロック合成回路８は、
多重化回路４ｂから出力される多相クロック９ａを合成
して単相のクロック９ｂを生成するようになっている。
ここに、タイミング差分割器４ａは並列接続されてい
る。
【００２２】図１において、外部クロック１を多相のク
ロック３に分周し、分周された多相クロック３の異なる
位相パルスエッジの入力タイミング差をタイミング差分
割回路４ａにより分割し、分割した相の異なるクロック
９ｃを多重化して外部クロック１を逓倍する。これによ
り、多相クロックの相が倍増される。
ロック３に分周し、分周された多相クロック３の異なる
位相パルスエッジの入力タイミング差をタイミング差分
割回路４ａにより分割し、分割した相の異なるクロック
９ｃを多重化して外部クロック１を逓倍する。これによ
り、多相クロックの相が倍増される。
【００２３】次に、本発明の実施形態に係るクロック信
号制御装置の具体例を図を用いて説明する。
号制御装置の具体例を図を用いて説明する。
【００２４】（実施例１）図２は、本発明の実施形態に
係るクロック信号制御装置の具体例例を実施例１として
示す構成図である。
係るクロック信号制御装置の具体例例を実施例１として
示す構成図である。
【００２５】図２に示す使用例は、外部クロック１を２
分周し、これを２倍周した２相のクロックを出力するよ
うにしたものである。図２において、分周器２は、外部
クロック１を２分周して、２相のクロックＤ1，Ｄ
2（３）を生成するようになっている。
分周し、これを２倍周した２相のクロックを出力するよ
うにしたものである。図２において、分周器２は、外部
クロック１を２分周して、２相のクロックＤ1，Ｄ
2（３）を生成するようになっている。
【００２６】また２相クロック逓倍回路（多相クロック
逓倍回路）５（５1〜５n）は、複数直列接続した構成と
なっている。複数の二相クロック逓倍回路５1〜５nは、
分周された多相クロック３の異なる位相パルスエッジの
入力タイミング差を分割し、初段の二相クロック逓倍回
路５1は分周器２からの２相クロックＤ1、Ｄ2を倍周し
た二相のクロック信号Ｄ１1、Ｄ１2を生成し、同様に二
相クロック逓倍回路５2、５3…５n-1も前段のクロック
Ｄ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓
倍回路５nより外部クロック１を２ｎ逓倍した二相のク
ロックＤn1、Ｄn 2を得るようになっている。
逓倍回路）５（５1〜５n）は、複数直列接続した構成と
なっている。複数の二相クロック逓倍回路５1〜５nは、
分周された多相クロック３の異なる位相パルスエッジの
入力タイミング差を分割し、初段の二相クロック逓倍回
路５1は分周器２からの２相クロックＤ1、Ｄ2を倍周し
た二相のクロック信号Ｄ１1、Ｄ１2を生成し、同様に二
相クロック逓倍回路５2、５3…５n-1も前段のクロック
Ｄ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓
倍回路５nより外部クロック１を２ｎ逓倍した二相のク
ロックＤn1、Ｄn 2を得るようになっている。
【００２７】クロック合成回路８は、最終段の二相クロ
ック逓倍回路５nから出力される２ｎ逓倍の二相クロッ
クＤn1、Ｄn2を合成し、逓倍したクロック９ｂを出力す
るようになっている。
ック逓倍回路５nから出力される２ｎ逓倍の二相クロッ
クＤn1、Ｄn2を合成し、逓倍したクロック９ｂを出力す
るようになっている。
【００２８】また周期検知回路６は、外部クロック１を
入力として、各二相クロック逓倍回路５1〜５nに含まれ
るタイミング差分割器のクロック周期依存を補正して負
荷を調整するための制御信号７を各二相クロック逓倍回
路５1〜５nに出力するようになっている。実施例１の周
期検知回路６は、固定された段数のリングオシレータと
カウンタから構成され、外部クロック１の周期中のリン
グオシレータ発信回数をカウンタでカウントし、そのカ
ウント数に応じて制御信号７を出力するようになってい
る。
入力として、各二相クロック逓倍回路５1〜５nに含まれ
るタイミング差分割器のクロック周期依存を補正して負
荷を調整するための制御信号７を各二相クロック逓倍回
路５1〜５nに出力するようになっている。実施例１の周
期検知回路６は、固定された段数のリングオシレータと
カウンタから構成され、外部クロック１の周期中のリン
グオシレータ発信回数をカウンタでカウントし、そのカ
ウント数に応じて制御信号７を出力するようになってい
る。
【００２９】二相クロック逓倍回路５1〜５nは、周期検
知回路６からの制御信号７により、特性のばらつきが解
消される。
知回路６からの制御信号７により、特性のばらつきが解
消される。
【００３０】図２に示す実施例１の回路では、図３に示
すように、外部クロック１を１／２分周器２で分周し、
二相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、
Ｄ2を初段の二相クロック逓倍回路５1で倍周し二相のク
ロックＤ１1、Ｄ１2を生成する。同様の過程を二相クロ
ック逓倍回路５2〜５nにて繰り返し、最終段の二相クロ
ック逓倍回路５nより最終的に２ｎ逓倍した二相クロッ
クＤn1、Ｄn2を得る。このクロックＤn1、Ｄn2をクロッ
ク合成回路８で合成し、逓倍クロック９ｂを得る。
すように、外部クロック１を１／２分周器２で分周し、
二相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、
Ｄ2を初段の二相クロック逓倍回路５1で倍周し二相のク
ロックＤ１1、Ｄ１2を生成する。同様の過程を二相クロ
ック逓倍回路５2〜５nにて繰り返し、最終段の二相クロ
ック逓倍回路５nより最終的に２ｎ逓倍した二相クロッ
クＤn1、Ｄn2を得る。このクロックＤn1、Ｄn2をクロッ
ク合成回路８で合成し、逓倍クロック９ｂを得る。
【００３１】図３に示す例の場合、ｎ＝４に設定したも
のであり、クロック９ｃは、外部クロック１と同一の周
期をもち、外部クロック１を逓倍した信号として得られ
るように設定されているが、ｎ＝４の場合に限定される
ものではなく、ｎは所望の整数に設定すればよい。
のであり、クロック９ｃは、外部クロック１と同一の周
期をもち、外部クロック１を逓倍した信号として得られ
るように設定されているが、ｎ＝４の場合に限定される
ものではなく、ｎは所望の整数に設定すればよい。
【００３２】次に、図２に示す二相クロック逓倍回路５
の内部構成を図４を用いて説明する。図２に示す複数組
の二相クロック逓倍回路５1〜５nは同一構成のものであ
り、最終段の二相クロック逓倍回路５nを例にとって説
明する。また二相クロック逓倍器５nの構成は、ｎ＝４
に設定した場合のものである。
の内部構成を図４を用いて説明する。図２に示す複数組
の二相クロック逓倍回路５1〜５nは同一構成のものであ
り、最終段の二相クロック逓倍回路５nを例にとって説
明する。また二相クロック逓倍器５nの構成は、ｎ＝４
に設定した場合のものである。
【００３３】二相クロック逓倍回路５nは、４組の並列
接続したタイミング差分割器４ａ1〜４ａ4と、２組の多
重化回路４ｂ1、４ｂ2とを有している。４組のタイミン
グ差分割器４ａ1〜４ａ4は、二相のクロックＤ(n-1)1、
Ｄ(n-1)2が２つの入力端に入力するようになっており、
かつ制御信号７及び相補関係のタイミング差分割器４ａ
1〜４ａ4からの４相のクロック（９ｃ）Ｐ1，Ｐ2，
Ｐ3，Ｐ4が帰還入力されるようになっている。
接続したタイミング差分割器４ａ1〜４ａ4と、２組の多
重化回路４ｂ1、４ｂ2とを有している。４組のタイミン
グ差分割器４ａ1〜４ａ4は、二相のクロックＤ(n-1)1、
Ｄ(n-1)2が２つの入力端に入力するようになっており、
かつ制御信号７及び相補関係のタイミング差分割器４ａ
1〜４ａ4からの４相のクロック（９ｃ）Ｐ1，Ｐ2，
Ｐ3，Ｐ4が帰還入力されるようになっている。
【００３４】また、２組の多重化回路４ｂ1、４ｂ2は、
４組のタイミング差分割器４ａ1〜４ａ4からの二相のク
ロックＰ1、Ｐ3とＰ2、Ｐ4を入力として多重化し、二相
のクロックＤn1、Ｄn2を生成するようになっている。
４組のタイミング差分割器４ａ1〜４ａ4からの二相のク
ロックＰ1、Ｐ3とＰ2、Ｐ4を入力として多重化し、二相
のクロックＤn1、Ｄn2を生成するようになっている。
【００３５】次に図４に示す回路の動作を図５を用いて
説明する。二相クロック逓倍回路５nには、前段からの
２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2および周期
検知回路６からの制御信号７が入力し、倍周した二相ク
ロックＤｎ1とＤｎ2を出力する。二相クロック逓倍回路
５nでは、２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2
と制御信号７は、４組のタイミング差分割器４ａ1〜４
ａ4のすべてに入力し、クロックＰ1〜Ｐ4が４組のタイ
ミング差分割器４ａ1〜４ａ4から出力し、かつクロック
Ｐ1〜Ｐ4が対応する各タイミング差分割器４ａ1〜４ａ4
に帰還入力する。
説明する。二相クロック逓倍回路５nには、前段からの
２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2および周期
検知回路６からの制御信号７が入力し、倍周した二相ク
ロックＤｎ1とＤｎ2を出力する。二相クロック逓倍回路
５nでは、２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2
と制御信号７は、４組のタイミング差分割器４ａ1〜４
ａ4のすべてに入力し、クロックＰ1〜Ｐ4が４組のタイ
ミング差分割器４ａ1〜４ａ4から出力し、かつクロック
Ｐ1〜Ｐ4が対応する各タイミング差分割器４ａ1〜４ａ4
に帰還入力する。
【００３６】図５で示すように、クロックＰ1の立上が
りは、クロックＤ（ｎ−１）1の立上がりからの内部遅
延分の遅れで決定される。クロックＰ2の立上がりは、
クロックＤ（ｎ−１）1の立上がりとクロックＤ（ｎ−
１）2の立上がりのタイミングのタイミング分割と内部
遅延分の遅れで決定される。クロックＰ3の立上がり
は、クロックＤ（ｎ−１）2の立上がりからの内部遅延
分の遅れで決定される。クロックＰ4の立上がりは、ク
ロックＤ（ｎ−１）2の立上がりとクロックＤ（ｎ−
１）1の立上がりのタイミングのタイミング分割と内部
遅延分の遅れにより決定される。
りは、クロックＤ（ｎ−１）1の立上がりからの内部遅
延分の遅れで決定される。クロックＰ2の立上がりは、
クロックＤ（ｎ−１）1の立上がりとクロックＤ（ｎ−
１）2の立上がりのタイミングのタイミング分割と内部
遅延分の遅れで決定される。クロックＰ3の立上がり
は、クロックＤ（ｎ−１）2の立上がりからの内部遅延
分の遅れで決定される。クロックＰ4の立上がりは、ク
ロックＤ（ｎ−１）2の立上がりとクロックＤ（ｎ−
１）1の立上がりのタイミングのタイミング分割と内部
遅延分の遅れにより決定される。
【００３７】また、クロックＰ2は、タイミング差分割
器４ａ1に入力しクロックＰ1の立下がりを制御し、クロ
ックＰ3は、タイミング分割器４ａ2に入力しクロックＰ
2の立ち下がりを制御し、クロックＰ4は、タイミング分
割器４ａ3に入力しクロックＰ3の立ち下がりを制御し、
クロックＰ1は、タイミング分割器４ａ4に入力しクロッ
クＰ4の立ち下がりを制御する。
器４ａ1に入力しクロックＰ1の立下がりを制御し、クロ
ックＰ3は、タイミング分割器４ａ2に入力しクロックＰ
2の立ち下がりを制御し、クロックＰ4は、タイミング分
割器４ａ3に入力しクロックＰ3の立ち下がりを制御し、
クロックＰ1は、タイミング分割器４ａ4に入力しクロッ
クＰ4の立ち下がりを制御する。
【００３８】したがって、クロックＰ1、Ｐ2、Ｐ3、Ｐ4
は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2
と等しく、ほぼデューティー２５％の４相の信号とな
る。
は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2
と等しく、ほぼデューティー２５％の４相の信号とな
る。
【００３９】さらにクロックＰ1とＰ3は、多重化回路４
ｂ1に入力して多重化され、クロック信号Ｄｎ1として出
力される。クロックＰ2とＰ4は、多重化回路４ｂ2に入
力して多重化され、クロック信号Ｄｎ２として出力され
る。クロックＤｎ1とＤｎ2は、その周期がクロックＤ
（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデューティ
ー５０％の２相クロックになる。
ｂ1に入力して多重化され、クロック信号Ｄｎ1として出
力される。クロックＰ2とＰ4は、多重化回路４ｂ2に入
力して多重化され、クロック信号Ｄｎ２として出力され
る。クロックＤｎ1とＤｎ2は、その周期がクロックＤ
（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデューティ
ー５０％の２相クロックになる。
【００４０】次に図４に用いたタイミング差分割器４ａ
1〜４ａ4の具体例を図６〜図９を用いて説明する。図６
〜図９において、ＭＰ１１、ＭＰ２１、ＭＰ３１、ＭＰ
４１はＰチャネルＭＯＳ型ＦＥＴ（以下、ＰＭＯＳとい
う）、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ
１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ
２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５、ＭＮ
２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３１、ＭＮ
３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３６、ＭＮ
３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ
４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ
４８、ＭＮ４９はＮチャネルＭＯＳ型ＦＥＴ（以下、Ｎ
ＭＯＳという）、ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１
３、ＣＡＰ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３
１、ＣＡＰ３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４
２、ＣＡＰ４３は容量素子である。
1〜４ａ4の具体例を図６〜図９を用いて説明する。図６
〜図９において、ＭＰ１１、ＭＰ２１、ＭＰ３１、ＭＰ
４１はＰチャネルＭＯＳ型ＦＥＴ（以下、ＰＭＯＳとい
う）、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ
１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ
２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５、ＭＮ
２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３１、ＭＮ
３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３６、ＭＮ
３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ
４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ
４８、ＭＮ４９はＮチャネルＭＯＳ型ＦＥＴ（以下、Ｎ
ＭＯＳという）、ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１
３、ＣＡＰ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３
１、ＣＡＰ３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４
２、ＣＡＰ４３は容量素子である。
【００４１】図６〜図９に示すタイミング差分割器４ａ
1〜４ａ4は、等しい素子構成からなり、１つの２入力Ｎ
ＡＮＤ１０、１つのインバータ１１、１つのＰＭＯＳ、
３組の２つ直列に接続したＮＭＯＳ、３組のＮＭＯＳと
容量素子から構成されている。３つのＮＡＮＤは、全て
等しいゲート幅からなり、３組のＮＭＯＳのゲート幅と
容量素子の容量は、、１：２：４のサイズ比となってい
る。
1〜４ａ4は、等しい素子構成からなり、１つの２入力Ｎ
ＡＮＤ１０、１つのインバータ１１、１つのＰＭＯＳ、
３組の２つ直列に接続したＮＭＯＳ、３組のＮＭＯＳと
容量素子から構成されている。３つのＮＡＮＤは、全て
等しいゲート幅からなり、３組のＮＭＯＳのゲート幅と
容量素子の容量は、、１：２：４のサイズ比となってい
る。
【００４２】接続は、一部分を除き等しいので、ここで
はまず、図６、図７共通の接続の説明をする。ＰＭＯＳ
ＭＰ１１、２１のソースは、電源ＶＣＣに接続し、３
組の２つ直列に接続したＮＭＯＳ ＭＮ１１〜１６、２
１〜２６のソース及び３つ容量素子ＣＡＰ１１〜１３、
２１〜２３のそれぞれ一方の電極は、ＧＮＤに接続す
る。ＰＭＯＳ ＭＰ１１、２１のドレイン、３組の２つ
直列に接続したＮＭＯＳＭＮ１１〜１６、２１〜２６の
ドレイン、および、容量素子ＣＡＰ１１〜１３、ＣＡＰ
２１〜２３に接続したＮＭＯＳ ＭＮ１７〜１９，２７
〜２９の容量素子ＣＡＰ１１〜１３、２１〜２３と反対
側の電極は、すべて同じ共通ノード（図６では、Ｎ１
２。図７では、Ｎ２２）に接続する。このノードは、イ
ンバータ１１に接続する。３組の２つ直列に接続したＮ
ＭＯＳ ＭＮ１７〜１９，２７〜２９のＧＮＤに近い側
の３つのＮＭＯＳ ＭＮ１７〜１９，２７〜２９のゲー
トおよび、ＰＭＯＳ ＭＰ１１，２１のゲートは、２入
力ＮＡＮＤ１０の出力側に接続する。容量素子に接続し
たＮＭＯＳ ＭＮ１７〜１９，ＭＮ２７〜２９のゲート
には、制御信号７が入力し、共通ノードの負荷を制御信
号７で可変にする。本実施例では、ＮＭＯＳ ＭＮ１７
〜１９，ＭＮ２７〜２９と容量素子ＣＡＰ１１〜１３，
２１〜２３とは、１：２：４のサイズ比となっているこ
とより、８段階に調整できる。３組の２つ直列に接続し
たＮＭＯＳのＧＮＤに遠い側の３つのＮＭＯＳのゲート
の接続のみが、図６、図７で異なる接続となっている。
図６では、ＮＭＯＳ ＭＮ１１のゲートは、ＧＮＤに接
続し、ＭＮ１２，１３のゲートには、クロックＤ（ｎ−
１）1が入力するようになっている。図７では、ＭＮ２
１のゲートには、クロック信号Ｄ（ｎ−１）1が入力
し、ＭＮ２２，２３のゲートには、信号Ｄ（ｎ−１）2
が入力するようになっている。
はまず、図６、図７共通の接続の説明をする。ＰＭＯＳ
ＭＰ１１、２１のソースは、電源ＶＣＣに接続し、３
組の２つ直列に接続したＮＭＯＳ ＭＮ１１〜１６、２
１〜２６のソース及び３つ容量素子ＣＡＰ１１〜１３、
２１〜２３のそれぞれ一方の電極は、ＧＮＤに接続す
る。ＰＭＯＳ ＭＰ１１、２１のドレイン、３組の２つ
直列に接続したＮＭＯＳＭＮ１１〜１６、２１〜２６の
ドレイン、および、容量素子ＣＡＰ１１〜１３、ＣＡＰ
２１〜２３に接続したＮＭＯＳ ＭＮ１７〜１９，２７
〜２９の容量素子ＣＡＰ１１〜１３、２１〜２３と反対
側の電極は、すべて同じ共通ノード（図６では、Ｎ１
２。図７では、Ｎ２２）に接続する。このノードは、イ
ンバータ１１に接続する。３組の２つ直列に接続したＮ
ＭＯＳ ＭＮ１７〜１９，２７〜２９のＧＮＤに近い側
の３つのＮＭＯＳ ＭＮ１７〜１９，２７〜２９のゲー
トおよび、ＰＭＯＳ ＭＰ１１，２１のゲートは、２入
力ＮＡＮＤ１０の出力側に接続する。容量素子に接続し
たＮＭＯＳ ＭＮ１７〜１９，ＭＮ２７〜２９のゲート
には、制御信号７が入力し、共通ノードの負荷を制御信
号７で可変にする。本実施例では、ＮＭＯＳ ＭＮ１７
〜１９，ＭＮ２７〜２９と容量素子ＣＡＰ１１〜１３，
２１〜２３とは、１：２：４のサイズ比となっているこ
とより、８段階に調整できる。３組の２つ直列に接続し
たＮＭＯＳのＧＮＤに遠い側の３つのＮＭＯＳのゲート
の接続のみが、図６、図７で異なる接続となっている。
図６では、ＮＭＯＳ ＭＮ１１のゲートは、ＧＮＤに接
続し、ＭＮ１２，１３のゲートには、クロックＤ（ｎ−
１）1が入力するようになっている。図７では、ＭＮ２
１のゲートには、クロック信号Ｄ（ｎ−１）1が入力
し、ＭＮ２２，２３のゲートには、信号Ｄ（ｎ−１）2
が入力するようになっている。
【００４３】次に、タイミング差分割器４ａ1〜４ａ4の
内部動作を図１０を用いて説明する。図６と図８に示す
タイミング差分割器４ａ1、４ａ3は、入出力信号以外
は、同じ回路構成であり、図７と図９に示すタイミング
差分割器４ａ2、４ａ4は、入出力信号以外は、同じ回路
構成であるため、図６、図７に示すタイミング差分割器
４ａ1、４ａ2について説明する。
内部動作を図１０を用いて説明する。図６と図８に示す
タイミング差分割器４ａ1、４ａ3は、入出力信号以外
は、同じ回路構成であり、図７と図９に示すタイミング
差分割器４ａ2、４ａ4は、入出力信号以外は、同じ回路
構成であるため、図６、図７に示すタイミング差分割器
４ａ1、４ａ2について説明する。
【００４４】図６に示すタイミング差分割器４ａ1の内
部動作については、図１０のｔ１からｔ３期間で１周期
になっているため、その１周期の期間の内部ノード波形
を図示してある。まず、クロックＰ1の立上がりタイミ
ングについて説明する。クロックＤ（ｎ−１）1の立上
がりエッジによりノードＮ１２のチャージがＮＭＯＳＭ
Ｎ１２、ＭＮ１３に引き抜かれ、それにより、ノードＮ
１２の電位がインバータ１１のしきい値に達したところ
で、インバータ１１からのクロックＰ1のエッジが立上
がる。インバータ１１のしきい値に達したところまで引
き抜く必要のあるノードＮ１２の電荷をＣＶとし、ＮＭ
ＯＳ ＭＮ１２、ＭＮ１３のチャージ引き抜きの電流値
をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣ
Ｖの電荷量を２Ｉの電流で引き抜いた結果、すなわち ＣＶ／２Ｉ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ1の立上がりまでのタイミングを表す。
部動作については、図１０のｔ１からｔ３期間で１周期
になっているため、その１周期の期間の内部ノード波形
を図示してある。まず、クロックＰ1の立上がりタイミ
ングについて説明する。クロックＤ（ｎ−１）1の立上
がりエッジによりノードＮ１２のチャージがＮＭＯＳＭ
Ｎ１２、ＭＮ１３に引き抜かれ、それにより、ノードＮ
１２の電位がインバータ１１のしきい値に達したところ
で、インバータ１１からのクロックＰ1のエッジが立上
がる。インバータ１１のしきい値に達したところまで引
き抜く必要のあるノードＮ１２の電荷をＣＶとし、ＮＭ
ＯＳ ＭＮ１２、ＭＮ１３のチャージ引き抜きの電流値
をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣ
Ｖの電荷量を２Ｉの電流で引き抜いた結果、すなわち ＣＶ／２Ｉ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ1の立上がりまでのタイミングを表す。
【００４５】クロックＰ1の立下がりタイミングは、２
入力ＮＡＮＤ１０の出力がＬｏｗになることで、ＰＭＯ
Ｓ ＭＰ１１が導通し、ノードＮ１２がＨｉｇｈに充電
されることによる。２入力ＮＡＮＤ１０には、クロック
Ｄ（ｎ−１）2とクロックＰ2が入力し、クロックＤ（ｎ
−１）2とクロックＰ2が両者Ｈｉｇｈの時のみ出力は、
Ｌｏｗになる。実際、クロックＰ2がＨｉｇｈの期間
は、クロックＤ（ｎ−１）2がＨｉｇｈの期間内に収ま
るので、出力されるクロックは、クロックＰ2を反転さ
せたパターンになるが、パワーのｏｎ時にクロックＰ2
の初期値が確定しない時に使うことになるので、クロッ
クＤ（ｎ−１）2との間に論理を取っている。
入力ＮＡＮＤ１０の出力がＬｏｗになることで、ＰＭＯ
Ｓ ＭＰ１１が導通し、ノードＮ１２がＨｉｇｈに充電
されることによる。２入力ＮＡＮＤ１０には、クロック
Ｄ（ｎ−１）2とクロックＰ2が入力し、クロックＤ（ｎ
−１）2とクロックＰ2が両者Ｈｉｇｈの時のみ出力は、
Ｌｏｗになる。実際、クロックＰ2がＨｉｇｈの期間
は、クロックＤ（ｎ−１）2がＨｉｇｈの期間内に収ま
るので、出力されるクロックは、クロックＰ2を反転さ
せたパターンになるが、パワーのｏｎ時にクロックＰ2
の初期値が確定しない時に使うことになるので、クロッ
クＤ（ｎ−１）2との間に論理を取っている。
【００４６】図７に示すタイミング差分割器４ａ2の内
部動作についても、図１０のｔ１からｔ３期間で１周期
になっているので、その１周期の期間内部ノード波形を
図示してある。まず、クロックＰ2の立上がりタイミン
グについて説明する。クロックＤ（ｎ−１）1の立上が
りエッジから時間ｔＣＫｎの期間ノードＮ２２のチャー
ジがＮＭＯＳ ＭＮ２１に引き抜かれ、時間ｔＣＫｎ
後、クロックＤ（ｎ−１）2の立上がりエッジからノー
ドＮ２２の残りのチャージがＮＭＯＳ ＭＮ２２、２３
に引き抜かれ、それにより、ノードＮ２２の電位がイン
バータ１１のしきい値に達したところでクロックＰ2の
エッジが立上がる。ノードＮ２２の電荷をＣＶとし、Ｎ
ＭＯＳ ＭＮ２１、ＭＮ２２、ＭＮ２３のチャージ引き
抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−
１）1からＣＶの電流をｔＣＫｎの期間Ｉの電流でひき
ぬき、残りの期間を２Ｉで引き抜いた結果、すなわち ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ＝ＣＶ＋ｔＣ
Ｋｎ／２ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ2の立上がりまでのタイミングを表す。従って、ク
ロックＰ1の立上がりとのタイミング差をみると、丁度
ｔＣＫｎ／２となる。
部動作についても、図１０のｔ１からｔ３期間で１周期
になっているので、その１周期の期間内部ノード波形を
図示してある。まず、クロックＰ2の立上がりタイミン
グについて説明する。クロックＤ（ｎ−１）1の立上が
りエッジから時間ｔＣＫｎの期間ノードＮ２２のチャー
ジがＮＭＯＳ ＭＮ２１に引き抜かれ、時間ｔＣＫｎ
後、クロックＤ（ｎ−１）2の立上がりエッジからノー
ドＮ２２の残りのチャージがＮＭＯＳ ＭＮ２２、２３
に引き抜かれ、それにより、ノードＮ２２の電位がイン
バータ１１のしきい値に達したところでクロックＰ2の
エッジが立上がる。ノードＮ２２の電荷をＣＶとし、Ｎ
ＭＯＳ ＭＮ２１、ＭＮ２２、ＭＮ２３のチャージ引き
抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−
１）1からＣＶの電流をｔＣＫｎの期間Ｉの電流でひき
ぬき、残りの期間を２Ｉで引き抜いた結果、すなわち ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ＝ＣＶ＋ｔＣ
Ｋｎ／２ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ2の立上がりまでのタイミングを表す。従って、ク
ロックＰ1の立上がりとのタイミング差をみると、丁度
ｔＣＫｎ／２となる。
【００４７】クロックＰ2の立下がりタイミングは、２
入力ＮＡＮＤ１０の出力がＬｏｗになることで、ＰＭＯ
Ｓ ＭＰ２１が導通し、ノードＮ２２がＨｉｇｈに充電
されることによる。２入力ＮＡＮＤ１０には、クロック
Ｄ（ｎ−１）2とクロックＰ3が入力し、クロックＤ（ｎ
−１）2とクロックＰ3が両者Ｈｉｇｈの時のみ出力は、
Ｌｏｗになる。
入力ＮＡＮＤ１０の出力がＬｏｗになることで、ＰＭＯ
Ｓ ＭＰ２１が導通し、ノードＮ２２がＨｉｇｈに充電
されることによる。２入力ＮＡＮＤ１０には、クロック
Ｄ（ｎ−１）2とクロックＰ3が入力し、クロックＤ（ｎ
−１）2とクロックＰ3が両者Ｈｉｇｈの時のみ出力は、
Ｌｏｗになる。
【００４８】次にクロックＰ3、Ｐ4について説明する。
クロックＰ1とＰ3の立上がりタイミング差は、クロック
Ｄ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−
１）2の立上がりエッジのタイミング差がｔＣＫｎであ
ることより、ｔＣＫｎとなる。従って、クロックＰ2と
Ｐ3との立上がりタイミング差も、１／２ｔＣＫｎにな
る。同様にクロックＰ3とＰ4、Ｐ4とＰ1の立上がりタイ
ミング差も、１／２ｔＣＫｎになる。従って、前述した
ようにクロックＰ1、Ｐ2、Ｐ3、Ｐ4は、２５％の４相の
信号となる。クロックＰ1とＰ3、Ｐ2とＰ4がそれぞれ図
１１に示したＮＯＲ１２とインバータ１３からなる多重
化回路４ｂ1，４ｂ2で多重化され、デューティー５０％
の２相クロック信号になる。
クロックＰ1とＰ3の立上がりタイミング差は、クロック
Ｄ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−
１）2の立上がりエッジのタイミング差がｔＣＫｎであ
ることより、ｔＣＫｎとなる。従って、クロックＰ2と
Ｐ3との立上がりタイミング差も、１／２ｔＣＫｎにな
る。同様にクロックＰ3とＰ4、Ｐ4とＰ1の立上がりタイ
ミング差も、１／２ｔＣＫｎになる。従って、前述した
ようにクロックＰ1、Ｐ2、Ｐ3、Ｐ4は、２５％の４相の
信号となる。クロックＰ1とＰ3、Ｐ2とＰ4がそれぞれ図
１１に示したＮＯＲ１２とインバータ１３からなる多重
化回路４ｂ1，４ｂ2で多重化され、デューティー５０％
の２相クロック信号になる。
【００４９】クロックＰ1の立上がりに対し、クロック
Ｐ2の立上がりが１／２ｔＣＫｎになるためには、ノー
ドＮ２２の電荷をｔＣＫｎの期間ＮＭＯＳ ＭＮ２１で
引き抜いてもインバータ１１のしきい値に達しない条
件、すなわち ＣＶ−ｔＣＫｎ・Ｉ＞０ を満たす必要がある。ところが、ｔＣＫｎは、外部クロ
ック１の周期で設計時にあらかじめ決まっておらず、Ｉ
もまたデバイス特性によりばらつく。そこで、ＣＶ値を
外部クロック１の周期およびデバイス特性に応じて変更
することで対応している。
Ｐ2の立上がりが１／２ｔＣＫｎになるためには、ノー
ドＮ２２の電荷をｔＣＫｎの期間ＮＭＯＳ ＭＮ２１で
引き抜いてもインバータ１１のしきい値に達しない条
件、すなわち ＣＶ−ｔＣＫｎ・Ｉ＞０ を満たす必要がある。ところが、ｔＣＫｎは、外部クロ
ック１の周期で設計時にあらかじめ決まっておらず、Ｉ
もまたデバイス特性によりばらつく。そこで、ＣＶ値を
外部クロック１の周期およびデバイス特性に応じて変更
することで対応している。
【００５０】既に説明したように容量素子と接続したＮ
ＭＯＳのゲート（図６では、ＭＮ１７〜１９）には、制
御信号７が入力し、共通ノード（図６では、Ｎ１２）の
負荷を制御信号７で可変に出来る。本実施例では、ＮＭ
ＯＳと容量素子ともに、１：２：４のサイズ比となって
いることより、８段階に調整できる。また、同じくすで
に説明したように、制御信号７は、周期検知回路６にお
いて、外部クロック１の周期中のリングオシレータ発信
回数をカウンターでカウントし、カウント数に応じた値
である。この回路構成では、外部クロック１の周期とデ
バイスの特性を代表するリングオシレータの周期の相対
的な関係がコード化されるので、外部クロック１の周期
に対する動作範囲の増大のみならず、デバイスの特性ば
らつきが解消される。
ＭＯＳのゲート（図６では、ＭＮ１７〜１９）には、制
御信号７が入力し、共通ノード（図６では、Ｎ１２）の
負荷を制御信号７で可変に出来る。本実施例では、ＮＭ
ＯＳと容量素子ともに、１：２：４のサイズ比となって
いることより、８段階に調整できる。また、同じくすで
に説明したように、制御信号７は、周期検知回路６にお
いて、外部クロック１の周期中のリングオシレータ発信
回数をカウンターでカウントし、カウント数に応じた値
である。この回路構成では、外部クロック１の周期とデ
バイスの特性を代表するリングオシレータの周期の相対
的な関係がコード化されるので、外部クロック１の周期
に対する動作範囲の増大のみならず、デバイスの特性ば
らつきが解消される。
【００５１】また、本実施例では、二相クロック逓倍回
路５1〜５nを直列に接続しており、それぞれの入力クロ
ックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）2の周波数
は、倍ずつ変化するため、ＣＶ値が最適になるように容
量値を二相クロック逓倍回路５1〜５n間で調整してい
る。
路５1〜５nを直列に接続しており、それぞれの入力クロ
ックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）2の周波数
は、倍ずつ変化するため、ＣＶ値が最適になるように容
量値を二相クロック逓倍回路５1〜５n間で調整してい
る。
【００５２】以上説明したように、本実施例では、外部
クロック１を２分周し、２相クロックを生成することに
より、ＰＬＬ、ＤＬＬなどのフィードバック回路を使う
ことなく、逓倍クロックを作ることが可能になった。
クロック１を２分周し、２相クロックを生成することに
より、ＰＬＬ、ＤＬＬなどのフィードバック回路を使う
ことなく、逓倍クロックを作ることが可能になった。
【００５３】（実施例２）図１２は、本発明の実施例２
を示す回路図である。本実施例は、１／４分周器２、４
相クロック逓倍回路５、クロック合成回路３と、周期検
知回路６からなり、複数の４相クロック逓倍回路５（５
ａ1〜５ａn）を直列に接続した構成になっている。
を示す回路図である。本実施例は、１／４分周器２、４
相クロック逓倍回路５、クロック合成回路３と、周期検
知回路６からなり、複数の４相クロック逓倍回路５（５
ａ1〜５ａn）を直列に接続した構成になっている。
【００５４】次に動作を図１３を用いて示す。この回路
では、外部クロック信号１を１／４分周器２で分周し、
４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、このクロ
ックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路５ａ1
で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14を生成
する。同様の過程を４相クロック逓倍回路５ａ2〜５ａn
まで繰り返し、２ｎ逓倍した４相のクロックＱ1、Ｑ2、
Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ3、Ｑ4をク
ロック合成回路８で合成し、逓倍クロック９ｂを得る。
では、外部クロック信号１を１／４分周器２で分周し、
４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、このクロ
ックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路５ａ1
で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14を生成
する。同様の過程を４相クロック逓倍回路５ａ2〜５ａn
まで繰り返し、２ｎ逓倍した４相のクロックＱ1、Ｑ2、
Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ3、Ｑ4をク
ロック合成回路８で合成し、逓倍クロック９ｂを得る。
【００５５】ここで、周期検知回路６は、固定された段
数のリングオシレータとカウンターから構成され、外部
クロック１の周期中のリングオシレータ発信回数をカウ
ンターでカウントし、カウント数に応じて、制御信号７
を出力し、４相クロック逓倍回路５中の負荷を調整する
ようになっている。この回路６により、回路の外部クロ
ック周期の動作範囲、デバイスの特性ばらつきが解消さ
れる。
数のリングオシレータとカウンターから構成され、外部
クロック１の周期中のリングオシレータ発信回数をカウ
ンターでカウントし、カウント数に応じて、制御信号７
を出力し、４相クロック逓倍回路５中の負荷を調整する
ようになっている。この回路６により、回路の外部クロ
ック周期の動作範囲、デバイスの特性ばらつきが解消さ
れる。
【００５６】次に図１４を用いて、４相クロック逓倍回
路５の内部の構成について説明する。４相クロック逓倍
回路５ａ1〜５ａnは、同じ構成になっており、ここで
は、４相のクロックを逓倍出力する回路について説明す
る。４相クロック逓倍回路５は、８組のタイミング差分
割器４ａ1〜４ａ8、８組のパルス幅補正回路４ｃ1〜４
ｃ8と、４組の多重化回路４ｂ1〜４ｂ4とから構成され
ている。８組のタイミング差分割器４ａ1〜４ａ8、８組
のパルス幅補正回路４ｃ1〜４ｃ8と、４組の多重化回路
４ｂ1〜４ｂ4との内部回路については、後述する。
路５の内部の構成について説明する。４相クロック逓倍
回路５ａ1〜５ａnは、同じ構成になっており、ここで
は、４相のクロックを逓倍出力する回路について説明す
る。４相クロック逓倍回路５は、８組のタイミング差分
割器４ａ1〜４ａ8、８組のパルス幅補正回路４ｃ1〜４
ｃ8と、４組の多重化回路４ｂ1〜４ｂ4とから構成され
ている。８組のタイミング差分割器４ａ1〜４ａ8、８組
のパルス幅補正回路４ｃ1〜４ｃ8と、４組の多重化回路
４ｂ1〜４ｂ4との内部回路については、後述する。
【００５７】ここでは、４相クロック逓倍回路５nの内
部の接続および動作について、図１４、図１５を用いて
説明する。４相クロック逓倍回路５nには、前段からの
４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4および周
期検知回路６からの制御信号７が入力し、倍周された４
相のクロックＱｎ1〜Ｑｎ4を出力する。４相クロック逓
倍回路５nにおいては、制御信号７は、８組のタイミン
グ差分割器４ａ1〜４ａ8に入力し、クロックＱ（ｎ−
１）1〜Ｄ（ｎ−１）4 は、タイミング分割器４ａ1，４
ａ3，４ａ5，４ａ7にそれぞれ１信号ずつ入力し、タイ
ミング分割器４ａ2，４ａ4，４ａ6，４ａ8には、それぞ
れ２信号ずつ入力する。そして、８組のクロックＴ２1
〜Ｔ２8が８組のタイミング差分割器４ａ1〜４ａ8から
出力する。
部の接続および動作について、図１４、図１５を用いて
説明する。４相クロック逓倍回路５nには、前段からの
４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4および周
期検知回路６からの制御信号７が入力し、倍周された４
相のクロックＱｎ1〜Ｑｎ4を出力する。４相クロック逓
倍回路５nにおいては、制御信号７は、８組のタイミン
グ差分割器４ａ1〜４ａ8に入力し、クロックＱ（ｎ−
１）1〜Ｄ（ｎ−１）4 は、タイミング分割器４ａ1，４
ａ3，４ａ5，４ａ7にそれぞれ１信号ずつ入力し、タイ
ミング分割器４ａ2，４ａ4，４ａ6，４ａ8には、それぞ
れ２信号ずつ入力する。そして、８組のクロックＴ２1
〜Ｔ２8が８組のタイミング差分割器４ａ1〜４ａ8から
出力する。
【００５８】図１５で示すように、クロックＴ２1の立
上がりは、クロックＱ（ｎ−１）1の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２2の立上が
りは、クロックＱ（ｎ−１）1の立上がりとクロックＱ
（ｎ−１）2の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２3の立
上がりは、クロックＱ（ｎ−１）2の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２4の立上が
りは、クロックＱ（ｎ−１）2の立上がりとクロックＱ
（ｎ−１）3の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２5の立
上がりは、クロックＱ（ｎ−１）3の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２6の立上が
りは、クロックＱ（ｎ−１）3の立上がりとクロックＱ
（ｎ−１）4の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２7の立
ち上がりは、クロックＱ（ｎ−１）4の立ち上がりから
の内部遅延分決定される。クロックＴ２8の立上がり
は、クロックＱ（ｎ−１）4の立上がりとクロックＱ
（ｎ−１）1の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２1とＴ
２3は、パルス幅補正回路２１６に入力し、パルス幅補
正回路４ａ1では、クロックＴ２1で決定される立下がり
エッジ、クロックＴ２3で決定される立上がりエッジを
有するＬパルスＰ２1を出力する。同様の手順でＬパル
スＰ２2〜Ｐ２8が生成される。従って、クロックＰ２1
〜Ｐ２8は、位相が４５度ずつずれたデューティー２５
％の８相のＬパルス群になる。
上がりは、クロックＱ（ｎ−１）1の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２2の立上が
りは、クロックＱ（ｎ−１）1の立上がりとクロックＱ
（ｎ−１）2の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２3の立
上がりは、クロックＱ（ｎ−１）2の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２4の立上が
りは、クロックＱ（ｎ−１）2の立上がりとクロックＱ
（ｎ−１）3の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２5の立
上がりは、クロックＱ（ｎ−１）3の立上がりからの内
部遅延分の遅れで決定される。クロックＴ２6の立上が
りは、クロックＱ（ｎ−１）3の立上がりとクロックＱ
（ｎ−１）4の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２7の立
ち上がりは、クロックＱ（ｎ−１）4の立ち上がりから
の内部遅延分決定される。クロックＴ２8の立上がり
は、クロックＱ（ｎ−１）4の立上がりとクロックＱ
（ｎ−１）1の立上がりのタイミングのタイミング分割
と内部遅延分の遅れで決定される。クロックＴ２1とＴ
２3は、パルス幅補正回路２１６に入力し、パルス幅補
正回路４ａ1では、クロックＴ２1で決定される立下がり
エッジ、クロックＴ２3で決定される立上がりエッジを
有するＬパルスＰ２1を出力する。同様の手順でＬパル
スＰ２2〜Ｐ２8が生成される。従って、クロックＰ２1
〜Ｐ２8は、位相が４５度ずつずれたデューティー２５
％の８相のＬパルス群になる。
【００５９】この後、クロックＰ２1と位相が１８０度
ずれたクロックＰ２5は、多重化回路４ｂ1で多重化反転
され、デューティー２５％のクロックＱｎ1として出力
される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成され
る。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度ず
つずれたデューティー５０％の４相のＨパルス群にな
る。クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−
１）1〜Ｑ（ｎ−１）4の丁度１／２になる。すなわちク
ロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロックＱｎ
1〜Ｑｎ4を生成する過程で丁度２倍に倍周されたことに
なる。
ずれたクロックＰ２5は、多重化回路４ｂ1で多重化反転
され、デューティー２５％のクロックＱｎ1として出力
される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成され
る。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度ず
つずれたデューティー５０％の４相のＨパルス群にな
る。クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−
１）1〜Ｑ（ｎ−１）4の丁度１／２になる。すなわちク
ロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロックＱｎ
1〜Ｑｎ4を生成する過程で丁度２倍に倍周されたことに
なる。
【００６０】次に図１６，図１７を用いて、タイミング
差分割器４ａ1〜４ａ8の内部回路について説明する。タ
イミング差分割器４ａ1〜４ａ8は、全く等しい回路構成
を有するので、ここでは、タイミング差分割器４ａ1，
４ａ2についてのみ説明する。図１６は、タイミング差
分割器４ａ1、図１７は、タイミング差分割器４ａ2の内
部回路図である。
差分割器４ａ1〜４ａ8の内部回路について説明する。タ
イミング差分割器４ａ1〜４ａ8は、全く等しい回路構成
を有するので、ここでは、タイミング差分割器４ａ1，
４ａ2についてのみ説明する。図１６は、タイミング差
分割器４ａ1、図１７は、タイミング差分割器４ａ2の内
部回路図である。
【００６１】図１６と図１７は、入出力信号以外は、全
く同じ回路構成であり、１つの２入力ＮＯＲ、１つのイ
ンバータ、３組のＮＭＯＳと容量素子から構成されてい
る。３組のＮＭＯＳと容量素子は、ＮＭＯＳと容量素子
ともに、１：２：４のサイズ比となっている。ここで、
ＭＮ５１〜５２，６１〜６３はＮチャネル型ＭＯＳＦＥ
Ｔ、１４は２入力ＮＯＲ、１５はインバータ、ＣＡＰ５
１〜５３，６１〜６３は容量素子である。
く同じ回路構成であり、１つの２入力ＮＯＲ、１つのイ
ンバータ、３組のＮＭＯＳと容量素子から構成されてい
る。３組のＮＭＯＳと容量素子は、ＮＭＯＳと容量素子
ともに、１：２：４のサイズ比となっている。ここで、
ＭＮ５１〜５２，６１〜６３はＮチャネル型ＭＯＳＦＥ
Ｔ、１４は２入力ＮＯＲ、１５はインバータ、ＣＡＰ５
１〜５３，６１〜６３は容量素子である。
【００６２】３つ容量素子ＣＡＰ５１〜５３，６１〜６
３のそれぞれ一方の電極は、ＧＮＤに接続する。２入力
ＮＯＲ１４の出力側、および容量素子と接続したＮＭＯ
ＳＭＮ５１〜５２，６１〜６３の容量素子と接続しない
側の電極は、全て同じ共通ノード（図１５では、Ｎ５
１、図１５では、Ｎ６１）に接続する。このノードは、
インバータ１５の入力側に接続する。容量素子と接続し
たＮＭＯＳの ＭＮ５１〜５２，６１〜６３のゲートに
は、制御信号７が入力し、共通ノードの負荷を制御信号
７で可変に出来る。本実施例でも、ＮＭＯＳのゲート幅
と容量素子の容量とは、１：２：４のサイズ比となって
いることより、８段階に調整出来る。
３のそれぞれ一方の電極は、ＧＮＤに接続する。２入力
ＮＯＲ１４の出力側、および容量素子と接続したＮＭＯ
ＳＭＮ５１〜５２，６１〜６３の容量素子と接続しない
側の電極は、全て同じ共通ノード（図１５では、Ｎ５
１、図１５では、Ｎ６１）に接続する。このノードは、
インバータ１５の入力側に接続する。容量素子と接続し
たＮＭＯＳの ＭＮ５１〜５２，６１〜６３のゲートに
は、制御信号７が入力し、共通ノードの負荷を制御信号
７で可変に出来る。本実施例でも、ＮＭＯＳのゲート幅
と容量素子の容量とは、１：２：４のサイズ比となって
いることより、８段階に調整出来る。
【００６３】２入力ＮＯＲ１４への入力信号のみが、図
１６、図１７で異なる。図１６では、２入力ＮＯＲ１４
に同じ２つのクロックＱ（ｎ−１）1が入力し、図１７
では、２入力ＮＯＲ１４に異なるクロックＱ（ｎ−１）
1とクロックＱ（ｎ−１）2が入力する。図１６では、ク
ロックＱ（ｎ−１）1と制御信号７とが入力し、クロッ
クＴ２1が出力する。図１７では、クロックＱ（ｎ−
１）1、Ｑ（ｎ−１）2と制御信号７が入力し、クロック
Ｔ２2が出力する。
１６、図１７で異なる。図１６では、２入力ＮＯＲ１４
に同じ２つのクロックＱ（ｎ−１）1が入力し、図１７
では、２入力ＮＯＲ１４に異なるクロックＱ（ｎ−１）
1とクロックＱ（ｎ−１）2が入力する。図１６では、ク
ロックＱ（ｎ−１）1と制御信号７とが入力し、クロッ
クＴ２1が出力する。図１７では、クロックＱ（ｎ−
１）1、Ｑ（ｎ−１）2と制御信号７が入力し、クロック
Ｔ２2が出力する。
【００６４】次に、タイミング差分割器４ａ1とタイミ
ング差分割器４ａ2の内部動作を図１８を用いて説明す
る。
ング差分割器４ａ2の内部動作を図１８を用いて説明す
る。
【００６５】図１６のタイミング差分割器４ａ1の内部
動作については、図１８のｔｃ２１からｔｃ２４の期間
で動作部分が完了するので、その１期間の内部ノード波
形を図示してある。まず、出力されるクロックＴ２1の
立上がりタイミングについて説明する。クロックＱ（ｎ
−１）1の立上がりエッジによりノードＮ５１のチャー
ジがＮＯＲ１４に引き抜かれそれにより、ノードＮ５１
の電位がインバータ１５のしきい値に達したところで、
インバータ１５からクロックＴ２1のエッジが立上が
る。インバータ１５のしきい値に達したところまで引き
抜く必要のあるノードＮ５１の電荷をＣＶとし、ＮＭＯ
Ｓそれぞれのチャージ引き抜きの電流値をそれぞれＩと
すると、クロックＱ（ｎ−１）1の立上がりからＣＶの
電荷量を２Ｉの電流でひきぬいた結果、すなわち ＣＶ／２Ｉ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２1の立上がりまでのタイミングを表す。クロック
Ｔ２1の立上がりタイミングは、クロックＱ（ｎ−１）1
がＬｏｗになり、２入力ＮＯＲ１４の出力側ノードＮ５
１がＨｉｇｈに充電されることによる。
動作については、図１８のｔｃ２１からｔｃ２４の期間
で動作部分が完了するので、その１期間の内部ノード波
形を図示してある。まず、出力されるクロックＴ２1の
立上がりタイミングについて説明する。クロックＱ（ｎ
−１）1の立上がりエッジによりノードＮ５１のチャー
ジがＮＯＲ１４に引き抜かれそれにより、ノードＮ５１
の電位がインバータ１５のしきい値に達したところで、
インバータ１５からクロックＴ２1のエッジが立上が
る。インバータ１５のしきい値に達したところまで引き
抜く必要のあるノードＮ５１の電荷をＣＶとし、ＮＭＯ
Ｓそれぞれのチャージ引き抜きの電流値をそれぞれＩと
すると、クロックＱ（ｎ−１）1の立上がりからＣＶの
電荷量を２Ｉの電流でひきぬいた結果、すなわち ＣＶ／２Ｉ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２1の立上がりまでのタイミングを表す。クロック
Ｔ２1の立上がりタイミングは、クロックＱ（ｎ−１）1
がＬｏｗになり、２入力ＮＯＲ１４の出力側ノードＮ５
１がＨｉｇｈに充電されることによる。
【００６６】図１７のタイミング差分割器４ａ2の内部
動作についても、図１８のｔａ２１からｔａ２４の期間
で動作部分がほぼ完了するので、その動作期間の内部ノ
ード波形を図示してある。まず、出力されるクロックＴ
２2の立上がりタイミングについて説明する。クロック
Ｑ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期
間ノードＮ６１のチャージがＮＭＯＳに引き抜かれ、時
間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立上がりエッ
ジからノードＮ６１の残りのチャージがＮＭＯＳに引き
抜かれ、それにより、ノードＮ６１の電位がインバータ
１５のしきい値に達したところでクロックＴ２2のエッ
ジが立上がる。ノードＮ６１の電荷をＣＶとし、ＮＭＯ
Ｓそれぞれのチャージ引き抜きの電流値をそれぞれＩと
すると、クロックＱ（ｎ−１）1からＣＶの電荷量をｔ
ＣＫｎの期間Ｉの電流でひきぬき、残りの期間を２Ｉで
引き抜いた結果すなわち ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ＝ＣＶ＋ｔＣ
Ｋｎ／２ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２2の立上がりまでのタイミングを表す。従って、
クロックＴ２1の立上がりとのタイミング差をみると、
丁度ｔＣＫｎ／２となる。
動作についても、図１８のｔａ２１からｔａ２４の期間
で動作部分がほぼ完了するので、その動作期間の内部ノ
ード波形を図示してある。まず、出力されるクロックＴ
２2の立上がりタイミングについて説明する。クロック
Ｑ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期
間ノードＮ６１のチャージがＮＭＯＳに引き抜かれ、時
間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立上がりエッ
ジからノードＮ６１の残りのチャージがＮＭＯＳに引き
抜かれ、それにより、ノードＮ６１の電位がインバータ
１５のしきい値に達したところでクロックＴ２2のエッ
ジが立上がる。ノードＮ６１の電荷をＣＶとし、ＮＭＯ
Ｓそれぞれのチャージ引き抜きの電流値をそれぞれＩと
すると、クロックＱ（ｎ−１）1からＣＶの電荷量をｔ
ＣＫｎの期間Ｉの電流でひきぬき、残りの期間を２Ｉで
引き抜いた結果すなわち ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ＝ＣＶ＋ｔＣ
Ｋｎ／２ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２2の立上がりまでのタイミングを表す。従って、
クロックＴ２1の立上がりとのタイミング差をみると、
丁度ｔＣＫｎ／２となる。
【００６７】クロックＴ２2の立上がりタイミングは、
クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏ
ｗになり、２入力ＮＯＲ１４の出力側ノードＮ６１がＨ
ｉｇｈに充電されることによる。
クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏ
ｗになり、２入力ＮＯＲ１４の出力側ノードＮ６１がＨ
ｉｇｈに充電されることによる。
【００６８】クロックＴ２3〜Ｔ２8についても同様に説
明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差
は、それぞれ１／２ｔＣＫｎになる。
明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差
は、それぞれ１／２ｔＣＫｎになる。
【００６９】パルス幅補正回路４ｃ1〜４ｃ8は図１９に
示すように、インバータ１６と２入力ＮＡＮＤ１７から
なり、前述のように、位相が４５度ずつずれたデューテ
ィー２５％の８相のＬパルス（分割信号）群Ｐ２1〜Ｐ
２8を生成する。
示すように、インバータ１６と２入力ＮＡＮＤ１７から
なり、前述のように、位相が４５度ずつずれたデューテ
ィー２５％の８相のＬパルス（分割信号）群Ｐ２1〜Ｐ
２8を生成する。
【００７０】多重化回路４ｂ1〜４ｂ4は図２０に示すよ
うに、２入力ＮＡＮＤ１８からなり、前述のように、位
相が９０度ずつずれたデューティー５０％の４相のＨパ
ルス（クロック）群Ｑｎ1〜Ｑｎ4を生成する。クロック
Ｑｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ
（ｎ−１）4の丁度１／２になる。
うに、２入力ＮＡＮＤ１８からなり、前述のように、位
相が９０度ずつずれたデューティー５０％の４相のＨパ
ルス（クロック）群Ｑｎ1〜Ｑｎ4を生成する。クロック
Ｑｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ
（ｎ−１）4の丁度１／２になる。
【００７１】以上のように本実施例においても、共通ノ
ード（図１５では、Ｎ６１）の負荷を可変にする必要な
条件は、実施例１と等しいので、動作目的の等しい容
量、ＮＭＯＳを組み合わせている。従って、本実施例に
おいても、外部クロック信号１の周期に対する動作範囲
の増大のみならず、デバイスの特性ばらつきが解消され
る。
ード（図１５では、Ｎ６１）の負荷を可変にする必要な
条件は、実施例１と等しいので、動作目的の等しい容
量、ＮＭＯＳを組み合わせている。従って、本実施例に
おいても、外部クロック信号１の周期に対する動作範囲
の増大のみならず、デバイスの特性ばらつきが解消され
る。
【００７２】以上説明したように、本実施例では、外部
クロック１を４分周し、４相のクロックをあらかじめ作
ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回
路を使うことなく、逓倍クロックを作ることが可能にな
った。また本実施例では、４分周することで、ＮＡＮ
Ｄ、ＮＯＲ、インバータなどのＣＭＯＳ基本素子を用
い、完全にスタティックな単純な回路で逓倍回路を構成
することができるという利点を有する。
クロック１を４分周し、４相のクロックをあらかじめ作
ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回
路を使うことなく、逓倍クロックを作ることが可能にな
った。また本実施例では、４分周することで、ＮＡＮ
Ｄ、ＮＯＲ、インバータなどのＣＭＯＳ基本素子を用
い、完全にスタティックな単純な回路で逓倍回路を構成
することができるという利点を有する。
【００７３】なお、以上の実施例１、２では、二相のク
ロックから二相の逓倍クロック、４相のクロックから４
相の逓倍クロックを生成する場合について説明したが、
タイミング差分割器をツリー状に並列接続することによ
り、クロックの相数を２相，４相，８相と指数関数的に
増やし、より高い周波数成分を発生することが可能であ
る。
ロックから二相の逓倍クロック、４相のクロックから４
相の逓倍クロックを生成する場合について説明したが、
タイミング差分割器をツリー状に並列接続することによ
り、クロックの相数を２相，４相，８相と指数関数的に
増やし、より高い周波数成分を発生することが可能であ
る。
【００７４】
【発明の効果】以上説明したように本発明によれば、外
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍したクロックをループ構
成を用いることなく、容易に生成することができる。
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍したクロックをループ構
成を用いることなく、容易に生成することができる。
【００７５】したがって、逓倍クロックを得る期間を短
縮することでき、また、必要なクロック数があらかじめ
予測できるため、逓倍されたクロックを使用するまでの
待ち時間を大幅に削減することができる。
縮することでき、また、必要なクロック数があらかじめ
予測できるため、逓倍されたクロックを使用するまでの
待ち時間を大幅に削減することができる。
【図１】本発明の実施形態に係るクロック信号制御装置
を示す回路構成図である。
を示す回路構成図である。
【図２】本発明の実施例１を示す回路構成図である。
【図３】本発明の実施例１の動作を示すタイミングチャ
ートである。
ートである。
【図４】本発明の実施例１に用いた二相クロック逓倍回
路を示す回路図である。
路を示す回路図である。
【図５】本発明の実施例１に用いた二相クロック逓倍回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図６】本発明の実施例１に用いたタイミング差分割器
を示す回路図である。
を示す回路図である。
【図７】本発明の実施例１に用いたタイミング差分割器
を示す回路図である。
を示す回路図である。
【図８】本発明の実施例１に用いたタイミング差分割器
の具体例を示す回路図である。
の具体例を示す回路図である。
【図９】本発明の実施例１に用いたタイミング差分割器
の具体例を示す回路図である。
の具体例を示す回路図である。
【図１０】本発明の実施例１に用いた４組のタイミング
差分割器の動作を示すタイミングチャートである。
差分割器の動作を示すタイミングチャートである。
【図１１】本発明の実施例１に用いた多重化回路の具体
例を示す回路図である。
例を示す回路図である。
【図１２】本発明の実施例２を示す回路構成図である。
【図１３】本発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図１４】本発明の実施例２に用いた４相クロック逓倍
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図１５】本発明の実施例２に用いた４相クロック逓倍
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図１６】本発明の実施例２に用いたタイミング差分割
器の具体例を示す回路図である。
器の具体例を示す回路図である。
【図１７】本発明の実施例２に用いたタイミング差分割
器の具体例を示す回路図である。
器の具体例を示す回路図である。
【図１８】本発明の実施例２に示すタイミング差分割器
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１９】本発明の実施例２に用いたパルス幅補正回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図２０】本発明の実施例２に用いた多重化回路の具体
例を示す回路図である。
例を示す回路図である。
【図２１】従来例のクロック信号を逓倍する回路であっ
て、遅延回路列を用いた場合を示す回路図である。
て、遅延回路列を用いた場合を示す回路図である。
【図２２】従来例のクロック信号を逓倍する回路であっ
て、ＰＬＬを用いた場合を示す回路図である。
て、ＰＬＬを用いた場合を示す回路図である。
１ 外部クロック ２ 分周器 ３ 多相クロック ４、４ａ1〜４ａ8 タイミング差分割回路 ５ 多相クロック逓倍回路 ６ 周期検知回路 ７ 制御信号 ８ クロック合成回路 ９ａ 多相クロック ９ｂ 逓倍クロック ９ｃ クロック
Claims (8)
- 【請求項１】 外部クロックを逓倍するクロック信号制
御方法であって、 外部クロックを多相のクロックに分周し、 分周された前記多相クロックの異なる位相パルスエッジ
の入力タイミング差を分割することを特徴とするクロッ
ク信号制御方法。 - 【請求項２】 外部クロックを逓倍するクロック信号制
御方法であって、 外部クロックを多相のクロックに分周し、 分周された前記多相クロックの異なる位相パルスエッジ
の入力タイミング差を分割し、 前記分割した相の異なるクロックを多重化して前記外部
クロックの相を倍増することを特徴とするクロック信号
制御方法。 - 【請求項３】 分周器と、多相クロック逓倍回路とを有
し、クロックを逓倍するクロック信号制御装置であっ
て、 前記分周器は、外部クロックを多相のクロックに分周す
るものであり、 前記多相クロック逓倍回路は、前記多相クロックのうち
異なる位相クロックの異なる相のパルスをｎ分割するタ
イミング差分割器と、同じ相のパルスをｎ分割するタイ
ミング差分割器と、前記ｎ分割された異なる相のパルス
を多重化する多重化回路とを有し、逓倍した多相のクロ
ックを出力するものであることを特徴とするクロック信
号制御装置。 - 【請求項４】 クロック合成回路を有し、 該クロック合成回路は、前記多重化回路から出力される
多相クロックを合成して単相のクロックを生成するもの
であることを特徴とする請求項２に記載のクロック信号
制御装置。 - 【請求項５】 前記多相クロック逓倍回路は、複数直列
接続したものであることを特徴とする請求項２に記載の
クロック信号制御装置。 - 【請求項６】 前記タイミング差分割器は、２入力のタ
イミング差を任意の比率で分割するものであることを特
徴とする請求項２に記載のクロック信号制御装置。 - 【請求項７】 前記タイミング差分割器は、ゲート幅を
異らせたＭＯＳ型トランジスタと、容量を異らせた容量
素子とを組合わせて構成したものであることを特徴とす
る請求項５に記載のクロック信号制御装置。 - 【請求項８】 前記ゲート幅及び容量を調整することに
より、倍増又は逓倍の比率を任意に設定するものである
ことを特徴とする請求項５又は６に記載のクロック信号
制御装置。
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