JPH10126261A - 位相同期ループ回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相同期ループ回路における発振周波数を低
くし、低価格化する。 【構成】 位相比較器１０による比較で、入力信号Ｓin
と帰還信号Ｓｒの位相差が求められ、ループフィルタ２
０により、その位相差に対応する制御信号Ｓ２０が生成
される。多相電圧制御発振器３０は、制御信号Ｓ２０に
基づいた発振を行い、この発振周波数を持ち互いに位相
の異なる複数の周波数信号Ｓ３７〜Ｓ３９を発生する。
論理回路が信号Ｓ３７〜Ｓ３９の論理を求め、多相電圧
制御発振器３０の発振周波数よりも周波数の高い出力信
号Ｓ４０を生成する。分周器５０が、この信号Ｓ４０と
同じ周波数の帰還信号Ｓｒを生成して位相比較器１０へ
帰還する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号に同期し
たクロック逓倍等の目的で通信装置等に用いられる位相
同期ループ回路に関するものである。

【０００２】

【従来の技術】位相同期ループ回路は位相比較器、ルー
プフィルタ及び電圧制御発振器を有している。外部から
の入力信号と電圧制御発振器の出力信号とが位相比較器
に入力され、位相比較器により、その両者の位相が比較
される。ループフィルタは、位相比較器の出力信号の高
周波成分を除去した電圧信号を生成し、この電圧信号が
電圧制御発振器に与えられる。電圧制御発振器は電圧信
号に基づいた周波数で発振する。位相同期ループ回路
は、位相について負帰還回路となっており、外部からの
入力信号と電圧制御発振器の出力信号の位相が一致した
状態で安定している。例えば、外部からの入力信号の位
相が、電圧制御発振器の出力信号の位相よりも進と、電
圧制御発振器の出力信号の発振周波数が上昇し、その出
力信号の位相が進む。これにより、外部からの入力信号
と電圧制御発振器の出力信号の位相が一致するようにな
る。以上の構成の位相同期ループ回路では、入力信号と
出力信号が同じ周波数になるが、電圧制御発振器と位相
比較器の間に所定の分周比を有する分周器を設けること
により、位相同期ループ回路は、その分周器の分周比に
応じた逓倍器として動作する。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
位相同期ループ回路では、次のような課題があった。位
相同期ループ回路の出力信号の周波数は、電圧制御発振
器の発振周波数に依存すると共に、その電圧制御発振器
の発振周波数りも、高い周波数の出力信号が得られな
い。電圧制御発振器に高い周波数で発振させようとする
と、一般的に高価な素子を用いる必要が生じると共に、
消費電力も増大して装置全体も大型化するという課題が
あった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、位相同期ループ回路
において、次のような位相比較器、ループフィルタ、多
相発振手段、論理回路及び帰還回路を備えている。位相
比較器は、入力信号と帰還信号とを比較しそれらの位相
差を検出する機能を有している。ループフィルタは、そ
の位相比較器に接続され、前記検出位相差を電流または
電圧で示す制御信号を生成するものである。多相発振手
段は、ループフィルタに接続され、制御信号に基づいた
周波数で発振して該周波数をそれぞれ持ち互いに位相の
異なる複数の周波数信号を発生する構成になっている。
論理回路は、その多相発振手段に接続され、複数の周波
数信号の論理を求めることによって各周波数信号よりも
周波数の高い出力信号を生成するものである。帰還回路
は、その出力信号を帰還信号として位相比較器へ帰還す
るかまたはその出力信号と同じ周波数を持つ信号を生成
して帰還信号として位相比較器へ帰還するものである。

【０００５】第２の発明は、位相同期ループ回路におい
て、第１の発明の位相比較器、ループフィルタ、多相発
振手段及び論理回路と、次のような分周器とを備えてい
る。分周器は、論理回路の出力信号を分周しこの分周結
果を帰還信号として位相比較器へ帰還するものである。
第３の発明は、位相同期ループ回路において、第１の発
明の位相比較器、ループフィルタ、多相発振手段及び論
理回路と、次のような帰還回路とを備えている。帰還回
路は、前記複数の周波数信号のうちの一つの信号を帰還
信号として位相比較器へ帰還するかまたは該一つの周波
数信号と同じ周波数を持つ信号を生成して帰還信号とし
て位相比較器へ帰還するものである。第４の発明は、位
相同期ループ回路において、第１の発明の位相比較器、
ループフィルタ、多相発振手段及び論理回路と、次のよ
うな帰還回路とを備えている。分周器は、複数の周波数
信号のうちの一つの信号を分周し該分周結果を帰還信号
として位相比較器へ帰還する機能を有している。

【０００６】第１及び第２の発明によれば、以上のよう
に位相同期ループ回路を構成したので、帰還回路或いは
分周器から帰還された帰還信号と入力信号の位相差が位
相比較器で検出され、この位相差に対応する制御電流が
ルーフィルタで生成される。多相発振手段は、制御電流
に基づいた周波数で発振する。この発振で得られた周波
数信号から、論理回路により、出力信号が生成さる。そ
して、出力信号に対応する帰還信号が位相比較器へ帰還
される。このようなループ制御によって、還信号と入力
信号の位相が同期する。ここで、多相発振手段は互いに
位相の異なる複数の周波数信号を発生し、論理回路は、
多相発振手段が発生する複数の周波数信号よりも周波数
が高い出力信号を生成する。即ち、最終的な出力信号に
おける周波数よりも、多相発振手段の発振周波数が低く
なる。換言すると、多相発振手段が低い周波数で発振し
ても、高い出力信号が得られることになる。第３及び第
４の発明によれば、多相発振手段の発生する複数の周波
数信号のうちの一つの信号に対応した帰還信号が位相比
較器に帰還されるので、第１及び第２の発明に比べる
と、より低い周波数の帰還信号が位相比較器に帰還され
る。よって、入力信号と出力信号との周波数の比が、第
１及び第２の発明よりも大きくなる。従って、前記課題
を解決できるのである。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す位相同期ループ
回路の回路図である。この位相同期ループ回路は、入力
端子ＩＮからの入力信号Ｓinと帰還された信号Ｓｒとを
入力する値位相比較器１０と、この位相比較器１０の出
力側に接続されたループフィルタ２０とを備えている。
ループフィルタ２０の出力側に、多相発振手段である多
相電圧制御発振器３０が接続され、該多相電圧制御発振
器３０の出力側には、論理回路４０が接続されている。
論理回路４０の出力側が出力端子ＯＵＴに接続されると
共に、分周比が１の分周器５０に接続されている。分周
器５０は帰還回路形成し、該分周器５０の出力側が、位
相比較器１０に接続されている。

【０００８】位相比較器１０は、入力信号Ｓinと帰還信
号Ｓｒの位相を比較する機能を有し、入力端子ＩＮから
与えられた入力信号Ｓinを一方の入力端子に入力する２
入力ＮＡＮＤゲート１１と、帰還信号Ｓｒを一方の入力
端子に入力する２入力ＮＡＮＤゲート１２とを有してい
る。ＮＡＮＤゲート１１の出力端子は、３入力ＮＡＮＤ
ゲート１３の１つの入力端子に接続され、ＮＡＮＤゲー
ト１２の出力端子は、３入力ＮＡＮＤゲート１４の１つ
の入力端子に接続されている。ＮＡＮＤゲート１３の出
力端子がＮＡＮＤゲート１１の他方の入力端子に帰還接
続されている。ＮＡＮＤゲート１４の出力端子が、ＮＡ
ＮＤゲート１２の他方の入力端子に帰還接続されてい
る。この位相比較器１０には、２個の２入力ＮＡＮＤゲ
ート１５ａ，１５ｂで構成されたリセットセットフリッ
プフロップ（以下、ＲＳ−ＦＦという）１５と、２個の
２入力ＮＡＮＤゲート１６ａ，１６ｂで構成されたＲＳ
−ＦＦ１６とが、設けられている。

【０００９】ＲＳ−ＦＦ１５を構成する各ＮＡＮＤゲー
ト１５ａ，１５ｂの一方の入力端子と該ＮＡＮＤゲート
１５ａ，１５ｂの出力端子とは襷掛け接続され、ＮＡＮ
Ｄゲート１１の出力端子が、このＮＡＮＤゲート１５ａ
の他方の入力端子に接続されている。ＲＳ−ＦＦ１６を
構成する各ＮＡＮＤゲート１６ａ，１６ｂの一方の入力
端子と該ＮＡＮＤゲート１６ａ，１６ｂの出力端子とは
襷掛け接続され、ＮＡＮＤゲート１２の出力端子が、こ
のＮＡＮＤゲート１６ａの他方の入力端子に接続されて
いる。ＮＡＮＤゲート１５ａの出力端子は、４入力ＮＡ
ＮＤゲート１７の１つの入力端子に接続されると共に、
ＮＡＮＤゲート１３の１つの入力端子に接続されてい
る。ＮＡＮＤゲート１６ａの出力端子は、ＮＡＮＤゲー
ト１７の１つの入力端子に接続されると共に、ＮＡＮＤ
ゲート１４の１つの入力端子に接続されている。ＮＡＮ
Ｄゲート１７の他の入力端子の１つには、ＮＡＮＤゲー
ト１１の出力端子が接続され、ＮＡＮＤゲート１７の残
りの１つの入力端子には、ＮＡＮＤゲート１２の出力端
子が接続されている。ＮＡＮＤゲート１７の出力端子
は、ＮＡＮＤゲート１３，１４の入力端子に接続される
と共に、ＮＡＮＤゲート１５ｂ，１６ｂの他方の入力端
子に接続されている。

【００１０】ループフィルタ２０は、位相比較器１０中
のＮＡＮＤゲート１４の出力側に接続されたインバータ
２１ｂと、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）２２と、Ｎチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）２３とを、備えている。Ｐ
ＭＯＳ２２のゲートは、位相比較器１０中のＮＡＮＤゲ
ート１３の出力端子が直接接続されている。インバータ
２１の出力端子がＮＭＯＳ２３のゲートに接続されてい
る。ＰＭＯＳ２２のソースは、正電源Ｖｄｄに接続さ
れ、該ＰＭＯＳ２２のドレインには、ＮＭＯＳ２３のド
レインが接続されている。ＮＭＯＳ２３のソースが接地
されている。ＰＭＯＳ２２及びＮＭＯＳ２３のドレイン
は、抵抗２４の一端に接続され、この抵抗２４の他端に
は、キャパシタ２５の一方の電極に接続されている。キ
ャパシタ２５の他方の電極は、接地されている。これら
抵抗２４とキャパシタ２５の接続点がループフィルタ２
０の出力ノードＮになっている。

【００１１】多相電圧制御発振器３０は、電源Ｖｄｄと
接地間に直列に接続されたＰＭＯＳ３１とＮＭＯＳ３２
とを備えている。ＮＭＯＳ３２のゲートは、ループフィ
ルタ２０の出力ノードＮに接続されている。ＮＭＯＳ３
２のソースは接地され、該ＮＭＯＳ３２のドレインがＰ
ＭＯＳ３１のドレイン及びゲートに接続されている。Ｐ
ＭＯＳ３１のソースが電源Ｖｄｄに接続されている。Ｐ
ＭＯＳ３１及びＮＭＯＳ３２のドレインは、電源Ｖｄｄ
にソースがそれぞれ接続された４個のＰＭＯＳ３３ａ〜
３６ａのゲートに接続されている。ＰＭＯＳ３３ａのド
レインは、各ソースがそれぞれ接地された４個のＮＭＯ
Ｓ３３ｂ〜３６ｂのゲートに接続されている。ＮＭＯＳ
３３ｂのドレインは、ＰＭＯＳ３３ａのドレインに接続
されている。ＰＭＯＳ３４ａのドレインとＮＭＯＳ３３
４ｂのドレインとの間には、ドレイン同士が接続された
ＰＭＯＳ３７ａとＮＭＯＳ３７ｂで構成されたインバー
タ３７が接続されている。即ち、ＰＭＯＳ３７ａのソー
スが、ＰＭＯＳ３４ａのドレインに接続され、ＮＭＯＳ
３７ｂのソースがＮＭＯＳ３４ｂのドレインに接続され
ている。ＰＭＯＳ３７ａ及びＮＭＯＳ３７ｂのドレイン
が、インバータ３７の出力ノードになっている。ＰＭＯ
Ｓ３５ａのドレインとＮＭＯＳ３５ｂのドレインとの
間、及びＰＭＯＳ３６ａのドレインとＮＭＯＳ３６ｂの
ドレインとの間には、ＰＭＯＳ３８ａとＮＭＯＳ３８ｂ
とからなるインバータ３８と、ＰＭＯＳ３９ａとＮＭＯ
Ｓ３９ｂとからなるインバータ３９が、インバータ３７
と同様に接続されている。

【００１２】ＰＭＯＳ３８ａ及びＮＭＯＳ３８ｂのドレ
インの接続点がインバータ３８の出力ノードになってい
る。ＰＭＯＳ３９ａ及びＮＭＯＳ３９ｂのドレインの接
続点がインバータ３９の出力ノードになっている。イン
バータ３７の出力ノードが、ＰＭＯＳ３８ａ及びＮＭＯ
Ｓ３８ｂのゲートに接続され、インバータ３８の出力ノ
ードが、ＰＭＯＳ３９ａ及びＮＭＯＳ３９ｂのゲートに
接続されている。そして、インバータ３９の出力ノード
が、ＰＭＯＳ３７ａ及びＮＭＯＳ３７ｂのゲートに接続
されている。即ち、インバータ３７〜３９で、３段のリ
ングオシレータが構成されている。論理回路４０は、各
インバータ３７〜３９の出力信号Ｓ３７〜Ｓ３８を入力
とする３入力の排他的論理和回路４１で構成されてい
る。排他的論理和回路４１の出力側が出力端子ＯＵＴに
接続されると共に、分周器５０に接続されている。分周
器５０の出力側が、位相比較器１０中のＮＡＮＤゲート
１２の他方の入力端子に帰還接続されている。

【００１３】次に、図１の位相同期ループ回路の動作を
説明する。位相比較器１０は、入力端子ＩＮから入力信
号Ｓinを入力し、論理回路４０から帰還信号Ｓｒを入力
する。例えば、入力信号Ｓinと帰還信号Ｓｒのレベルが
共に“１”のとき、各ＮＡＮＤゲート１１，１２は
“０”、ＲＳ−ＦＦ１５，１６は“１”をそれぞれ出力
している。この状態ではＮＡＮＤゲート１７が“１”を
出力し、各ＮＡＮＤゲート１３，１４の出力信号Ｓ１
３，１４はそれぞれ“１”になっている。入力信号Ｓin
と帰還信号Ｓｒの周波数が同じでそれらの位相が揃って
いる場合、入力信号Ｓｉｎと帰還信号Ｓｒは、同時に立
ち下がる。入力信号Ｓin及び帰還信号Ｓｒが立ち下がる
と、ＮＡＮＤ１１，１２は“１”を出力し、これによ
り、ＮＡＮＤゲート１７は“０”を出力する。よって、
ＮＡＮＤゲート１３，１４の出力信号Ｓ１３，１４は
“１”に維持される。入力信号Ｓｉｎ及び帰還信号Ｓｒ
が“１”に立ち上がると、ＮＡＮＤ１１，１２は“０”
を出力し、ＮＡＮＤゲート１７は“１”を出力する。こ
のときＲＳ−ＦＦ１５，１６は“１”を出力しているの
で、ＮＡＮＤゲート１３，１４は、そのまま“１”を出
力しつづける。即ち、入力信号Ｓinと帰還信号Ｓｒの周
波数が同じでそれらの位相が揃っている場合、信号Ｓ１
３，Ｓ１４のレベルは“１”に固定される。

【００１４】入力信号Ｓinと帰還信号Ｓｒとに位相差が
生じ、入力信号Ｓinが先に立ち下がると、ＮＡＮＤゲー
ト１２は“０”を出力しつづけるが、ＮＡＮＤゲート１
１は“１”を出力する。この状態でもインバータ１５は
“１”を出力する。ＮＡＮＤゲート１７は、ＮＡＮＤゲ
ート１２が“０”を出力しているので、“１”を継続し
て出力する。そのため、ＮＡＮＤゲート１３の出力信号
Ｓ１３は、“０”に変化する。ＮＡＮＤゲート１４の出
力信号Ｓ１４は“１”に維持される。その後、帰還信号
Ｓｒが立ち下がると、ＮＡＮＤゲート１２が“１”を出
力するので、ＮＡＮＤゲート１７は“０”を出力する。
ＮＡＮＤゲート１７が“０”を出力すると、ＮＡＮＤゲ
ート１３の出力信号Ｓ１３は“１”に戻る。一方、ＮＡ
ＮＤゲート１７は“０”を出力すると、ＲＳ−ＦＦ１６
のＮＡＮＤゲート１６ｂは“１”を出力し、ＮＡＮＤゲ
ート１６ａが“０”を出力することになり、ＮＡＮＤゲ
ート１４の出力信号Ｓ１４は、“１”のまま維持され
る。即ち、帰還信号Ｓｒの位相が入力信号Ｓinの位相よ
りも遅れると、その位相差に相当する期間、信号Ｓ１３
のレベルが“０”になる。

【００１５】入力信号Ｓinと帰還信号Ｓｒとに位相差が
生じ、帰還信号Ｓｒが先に立ち下がる場合も、以上と同
様の動作が行われ、帰還信号Ｓｒの位相が入力信号Ｓin
の位相よりも進むと、その位相差に相当する期間、信号
Ｓ１４のレベルが“０”になる。信号Ｓ１３と信号Ｓ１
４とがループフィルタ２０に与えられる。信号Ｓ１３と
信号Ｓ１４とには、入力信号Ｓinと帰還信号Ｓｒの位相
差情報を含んでいる。信号Ｓ１３が、直接ＰＭＯＳ２２
のゲートに与えられ、信号Ｓ１４がインバータを介して
ＮＭＯＳ２３のゲートに与えられる。信号Ｓ１３が
“０”の間、ＰＭＯＳ２２がオンし、信号Ｓ１４が
“０”の間、ＮＭＯＳ２３がオンする。ＰＭＯＳ２２或
いはＮＭＯＳ２３がオンする期間に、キャパシタ２５が
充放電する。抵抗２４はその充放電の時定数を設定する
ものであり、ＰＭＯＳ２２及びＮＭＯＳ２３のオンする
時間によって、出力ノードＮの電圧が異なる。帰還信号
Ｓｒの位相が入力信号Ｓinの位相に遅れた場合には、信
号Ｓ１３に基づきキャパシタ２５が充電されて出力ノー
トＮの電圧が上昇する。帰還信号Ｓｒの位相が入力信号
Ｓinの位相に進んだん場合には、信号Ｓ１４に基づきキ
ャパシタ２５が放電し、出力ノートＮの電圧が低下す
る。このノードＮの電圧が制御信号Ｓ２０として、多相
電圧制御発振器３９に与えられる。

【００１６】制御信号Ｓ２０をゲートに入力するＮＭＯ
Ｓ３２は、該制御信号Ｓ２０の電圧に基づいて導通状態
が変化する。つまり、ＮＭＯＳ３２のオン抵抗値が変化
する。ＮＭＯＳ３２の抵抗値が変化することで、該ＮＭ
ＯＳ３２のドレインの電位が変化し、ＰＭＯＳ３１の抵
抗値も変化する。ＰＭＯＳ３１のオン抵抗とＮＭＯＳ３
２のオン抵抗により、電源Ｖｄｄと接地の間の電圧が分
圧され、分圧された電圧がＰＭＯＳ３３ａ〜ＰＭＯＳ３
６ａのゲートに与えられる。ＰＭＯＳ３３ａでは、ゲー
トに与えられた電圧に基づき抵抗値が変化し、ＮＭＯＳ
３３ｂの抵抗値を変化させる。ＰＭＯＳ３３ａとＮＭＯ
Ｓ３３ｂも、電源Ｖｄｄと接地との間の電圧を分圧し、
この分圧した電圧を各ＮＭＯＳ３４ｂ〜３６ｂのゲート
に共通に与える。各ＰＭＯＳ３４ａ〜３６ａと各ＮＭＯ
Ｓ３４ｂ〜３６ｂとは、インバータ３７〜３９で構成さ
れるリングオシレータの各段の電流源になる。これら電
流源の電流供給量は、制御信号Ｓ２０の電圧が高くなる
と大きくなる方向に制御される。リング状に接続された
インバータ３７〜３９は、ゲートに与えられた論理レベ
ルを反転した信号Ｓ３７〜Ｓ３９を、順にインバータ３
８〜３７に伝える。この動作により、多相電圧制御発振
器３０は発振する。ここで、制御信号Ｓ２０の電圧が高
い場合には、各電流源の電流供給量が十分であり、各イ
ンバータ３７〜３９における入力論理レベルを反転する
速度が速くなり、多相電圧制御発振器３０の発振周波数
が速くなる。制御信号Ｓ２０の電圧が低い場合には、各
電流源の電流供給量が少なくなり、多相電圧制御発振器
３０の発振周波数が遅くなる。

【００１７】図２は、図１中の信号Ｓ３７〜Ｓ５０の波
形図である。各インバータ３７〜３９の出力信号Ｓ３７
〜Ｓ３９は、多相電圧制御発振器３０の発振により周波
数信号になる。そして、各信号Ｓ３７〜Ｓ３９は、互い
に位相がずれている。この位相のずれた信号Ｓ３７〜Ｓ
３９が排他的論理和回路４１に入力される。排他的論理
和回路４１は、信号Ｓ３７〜Ｓ３９から、多相電圧制御
発振器３０の発振周波数よりも高い出力信号Ｓ４０を生
成する。この出力信号Ｓ４０が出力端子ＯＵＴから出力
されると共に、分周器５０へ与えられる。分周器５０
は、分周比が１なので、信号Ｓ４０と同じ周波数の信号
Ｓ５０を生成し、これを帰還信号Ｓｒをとして位相比較
器１０に帰還させる。この一連の動作が継続されて帰還
信号Ｓｒと入力信号Ｓinの位相が揃い、ロックされる。
以上のように、この第１の実施形態では、発振して異な
る位相の信号Ｓ３７〜Ｓ３９を出力する多相電圧制御発
振器３０と、それらの信号Ｓ３７〜Ｓ３９から多相電圧
制御発振器３０での発振周波数より高い信号Ｓ４０を生
成する排他的論理和回路論理回路４１とを備えている。
よって、必要とされる信号Ｓ４０の周波数よりも、低い
周波数で多相電圧制御発振器３０が発振すればよくなる
ので、多相電圧制御発振器３０の能力を下げることが可
能になる。そのため、従来よりも、装置の小型化と低消
費電力化と低価格化を実現できる。

【００１８】第２の実施形態 図３は、本発明の第２の実施形態を示す位相同期ループ
回路の回路図である。この位相同期ループ回路は、第１
の実施形態と同様の構成で図１と同様に接続された位相
比較器１０Ａとループフィルタ２０Ａと多相電圧制御発
振器３０Ａと論理回路４０Ａとを、備えている。論理回
路４０Ａ側が出力端子ＯＵＴに接続されると共に、第１
の実施形態とは異なる分周器６０に接続されている。分
周器６０の出力側が位相比較器１０Ａに接続されてい
る。図３の位相同期ループ回路は、逓倍器として用いら
れるものであり、分周器６０は、遅延型フリップフロッ
プ（以下、Ｄ−ＦＦという）５１と、このＤ−ＦＦ５１
の出力信号を反転するインバータ５２とを有している。
Ｄ−ＦＦ５１のクロック端子に論理回路４０Ａの排他的
論理和回路４１の出力信号Ｓ４０が入力され、インバー
タ５２の出力信号がＤ−ＦＦ５１のデータ端子Ｄに入力
される接続になっている。この様に接続することで、分
周器６０における分周比が１／２になり、分周器６０が
信号Ｓ４０の周波数を１／２にした信号Ｓ６０を出力す
るようになる。インバータ５２の出力端子が、位相比較
器１０Ａ中のＮＡＮＤゲート１２の一つの入力端子に帰
還接続されている。

【００１９】図４は、図３中の信号Ｓ３７〜Ｓ６０の波
形図であり、この図４を参照しつつ、第２の実施形態の
位相同期ループ回路の動作を説明する。位相比較器１０
Ａ、ループフィルタ２０Ａ、及び多相電圧制御発振器３
０Ａは、第１の実施形態と同様に動作する。その結果、
多相電圧制御発振器３０Ａからは、図４のような互いに
位相のずれた３つの信号Ｓ３７〜Ｓ３９が出力される。
例えば、多相電圧制御発振器３０Ａが１０メガヘルツで
自走発振しているとすると、各信号Ｓ３７〜Ｓ３９の周
波数は、１０メガヘルツである。論理回路４０中の排他
的論理和回路４１が信号Ｓ３７〜Ｓ３９の論理を求め、
それらよりも周波数の高い出力信号Ｓ４０を生成する。
信号Ｓ４０の周波数は３０メガヘルツになる。３０メガ
ヘルツの信号Ｓ４０は、分周器６０に入力される。分周
器６０は、信号Ｓ４０を１／２分周して信号Ｓ６０を生
成する。信号Ｓ６０の周波数は１５メガヘルツになる。
この１５メガヘルツの信号Ｓ６０が、帰還信号Ｓｒとし
て位相比較器１０Ａに帰還される。この動作が繰り返さ
れて入力信号Ｓinと信号Ｓｒの位相が揃ってロックされ
る。従って、この位相同期ループ回路は、１５メガヘル
ツの入力信号を３０メガヘルツの出力信号Ｓ４０に逓倍
して出力する機能を持つことになる。

【００２０】以上のように、この第２の実施形態では、
発振して異なる位相の信号Ｓ３７〜Ｓ３９を出力する多
相電圧制御発振器３０Ａと、それらの信号Ｓ３７〜Ｓ３
９から多相電圧制御発振器３０Ａでの発振周波数より高
い信号Ｓ４０を生成する排他的論理和回路論理回路４１
と、信号Ｓ４０を１／２分周する分周器６０を備えてい
る。よって、出力信号Ｓ４０が３０メガヘルツになる場
合でも、多相電圧制御発振器３０Ａは１０メガヘルツで
自走発振すればよく、該多相電圧制御発振器３０Ａの構
成は１０メガヘルツの動作を実現するものでよい。その
ため、装置全体の小型化と低消費電力化ができると共
に、安価に構成できる。

【００２１】第３の実施形態 図５は、本発明の第３の実施形態を示す位相同期ループ
回路の構成ブロック図である。この位相同期ループ回路
は、入力端子ＩＮと出力端子ＯＵＴ間に接続された位相
比較器１０Ｂ、ループフィルタ２０Ｂ、多相電圧制御発
振器３０Ｂ、論理回路４０Ｂ、及び分周器６０Ｂを備え
ている。位相比較器１０Ｂとループフィルタ２０Ｂと多
相電圧制御発振器３０Ｂと論理回路４０Ｂとは、それぞ
れ第２の実施形態と同様の構成であり、図３と同様に接
続されている。多相電圧制御発振器３０Ｂは、互いに位
相の異なる周波数信号Ｓ３７〜３９を出力する構成であ
るが、分周器６０Ｂは、そのうち一つの例えば信号Ｓ３
９を入力する接続になっている。分周器６０Ｂにおける
分周比は例えば１／２であり、信号Ｓ３９を１／２分周
した信号Ｓ６０Ｂを出力する。この信号Ｓ６０Ｂが帰還
信号Ｓｒとして位相比較器１０Ｂに帰還入力される接続
になっている。

【００２２】位相比較器１０Ｂ、ループフィルタ２０
Ｂ、多相電圧制御発振器３０Ｂは、第１，２の実施形態
と同様に動作する。その結果、多相電圧制御発振器３０
Ｂからは、互いに位相のずれた３つの信号Ｓ３７〜Ｓ３
９が出力される。例えば、多相電圧制御発振器３０Ｂが
１０メガヘルツで自走発振しているとすると、各信号Ｓ
３７〜Ｓ３９の周波数は１０メガヘルツである。論理回
路４０Ｂが信号Ｓ３７〜Ｓ３９の論理を求め、それらよ
りも周波数の高い出力信号Ｓ４０を生成する。分周器６
０Ｂは信号Ｓ３９を分周するので、信号Ｓ６０Ｂの周波
数は５メガヘルツになる。この５メガヘルツの信号Ｓ６
０Ｂが、位相比較器１０Ｂに帰還入力されるので、入力
端子ＩＮに５メガヘルツの入力信号Ｓinが入力される
と、位相同期ループ回路は同期状態になる。同期状態で
は、多相電圧制御発振器３０Ｂが入力信号Ｓinに同期し
て１０メガヘルツで発振し、論理回路４０Ｂからは、３
０メガヘルツの出力信号Ｓ４０が得られる。

【００２３】以上のように、この第３の実施形態では、
分周器６０Ｂを用いて、帰還信号Ｓｒを信号Ｓ３９から
生成する構成にしているので、３０メガヘルツの出力信
号Ｓ４０が得られるにもかかわらず、多相電圧制御発振
器回路６０Ｂの自走発振周波数は１０メガヘルツであ
る。よって、多相電圧制御発振器回路６０Ｂを構成する
ＦＥＴ等の構成部品や回路定数も１０メガヘルツに対応
するものでよい。また、第２の実施形態と比較すると、
入力信号Ｓinと出力信号Ｓ４０の周波数比が、大きくな
る。位相同期ループ回路を逓倍器として構成する場合、
図５の構成を採用することにより、逓倍比率の自由度が
大きくなる。一方、分周器の分周比を１とする場合に
は、この分周器６０Ｂは省略可能で在り、多相電圧制御
発振器３０Ｂの出力する例えば信号Ｓ３９を直接、位相
比較器１０Ｂに入力すればよい。この場合でも、分周器
を設けずに逓倍器が構成されるので、回路を小型化でき
る。

【００２４】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 実施形態では、多相発振手段を多相電圧制御発
振器３０，３０Ａ，３０Ｂで構成しているが、位相差を
電流で示す制御信号を出力するようにループフィルタ２
０，２０Ａ，２０Ｂを構成すれば、多相電流制御発振器
で構成することも可能である。 （２） 図６は、リングオシレータの他の構成例を示す
回路図である。各多相電圧制御発振器３０，３０Ａ，３
０Ｂは、インバータ３７〜３９で構成したシングルエン
ドリングオシレータで構成しているが、図６のように、
差動型の複数の増幅器７１〜７４をリング状に接続して
構成してもよい。インバータ３７〜３９で構成したシン
グルエンドリングオシレータでは、奇数組の発振出力信
号Ｓ３７〜３９しか得られないが、図６のようにするこ
とで、偶数組の発振出力信号が得られるようになる。 （３） 多相電圧制御発振器３０，３０Ａ，３０Ｂ中の
リングオシレータの段数は、３段に限定されずさらに増
加してもよい。 （４） 第１の実施形態では、帰還回路として分周比が
１の分周器５０を用いているが、これを省略して出力信
号Ｓ４０を直接帰還信号Ｓｒとして帰還する構成にして
もよい。 （５） 第３の実施形態では、信号Ｓ３９から帰還信号
Ｓ６０Ｂを生成しているが、他の周波数信号Ｓ３７，Ｓ
３８から帰還信号Ｓ６０Ｂを生成しても、上記実施形態
と同様の効果が得られる。 （６） 論理回路４０，４０Ａ，４０Ｂは、排他的論理
和回路４１でなくもよく、ＡＮＤゲートやＯＲゲートを
組合わせた他の回路で構成することも可能である。排他
的論理和回路４１の場合には、出力信号Ｓ４０が方形波
になるが、ＡＮＤゲートやＯＲゲートを組合わせた回路
では、より複雑な周波数信号が生成できる。しかも、こ
れらの周波数信号の周波数成分は、多相電圧制御発振器
３０，３０Ａ，３０Ｂのもとの発振周波数よりも高いも
のになる。

【００２５】

【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、位相比較器及びループフィルタと、互
いに位相の異なる複数の周波数信号を発生する多相発振
手段と、各周波数信号よりも高い周波数の出力信号を生
成する論理回路と、帰還回路または分周器とを、位相同
期ループ回路に設けているので、多相発振手段の発振周
波数よりも高い周波数の出力信号が得られる。換言する
と、多相発振手段の発振周波数が低くても、所望の周波
数の出力信号が得られることになり、安価な位相同期ル
ープ回路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す位相同期ループ
回路の回路図である。

【図２】図１中の信号Ｓ３７〜Ｓ５０の波形図である。

【図３】本発明の第２の実施形態を示す位相同期ループ
回路の回路図である。

【図４】図３中の信号Ｓ３７〜Ｓ６０の波形図である。

【図５】本発明の第３の実施形態を示す位相同期ループ
回路の構成ブロック図である。

【図６】リングオシレータの他の構成例を示す回路図で
ある。

【符号の説明】

１０，１０Ａ，１０Ｂ 位相比較器 ２０，２０Ａ，２０Ｂ ループフィルタ ３０，３０Ａ，３０Ｂ 多相電圧制御発振器 ３０，３０Ａ，３０Ｂ 論理回路 ５０，６０，６０Ｂ 分周器（帰還回路） Ｓin 入力信号 Ｓｒ 帰還信号 Ｓ２０ 制御信号 Ｓ３７〜Ｓ３９ 周波数信号 Ｓ４０ 出力信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号と帰還信号とを比較しそれらの
   位相差を検出する位相比較器と、 前記位相比較器に接続され、前記検出位相差を電流また
   は電圧で示す制御信号を生成するループフィルタと、 前記ループフィルタに接続され、前記制御信号に基づい
   た周波数で発振し、該周波数をそれぞれ持ち互いに位相
   の異なる複数の周波数信号を発生する多相発振手段と、 前記多相発振手段に接続され、前記複数の周波数信号の
   論理を求めることによって該各周波数信号よりも周波数
   の高い出力信号を生成する論理回路と、 前記出力信号を前記帰還信号として前記位相比較器へ帰
   還するかまたは該出力信号と同じ周波数を持つ信号を生
   成して前記帰還信号として前記位相比較器へ帰還する帰
   還回路とを、 備えたことを特徴とする位相同期ループ回路。
2. 【請求項２】 請求項１記載の位相比較器、ループフィ
   ルタ、多相発振手段及び論理回路と、前記論理回路の出
   力信号を分周し該分周結果を前記帰還信号として前記位
   相比較器へ帰還する分周器とを、備えたことを特徴とす
   る位相同期ループ回路。
3. 【請求項３】 請求項１記載の位相比較器、ループフィ
   ルタ、多相発振手段及び論理回路と、前記複数の周波数
   信号のうちの一つの信号を前記帰還信号として前記位相
   比較器へ帰還するかまたは該一つの周波数信号と同じ周
   波数を持つ信号を生成して前記帰還信号として前記位相
   比較器へ帰還する帰還回路とを、備えたことを特徴とす
   る位相同期ループ回路。
4. 【請求項４】 請求項１記載の位相比較器、ループフィ
   ルタ、多相発振手段及び論理回路と、前記複数の周波数
   信号のうちの一つの信号を分周し該分周結果を前記帰還
   信号として前記位相比較器へ帰還する分周器とを、備え
   たことを特徴とする位相同期ループ回路。