JPH10126261A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JPH10126261A JPH10126261A JP8271167A JP27116796A JPH10126261A JP H10126261 A JPH10126261 A JP H10126261A JP 8271167 A JP8271167 A JP 8271167A JP 27116796 A JP27116796 A JP 27116796A JP H10126261 A JPH10126261 A JP H10126261A
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- Japan
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- signal
- frequency
- phase
- phase comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相同期ループ回路における発振周波数を低
くし、低価格化する。 【構成】 位相比較器10による比較で、入力信号Sin
と帰還信号Srの位相差が求められ、ループフィルタ2
0により、その位相差に対応する制御信号S20が生成
される。多相電圧制御発振器30は、制御信号S20に
基づいた発振を行い、この発振周波数を持ち互いに位相
の異なる複数の周波数信号S37〜S39を発生する。
論理回路が信号S37〜S39の論理を求め、多相電圧
制御発振器30の発振周波数よりも周波数の高い出力信
号S40を生成する。分周器50が、この信号S40と
同じ周波数の帰還信号Srを生成して位相比較器10へ
帰還する。
くし、低価格化する。 【構成】 位相比較器10による比較で、入力信号Sin
と帰還信号Srの位相差が求められ、ループフィルタ2
0により、その位相差に対応する制御信号S20が生成
される。多相電圧制御発振器30は、制御信号S20に
基づいた発振を行い、この発振周波数を持ち互いに位相
の異なる複数の周波数信号S37〜S39を発生する。
論理回路が信号S37〜S39の論理を求め、多相電圧
制御発振器30の発振周波数よりも周波数の高い出力信
号S40を生成する。分周器50が、この信号S40と
同じ周波数の帰還信号Srを生成して位相比較器10へ
帰還する。
Description
【0001】
【発明の属する技術分野】本発明は、入力信号に同期し
たクロック逓倍等の目的で通信装置等に用いられる位相
同期ループ回路に関するものである。
たクロック逓倍等の目的で通信装置等に用いられる位相
同期ループ回路に関するものである。
【0002】
【従来の技術】位相同期ループ回路は位相比較器、ルー
プフィルタ及び電圧制御発振器を有している。外部から
の入力信号と電圧制御発振器の出力信号とが位相比較器
に入力され、位相比較器により、その両者の位相が比較
される。ループフィルタは、位相比較器の出力信号の高
周波成分を除去した電圧信号を生成し、この電圧信号が
電圧制御発振器に与えられる。電圧制御発振器は電圧信
号に基づいた周波数で発振する。位相同期ループ回路
は、位相について負帰還回路となっており、外部からの
入力信号と電圧制御発振器の出力信号の位相が一致した
状態で安定している。例えば、外部からの入力信号の位
相が、電圧制御発振器の出力信号の位相よりも進と、電
圧制御発振器の出力信号の発振周波数が上昇し、その出
力信号の位相が進む。これにより、外部からの入力信号
と電圧制御発振器の出力信号の位相が一致するようにな
る。以上の構成の位相同期ループ回路では、入力信号と
出力信号が同じ周波数になるが、電圧制御発振器と位相
比較器の間に所定の分周比を有する分周器を設けること
により、位相同期ループ回路は、その分周器の分周比に
応じた逓倍器として動作する。
プフィルタ及び電圧制御発振器を有している。外部から
の入力信号と電圧制御発振器の出力信号とが位相比較器
に入力され、位相比較器により、その両者の位相が比較
される。ループフィルタは、位相比較器の出力信号の高
周波成分を除去した電圧信号を生成し、この電圧信号が
電圧制御発振器に与えられる。電圧制御発振器は電圧信
号に基づいた周波数で発振する。位相同期ループ回路
は、位相について負帰還回路となっており、外部からの
入力信号と電圧制御発振器の出力信号の位相が一致した
状態で安定している。例えば、外部からの入力信号の位
相が、電圧制御発振器の出力信号の位相よりも進と、電
圧制御発振器の出力信号の発振周波数が上昇し、その出
力信号の位相が進む。これにより、外部からの入力信号
と電圧制御発振器の出力信号の位相が一致するようにな
る。以上の構成の位相同期ループ回路では、入力信号と
出力信号が同じ周波数になるが、電圧制御発振器と位相
比較器の間に所定の分周比を有する分周器を設けること
により、位相同期ループ回路は、その分周器の分周比に
応じた逓倍器として動作する。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
位相同期ループ回路では、次のような課題があった。位
相同期ループ回路の出力信号の周波数は、電圧制御発振
器の発振周波数に依存すると共に、その電圧制御発振器
の発振周波数りも、高い周波数の出力信号が得られな
い。電圧制御発振器に高い周波数で発振させようとする
と、一般的に高価な素子を用いる必要が生じると共に、
消費電力も増大して装置全体も大型化するという課題が
あった。
位相同期ループ回路では、次のような課題があった。位
相同期ループ回路の出力信号の周波数は、電圧制御発振
器の発振周波数に依存すると共に、その電圧制御発振器
の発振周波数りも、高い周波数の出力信号が得られな
い。電圧制御発振器に高い周波数で発振させようとする
と、一般的に高価な素子を用いる必要が生じると共に、
消費電力も増大して装置全体も大型化するという課題が
あった。
【0004】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第1の発明は、位相同期ループ回路
において、次のような位相比較器、ループフィルタ、多
相発振手段、論理回路及び帰還回路を備えている。位相
比較器は、入力信号と帰還信号とを比較しそれらの位相
差を検出する機能を有している。ループフィルタは、そ
の位相比較器に接続され、前記検出位相差を電流または
電圧で示す制御信号を生成するものである。多相発振手
段は、ループフィルタに接続され、制御信号に基づいた
周波数で発振して該周波数をそれぞれ持ち互いに位相の
異なる複数の周波数信号を発生する構成になっている。
論理回路は、その多相発振手段に接続され、複数の周波
数信号の論理を求めることによって各周波数信号よりも
周波数の高い出力信号を生成するものである。帰還回路
は、その出力信号を帰還信号として位相比較器へ帰還す
るかまたはその出力信号と同じ周波数を持つ信号を生成
して帰還信号として位相比較器へ帰還するものである。
に、本発明のうちの第1の発明は、位相同期ループ回路
において、次のような位相比較器、ループフィルタ、多
相発振手段、論理回路及び帰還回路を備えている。位相
比較器は、入力信号と帰還信号とを比較しそれらの位相
差を検出する機能を有している。ループフィルタは、そ
の位相比較器に接続され、前記検出位相差を電流または
電圧で示す制御信号を生成するものである。多相発振手
段は、ループフィルタに接続され、制御信号に基づいた
周波数で発振して該周波数をそれぞれ持ち互いに位相の
異なる複数の周波数信号を発生する構成になっている。
論理回路は、その多相発振手段に接続され、複数の周波
数信号の論理を求めることによって各周波数信号よりも
周波数の高い出力信号を生成するものである。帰還回路
は、その出力信号を帰還信号として位相比較器へ帰還す
るかまたはその出力信号と同じ周波数を持つ信号を生成
して帰還信号として位相比較器へ帰還するものである。
【0005】第2の発明は、位相同期ループ回路におい
て、第1の発明の位相比較器、ループフィルタ、多相発
振手段及び論理回路と、次のような分周器とを備えてい
る。分周器は、論理回路の出力信号を分周しこの分周結
果を帰還信号として位相比較器へ帰還するものである。
第3の発明は、位相同期ループ回路において、第1の発
明の位相比較器、ループフィルタ、多相発振手段及び論
理回路と、次のような帰還回路とを備えている。帰還回
路は、前記複数の周波数信号のうちの一つの信号を帰還
信号として位相比較器へ帰還するかまたは該一つの周波
数信号と同じ周波数を持つ信号を生成して帰還信号とし
て位相比較器へ帰還するものである。第4の発明は、位
相同期ループ回路において、第1の発明の位相比較器、
ループフィルタ、多相発振手段及び論理回路と、次のよ
うな帰還回路とを備えている。分周器は、複数の周波数
信号のうちの一つの信号を分周し該分周結果を帰還信号
として位相比較器へ帰還する機能を有している。
て、第1の発明の位相比較器、ループフィルタ、多相発
振手段及び論理回路と、次のような分周器とを備えてい
る。分周器は、論理回路の出力信号を分周しこの分周結
果を帰還信号として位相比較器へ帰還するものである。
第3の発明は、位相同期ループ回路において、第1の発
明の位相比較器、ループフィルタ、多相発振手段及び論
理回路と、次のような帰還回路とを備えている。帰還回
路は、前記複数の周波数信号のうちの一つの信号を帰還
信号として位相比較器へ帰還するかまたは該一つの周波
数信号と同じ周波数を持つ信号を生成して帰還信号とし
て位相比較器へ帰還するものである。第4の発明は、位
相同期ループ回路において、第1の発明の位相比較器、
ループフィルタ、多相発振手段及び論理回路と、次のよ
うな帰還回路とを備えている。分周器は、複数の周波数
信号のうちの一つの信号を分周し該分周結果を帰還信号
として位相比較器へ帰還する機能を有している。
【0006】第1及び第2の発明によれば、以上のよう
に位相同期ループ回路を構成したので、帰還回路或いは
分周器から帰還された帰還信号と入力信号の位相差が位
相比較器で検出され、この位相差に対応する制御電流が
ルーフィルタで生成される。多相発振手段は、制御電流
に基づいた周波数で発振する。この発振で得られた周波
数信号から、論理回路により、出力信号が生成さる。そ
して、出力信号に対応する帰還信号が位相比較器へ帰還
される。このようなループ制御によって、還信号と入力
信号の位相が同期する。ここで、多相発振手段は互いに
位相の異なる複数の周波数信号を発生し、論理回路は、
多相発振手段が発生する複数の周波数信号よりも周波数
が高い出力信号を生成する。即ち、最終的な出力信号に
おける周波数よりも、多相発振手段の発振周波数が低く
なる。換言すると、多相発振手段が低い周波数で発振し
ても、高い出力信号が得られることになる。第3及び第
4の発明によれば、多相発振手段の発生する複数の周波
数信号のうちの一つの信号に対応した帰還信号が位相比
較器に帰還されるので、第1及び第2の発明に比べる
と、より低い周波数の帰還信号が位相比較器に帰還され
る。よって、入力信号と出力信号との周波数の比が、第
1及び第2の発明よりも大きくなる。従って、前記課題
を解決できるのである。
に位相同期ループ回路を構成したので、帰還回路或いは
分周器から帰還された帰還信号と入力信号の位相差が位
相比較器で検出され、この位相差に対応する制御電流が
ルーフィルタで生成される。多相発振手段は、制御電流
に基づいた周波数で発振する。この発振で得られた周波
数信号から、論理回路により、出力信号が生成さる。そ
して、出力信号に対応する帰還信号が位相比較器へ帰還
される。このようなループ制御によって、還信号と入力
信号の位相が同期する。ここで、多相発振手段は互いに
位相の異なる複数の周波数信号を発生し、論理回路は、
多相発振手段が発生する複数の周波数信号よりも周波数
が高い出力信号を生成する。即ち、最終的な出力信号に
おける周波数よりも、多相発振手段の発振周波数が低く
なる。換言すると、多相発振手段が低い周波数で発振し
ても、高い出力信号が得られることになる。第3及び第
4の発明によれば、多相発振手段の発生する複数の周波
数信号のうちの一つの信号に対応した帰還信号が位相比
較器に帰還されるので、第1及び第2の発明に比べる
と、より低い周波数の帰還信号が位相比較器に帰還され
る。よって、入力信号と出力信号との周波数の比が、第
1及び第2の発明よりも大きくなる。従って、前記課題
を解決できるのである。
【0007】
【発明の実施の形態】第1の実施形態 図1は、本発明の第1の実施形態を示す位相同期ループ
回路の回路図である。この位相同期ループ回路は、入力
端子INからの入力信号Sinと帰還された信号Srとを
入力する値位相比較器10と、この位相比較器10の出
力側に接続されたループフィルタ20とを備えている。
ループフィルタ20の出力側に、多相発振手段である多
相電圧制御発振器30が接続され、該多相電圧制御発振
器30の出力側には、論理回路40が接続されている。
論理回路40の出力側が出力端子OUTに接続されると
共に、分周比が1の分周器50に接続されている。分周
器50は帰還回路形成し、該分周器50の出力側が、位
相比較器10に接続されている。
回路の回路図である。この位相同期ループ回路は、入力
端子INからの入力信号Sinと帰還された信号Srとを
入力する値位相比較器10と、この位相比較器10の出
力側に接続されたループフィルタ20とを備えている。
ループフィルタ20の出力側に、多相発振手段である多
相電圧制御発振器30が接続され、該多相電圧制御発振
器30の出力側には、論理回路40が接続されている。
論理回路40の出力側が出力端子OUTに接続されると
共に、分周比が1の分周器50に接続されている。分周
器50は帰還回路形成し、該分周器50の出力側が、位
相比較器10に接続されている。
【0008】位相比較器10は、入力信号Sinと帰還信
号Srの位相を比較する機能を有し、入力端子INから
与えられた入力信号Sinを一方の入力端子に入力する2
入力NANDゲート11と、帰還信号Srを一方の入力
端子に入力する2入力NANDゲート12とを有してい
る。NANDゲート11の出力端子は、3入力NAND
ゲート13の1つの入力端子に接続され、NANDゲー
ト12の出力端子は、3入力NANDゲート14の1つ
の入力端子に接続されている。NANDゲート13の出
力端子がNANDゲート11の他方の入力端子に帰還接
続されている。NANDゲート14の出力端子が、NA
NDゲート12の他方の入力端子に帰還接続されてい
る。この位相比較器10には、2個の2入力NANDゲ
ート15a,15bで構成されたリセットセットフリッ
プフロップ(以下、RS−FFという)15と、2個の
2入力NANDゲート16a,16bで構成されたRS
−FF16とが、設けられている。
号Srの位相を比較する機能を有し、入力端子INから
与えられた入力信号Sinを一方の入力端子に入力する2
入力NANDゲート11と、帰還信号Srを一方の入力
端子に入力する2入力NANDゲート12とを有してい
る。NANDゲート11の出力端子は、3入力NAND
ゲート13の1つの入力端子に接続され、NANDゲー
ト12の出力端子は、3入力NANDゲート14の1つ
の入力端子に接続されている。NANDゲート13の出
力端子がNANDゲート11の他方の入力端子に帰還接
続されている。NANDゲート14の出力端子が、NA
NDゲート12の他方の入力端子に帰還接続されてい
る。この位相比較器10には、2個の2入力NANDゲ
ート15a,15bで構成されたリセットセットフリッ
プフロップ(以下、RS−FFという)15と、2個の
2入力NANDゲート16a,16bで構成されたRS
−FF16とが、設けられている。
【0009】RS−FF15を構成する各NANDゲー
ト15a,15bの一方の入力端子と該NANDゲート
15a,15bの出力端子とは襷掛け接続され、NAN
Dゲート11の出力端子が、このNANDゲート15a
の他方の入力端子に接続されている。RS−FF16を
構成する各NANDゲート16a,16bの一方の入力
端子と該NANDゲート16a,16bの出力端子とは
襷掛け接続され、NANDゲート12の出力端子が、こ
のNANDゲート16aの他方の入力端子に接続されて
いる。NANDゲート15aの出力端子は、4入力NA
NDゲート17の1つの入力端子に接続されると共に、
NANDゲート13の1つの入力端子に接続されてい
る。NANDゲート16aの出力端子は、NANDゲー
ト17の1つの入力端子に接続されると共に、NAND
ゲート14の1つの入力端子に接続されている。NAN
Dゲート17の他の入力端子の1つには、NANDゲー
ト11の出力端子が接続され、NANDゲート17の残
りの1つの入力端子には、NANDゲート12の出力端
子が接続されている。NANDゲート17の出力端子
は、NANDゲート13,14の入力端子に接続される
と共に、NANDゲート15b,16bの他方の入力端
子に接続されている。
ト15a,15bの一方の入力端子と該NANDゲート
15a,15bの出力端子とは襷掛け接続され、NAN
Dゲート11の出力端子が、このNANDゲート15a
の他方の入力端子に接続されている。RS−FF16を
構成する各NANDゲート16a,16bの一方の入力
端子と該NANDゲート16a,16bの出力端子とは
襷掛け接続され、NANDゲート12の出力端子が、こ
のNANDゲート16aの他方の入力端子に接続されて
いる。NANDゲート15aの出力端子は、4入力NA
NDゲート17の1つの入力端子に接続されると共に、
NANDゲート13の1つの入力端子に接続されてい
る。NANDゲート16aの出力端子は、NANDゲー
ト17の1つの入力端子に接続されると共に、NAND
ゲート14の1つの入力端子に接続されている。NAN
Dゲート17の他の入力端子の1つには、NANDゲー
ト11の出力端子が接続され、NANDゲート17の残
りの1つの入力端子には、NANDゲート12の出力端
子が接続されている。NANDゲート17の出力端子
は、NANDゲート13,14の入力端子に接続される
と共に、NANDゲート15b,16bの他方の入力端
子に接続されている。
【0010】ループフィルタ20は、位相比較器10中
のNANDゲート14の出力側に接続されたインバータ
21bと、Pチャネル型MOSトランジスタ(以下、P
MOSという)22と、Nチャネル型MOSトランジス
タ(以下、NMOSという)23とを、備えている。P
MOS22のゲートは、位相比較器10中のNANDゲ
ート13の出力端子が直接接続されている。インバータ
21の出力端子がNMOS23のゲートに接続されてい
る。PMOS22のソースは、正電源Vddに接続さ
れ、該PMOS22のドレインには、NMOS23のド
レインが接続されている。NMOS23のソースが接地
されている。PMOS22及びNMOS23のドレイン
は、抵抗24の一端に接続され、この抵抗24の他端に
は、キャパシタ25の一方の電極に接続されている。キ
ャパシタ25の他方の電極は、接地されている。これら
抵抗24とキャパシタ25の接続点がループフィルタ2
0の出力ノードNになっている。
のNANDゲート14の出力側に接続されたインバータ
21bと、Pチャネル型MOSトランジスタ(以下、P
MOSという)22と、Nチャネル型MOSトランジス
タ(以下、NMOSという)23とを、備えている。P
MOS22のゲートは、位相比較器10中のNANDゲ
ート13の出力端子が直接接続されている。インバータ
21の出力端子がNMOS23のゲートに接続されてい
る。PMOS22のソースは、正電源Vddに接続さ
れ、該PMOS22のドレインには、NMOS23のド
レインが接続されている。NMOS23のソースが接地
されている。PMOS22及びNMOS23のドレイン
は、抵抗24の一端に接続され、この抵抗24の他端に
は、キャパシタ25の一方の電極に接続されている。キ
ャパシタ25の他方の電極は、接地されている。これら
抵抗24とキャパシタ25の接続点がループフィルタ2
0の出力ノードNになっている。
【0011】多相電圧制御発振器30は、電源Vddと
接地間に直列に接続されたPMOS31とNMOS32
とを備えている。NMOS32のゲートは、ループフィ
ルタ20の出力ノードNに接続されている。NMOS3
2のソースは接地され、該NMOS32のドレインがP
MOS31のドレイン及びゲートに接続されている。P
MOS31のソースが電源Vddに接続されている。P
MOS31及びNMOS32のドレインは、電源Vdd
にソースがそれぞれ接続された4個のPMOS33a〜
36aのゲートに接続されている。PMOS33aのド
レインは、各ソースがそれぞれ接地された4個のNMO
S33b〜36bのゲートに接続されている。NMOS
33bのドレインは、PMOS33aのドレインに接続
されている。PMOS34aのドレインとNMOS33
4bのドレインとの間には、ドレイン同士が接続された
PMOS37aとNMOS37bで構成されたインバー
タ37が接続されている。即ち、PMOS37aのソー
スが、PMOS34aのドレインに接続され、NMOS
37bのソースがNMOS34bのドレインに接続され
ている。PMOS37a及びNMOS37bのドレイン
が、インバータ37の出力ノードになっている。PMO
S35aのドレインとNMOS35bのドレインとの
間、及びPMOS36aのドレインとNMOS36bの
ドレインとの間には、PMOS38aとNMOS38b
とからなるインバータ38と、PMOS39aとNMO
S39bとからなるインバータ39が、インバータ37
と同様に接続されている。
接地間に直列に接続されたPMOS31とNMOS32
とを備えている。NMOS32のゲートは、ループフィ
ルタ20の出力ノードNに接続されている。NMOS3
2のソースは接地され、該NMOS32のドレインがP
MOS31のドレイン及びゲートに接続されている。P
MOS31のソースが電源Vddに接続されている。P
MOS31及びNMOS32のドレインは、電源Vdd
にソースがそれぞれ接続された4個のPMOS33a〜
36aのゲートに接続されている。PMOS33aのド
レインは、各ソースがそれぞれ接地された4個のNMO
S33b〜36bのゲートに接続されている。NMOS
33bのドレインは、PMOS33aのドレインに接続
されている。PMOS34aのドレインとNMOS33
4bのドレインとの間には、ドレイン同士が接続された
PMOS37aとNMOS37bで構成されたインバー
タ37が接続されている。即ち、PMOS37aのソー
スが、PMOS34aのドレインに接続され、NMOS
37bのソースがNMOS34bのドレインに接続され
ている。PMOS37a及びNMOS37bのドレイン
が、インバータ37の出力ノードになっている。PMO
S35aのドレインとNMOS35bのドレインとの
間、及びPMOS36aのドレインとNMOS36bの
ドレインとの間には、PMOS38aとNMOS38b
とからなるインバータ38と、PMOS39aとNMO
S39bとからなるインバータ39が、インバータ37
と同様に接続されている。
【0012】PMOS38a及びNMOS38bのドレ
インの接続点がインバータ38の出力ノードになってい
る。PMOS39a及びNMOS39bのドレインの接
続点がインバータ39の出力ノードになっている。イン
バータ37の出力ノードが、PMOS38a及びNMO
S38bのゲートに接続され、インバータ38の出力ノ
ードが、PMOS39a及びNMOS39bのゲートに
接続されている。そして、インバータ39の出力ノード
が、PMOS37a及びNMOS37bのゲートに接続
されている。即ち、インバータ37〜39で、3段のリ
ングオシレータが構成されている。論理回路40は、各
インバータ37〜39の出力信号S37〜S38を入力
とする3入力の排他的論理和回路41で構成されてい
る。排他的論理和回路41の出力側が出力端子OUTに
接続されると共に、分周器50に接続されている。分周
器50の出力側が、位相比較器10中のNANDゲート
12の他方の入力端子に帰還接続されている。
インの接続点がインバータ38の出力ノードになってい
る。PMOS39a及びNMOS39bのドレインの接
続点がインバータ39の出力ノードになっている。イン
バータ37の出力ノードが、PMOS38a及びNMO
S38bのゲートに接続され、インバータ38の出力ノ
ードが、PMOS39a及びNMOS39bのゲートに
接続されている。そして、インバータ39の出力ノード
が、PMOS37a及びNMOS37bのゲートに接続
されている。即ち、インバータ37〜39で、3段のリ
ングオシレータが構成されている。論理回路40は、各
インバータ37〜39の出力信号S37〜S38を入力
とする3入力の排他的論理和回路41で構成されてい
る。排他的論理和回路41の出力側が出力端子OUTに
接続されると共に、分周器50に接続されている。分周
器50の出力側が、位相比較器10中のNANDゲート
12の他方の入力端子に帰還接続されている。
【0013】次に、図1の位相同期ループ回路の動作を
説明する。位相比較器10は、入力端子INから入力信
号Sinを入力し、論理回路40から帰還信号Srを入力
する。例えば、入力信号Sinと帰還信号Srのレベルが
共に“1”のとき、各NANDゲート11,12は
“0”、RS−FF15,16は“1”をそれぞれ出力
している。この状態ではNANDゲート17が“1”を
出力し、各NANDゲート13,14の出力信号S1
3,14はそれぞれ“1”になっている。入力信号Sin
と帰還信号Srの周波数が同じでそれらの位相が揃って
いる場合、入力信号Sinと帰還信号Srは、同時に立
ち下がる。入力信号Sin及び帰還信号Srが立ち下がる
と、NAND11,12は“1”を出力し、これによ
り、NANDゲート17は“0”を出力する。よって、
NANDゲート13,14の出力信号S13,14は
“1”に維持される。入力信号Sin及び帰還信号Sr
が“1”に立ち上がると、NAND11,12は“0”
を出力し、NANDゲート17は“1”を出力する。こ
のときRS−FF15,16は“1”を出力しているの
で、NANDゲート13,14は、そのまま“1”を出
力しつづける。即ち、入力信号Sinと帰還信号Srの周
波数が同じでそれらの位相が揃っている場合、信号S1
3,S14のレベルは“1”に固定される。
説明する。位相比較器10は、入力端子INから入力信
号Sinを入力し、論理回路40から帰還信号Srを入力
する。例えば、入力信号Sinと帰還信号Srのレベルが
共に“1”のとき、各NANDゲート11,12は
“0”、RS−FF15,16は“1”をそれぞれ出力
している。この状態ではNANDゲート17が“1”を
出力し、各NANDゲート13,14の出力信号S1
3,14はそれぞれ“1”になっている。入力信号Sin
と帰還信号Srの周波数が同じでそれらの位相が揃って
いる場合、入力信号Sinと帰還信号Srは、同時に立
ち下がる。入力信号Sin及び帰還信号Srが立ち下がる
と、NAND11,12は“1”を出力し、これによ
り、NANDゲート17は“0”を出力する。よって、
NANDゲート13,14の出力信号S13,14は
“1”に維持される。入力信号Sin及び帰還信号Sr
が“1”に立ち上がると、NAND11,12は“0”
を出力し、NANDゲート17は“1”を出力する。こ
のときRS−FF15,16は“1”を出力しているの
で、NANDゲート13,14は、そのまま“1”を出
力しつづける。即ち、入力信号Sinと帰還信号Srの周
波数が同じでそれらの位相が揃っている場合、信号S1
3,S14のレベルは“1”に固定される。
【0014】入力信号Sinと帰還信号Srとに位相差が
生じ、入力信号Sinが先に立ち下がると、NANDゲー
ト12は“0”を出力しつづけるが、NANDゲート1
1は“1”を出力する。この状態でもインバータ15は
“1”を出力する。NANDゲート17は、NANDゲ
ート12が“0”を出力しているので、“1”を継続し
て出力する。そのため、NANDゲート13の出力信号
S13は、“0”に変化する。NANDゲート14の出
力信号S14は“1”に維持される。その後、帰還信号
Srが立ち下がると、NANDゲート12が“1”を出
力するので、NANDゲート17は“0”を出力する。
NANDゲート17が“0”を出力すると、NANDゲ
ート13の出力信号S13は“1”に戻る。一方、NA
NDゲート17は“0”を出力すると、RS−FF16
のNANDゲート16bは“1”を出力し、NANDゲ
ート16aが“0”を出力することになり、NANDゲ
ート14の出力信号S14は、“1”のまま維持され
る。即ち、帰還信号Srの位相が入力信号Sinの位相よ
りも遅れると、その位相差に相当する期間、信号S13
のレベルが“0”になる。
生じ、入力信号Sinが先に立ち下がると、NANDゲー
ト12は“0”を出力しつづけるが、NANDゲート1
1は“1”を出力する。この状態でもインバータ15は
“1”を出力する。NANDゲート17は、NANDゲ
ート12が“0”を出力しているので、“1”を継続し
て出力する。そのため、NANDゲート13の出力信号
S13は、“0”に変化する。NANDゲート14の出
力信号S14は“1”に維持される。その後、帰還信号
Srが立ち下がると、NANDゲート12が“1”を出
力するので、NANDゲート17は“0”を出力する。
NANDゲート17が“0”を出力すると、NANDゲ
ート13の出力信号S13は“1”に戻る。一方、NA
NDゲート17は“0”を出力すると、RS−FF16
のNANDゲート16bは“1”を出力し、NANDゲ
ート16aが“0”を出力することになり、NANDゲ
ート14の出力信号S14は、“1”のまま維持され
る。即ち、帰還信号Srの位相が入力信号Sinの位相よ
りも遅れると、その位相差に相当する期間、信号S13
のレベルが“0”になる。
【0015】入力信号Sinと帰還信号Srとに位相差が
生じ、帰還信号Srが先に立ち下がる場合も、以上と同
様の動作が行われ、帰還信号Srの位相が入力信号Sin
の位相よりも進むと、その位相差に相当する期間、信号
S14のレベルが“0”になる。信号S13と信号S1
4とがループフィルタ20に与えられる。信号S13と
信号S14とには、入力信号Sinと帰還信号Srの位相
差情報を含んでいる。信号S13が、直接PMOS22
のゲートに与えられ、信号S14がインバータを介して
NMOS23のゲートに与えられる。信号S13が
“0”の間、PMOS22がオンし、信号S14が
“0”の間、NMOS23がオンする。PMOS22或
いはNMOS23がオンする期間に、キャパシタ25が
充放電する。抵抗24はその充放電の時定数を設定する
ものであり、PMOS22及びNMOS23のオンする
時間によって、出力ノードNの電圧が異なる。帰還信号
Srの位相が入力信号Sinの位相に遅れた場合には、信
号S13に基づきキャパシタ25が充電されて出力ノー
トNの電圧が上昇する。帰還信号Srの位相が入力信号
Sinの位相に進んだん場合には、信号S14に基づきキ
ャパシタ25が放電し、出力ノートNの電圧が低下す
る。このノードNの電圧が制御信号S20として、多相
電圧制御発振器39に与えられる。
生じ、帰還信号Srが先に立ち下がる場合も、以上と同
様の動作が行われ、帰還信号Srの位相が入力信号Sin
の位相よりも進むと、その位相差に相当する期間、信号
S14のレベルが“0”になる。信号S13と信号S1
4とがループフィルタ20に与えられる。信号S13と
信号S14とには、入力信号Sinと帰還信号Srの位相
差情報を含んでいる。信号S13が、直接PMOS22
のゲートに与えられ、信号S14がインバータを介して
NMOS23のゲートに与えられる。信号S13が
“0”の間、PMOS22がオンし、信号S14が
“0”の間、NMOS23がオンする。PMOS22或
いはNMOS23がオンする期間に、キャパシタ25が
充放電する。抵抗24はその充放電の時定数を設定する
ものであり、PMOS22及びNMOS23のオンする
時間によって、出力ノードNの電圧が異なる。帰還信号
Srの位相が入力信号Sinの位相に遅れた場合には、信
号S13に基づきキャパシタ25が充電されて出力ノー
トNの電圧が上昇する。帰還信号Srの位相が入力信号
Sinの位相に進んだん場合には、信号S14に基づきキ
ャパシタ25が放電し、出力ノートNの電圧が低下す
る。このノードNの電圧が制御信号S20として、多相
電圧制御発振器39に与えられる。
【0016】制御信号S20をゲートに入力するNMO
S32は、該制御信号S20の電圧に基づいて導通状態
が変化する。つまり、NMOS32のオン抵抗値が変化
する。NMOS32の抵抗値が変化することで、該NM
OS32のドレインの電位が変化し、PMOS31の抵
抗値も変化する。PMOS31のオン抵抗とNMOS3
2のオン抵抗により、電源Vddと接地の間の電圧が分
圧され、分圧された電圧がPMOS33a〜PMOS3
6aのゲートに与えられる。PMOS33aでは、ゲー
トに与えられた電圧に基づき抵抗値が変化し、NMOS
33bの抵抗値を変化させる。PMOS33aとNMO
S33bも、電源Vddと接地との間の電圧を分圧し、
この分圧した電圧を各NMOS34b〜36bのゲート
に共通に与える。各PMOS34a〜36aと各NMO
S34b〜36bとは、インバータ37〜39で構成さ
れるリングオシレータの各段の電流源になる。これら電
流源の電流供給量は、制御信号S20の電圧が高くなる
と大きくなる方向に制御される。リング状に接続された
インバータ37〜39は、ゲートに与えられた論理レベ
ルを反転した信号S37〜S39を、順にインバータ3
8〜37に伝える。この動作により、多相電圧制御発振
器30は発振する。ここで、制御信号S20の電圧が高
い場合には、各電流源の電流供給量が十分であり、各イ
ンバータ37〜39における入力論理レベルを反転する
速度が速くなり、多相電圧制御発振器30の発振周波数
が速くなる。制御信号S20の電圧が低い場合には、各
電流源の電流供給量が少なくなり、多相電圧制御発振器
30の発振周波数が遅くなる。
S32は、該制御信号S20の電圧に基づいて導通状態
が変化する。つまり、NMOS32のオン抵抗値が変化
する。NMOS32の抵抗値が変化することで、該NM
OS32のドレインの電位が変化し、PMOS31の抵
抗値も変化する。PMOS31のオン抵抗とNMOS3
2のオン抵抗により、電源Vddと接地の間の電圧が分
圧され、分圧された電圧がPMOS33a〜PMOS3
6aのゲートに与えられる。PMOS33aでは、ゲー
トに与えられた電圧に基づき抵抗値が変化し、NMOS
33bの抵抗値を変化させる。PMOS33aとNMO
S33bも、電源Vddと接地との間の電圧を分圧し、
この分圧した電圧を各NMOS34b〜36bのゲート
に共通に与える。各PMOS34a〜36aと各NMO
S34b〜36bとは、インバータ37〜39で構成さ
れるリングオシレータの各段の電流源になる。これら電
流源の電流供給量は、制御信号S20の電圧が高くなる
と大きくなる方向に制御される。リング状に接続された
インバータ37〜39は、ゲートに与えられた論理レベ
ルを反転した信号S37〜S39を、順にインバータ3
8〜37に伝える。この動作により、多相電圧制御発振
器30は発振する。ここで、制御信号S20の電圧が高
い場合には、各電流源の電流供給量が十分であり、各イ
ンバータ37〜39における入力論理レベルを反転する
速度が速くなり、多相電圧制御発振器30の発振周波数
が速くなる。制御信号S20の電圧が低い場合には、各
電流源の電流供給量が少なくなり、多相電圧制御発振器
30の発振周波数が遅くなる。
【0017】図2は、図1中の信号S37〜S50の波
形図である。各インバータ37〜39の出力信号S37
〜S39は、多相電圧制御発振器30の発振により周波
数信号になる。そして、各信号S37〜S39は、互い
に位相がずれている。この位相のずれた信号S37〜S
39が排他的論理和回路41に入力される。排他的論理
和回路41は、信号S37〜S39から、多相電圧制御
発振器30の発振周波数よりも高い出力信号S40を生
成する。この出力信号S40が出力端子OUTから出力
されると共に、分周器50へ与えられる。分周器50
は、分周比が1なので、信号S40と同じ周波数の信号
S50を生成し、これを帰還信号Srをとして位相比較
器10に帰還させる。この一連の動作が継続されて帰還
信号Srと入力信号Sinの位相が揃い、ロックされる。
以上のように、この第1の実施形態では、発振して異な
る位相の信号S37〜S39を出力する多相電圧制御発
振器30と、それらの信号S37〜S39から多相電圧
制御発振器30での発振周波数より高い信号S40を生
成する排他的論理和回路論理回路41とを備えている。
よって、必要とされる信号S40の周波数よりも、低い
周波数で多相電圧制御発振器30が発振すればよくなる
ので、多相電圧制御発振器30の能力を下げることが可
能になる。そのため、従来よりも、装置の小型化と低消
費電力化と低価格化を実現できる。
形図である。各インバータ37〜39の出力信号S37
〜S39は、多相電圧制御発振器30の発振により周波
数信号になる。そして、各信号S37〜S39は、互い
に位相がずれている。この位相のずれた信号S37〜S
39が排他的論理和回路41に入力される。排他的論理
和回路41は、信号S37〜S39から、多相電圧制御
発振器30の発振周波数よりも高い出力信号S40を生
成する。この出力信号S40が出力端子OUTから出力
されると共に、分周器50へ与えられる。分周器50
は、分周比が1なので、信号S40と同じ周波数の信号
S50を生成し、これを帰還信号Srをとして位相比較
器10に帰還させる。この一連の動作が継続されて帰還
信号Srと入力信号Sinの位相が揃い、ロックされる。
以上のように、この第1の実施形態では、発振して異な
る位相の信号S37〜S39を出力する多相電圧制御発
振器30と、それらの信号S37〜S39から多相電圧
制御発振器30での発振周波数より高い信号S40を生
成する排他的論理和回路論理回路41とを備えている。
よって、必要とされる信号S40の周波数よりも、低い
周波数で多相電圧制御発振器30が発振すればよくなる
ので、多相電圧制御発振器30の能力を下げることが可
能になる。そのため、従来よりも、装置の小型化と低消
費電力化と低価格化を実現できる。
【0018】第2の実施形態 図3は、本発明の第2の実施形態を示す位相同期ループ
回路の回路図である。この位相同期ループ回路は、第1
の実施形態と同様の構成で図1と同様に接続された位相
比較器10Aとループフィルタ20Aと多相電圧制御発
振器30Aと論理回路40Aとを、備えている。論理回
路40A側が出力端子OUTに接続されると共に、第1
の実施形態とは異なる分周器60に接続されている。分
周器60の出力側が位相比較器10Aに接続されてい
る。図3の位相同期ループ回路は、逓倍器として用いら
れるものであり、分周器60は、遅延型フリップフロッ
プ(以下、D−FFという)51と、このD−FF51
の出力信号を反転するインバータ52とを有している。
D−FF51のクロック端子に論理回路40Aの排他的
論理和回路41の出力信号S40が入力され、インバー
タ52の出力信号がD−FF51のデータ端子Dに入力
される接続になっている。この様に接続することで、分
周器60における分周比が1/2になり、分周器60が
信号S40の周波数を1/2にした信号S60を出力す
るようになる。インバータ52の出力端子が、位相比較
器10A中のNANDゲート12の一つの入力端子に帰
還接続されている。
回路の回路図である。この位相同期ループ回路は、第1
の実施形態と同様の構成で図1と同様に接続された位相
比較器10Aとループフィルタ20Aと多相電圧制御発
振器30Aと論理回路40Aとを、備えている。論理回
路40A側が出力端子OUTに接続されると共に、第1
の実施形態とは異なる分周器60に接続されている。分
周器60の出力側が位相比較器10Aに接続されてい
る。図3の位相同期ループ回路は、逓倍器として用いら
れるものであり、分周器60は、遅延型フリップフロッ
プ(以下、D−FFという)51と、このD−FF51
の出力信号を反転するインバータ52とを有している。
D−FF51のクロック端子に論理回路40Aの排他的
論理和回路41の出力信号S40が入力され、インバー
タ52の出力信号がD−FF51のデータ端子Dに入力
される接続になっている。この様に接続することで、分
周器60における分周比が1/2になり、分周器60が
信号S40の周波数を1/2にした信号S60を出力す
るようになる。インバータ52の出力端子が、位相比較
器10A中のNANDゲート12の一つの入力端子に帰
還接続されている。
【0019】図4は、図3中の信号S37〜S60の波
形図であり、この図4を参照しつつ、第2の実施形態の
位相同期ループ回路の動作を説明する。位相比較器10
A、ループフィルタ20A、及び多相電圧制御発振器3
0Aは、第1の実施形態と同様に動作する。その結果、
多相電圧制御発振器30Aからは、図4のような互いに
位相のずれた3つの信号S37〜S39が出力される。
例えば、多相電圧制御発振器30Aが10メガヘルツで
自走発振しているとすると、各信号S37〜S39の周
波数は、10メガヘルツである。論理回路40中の排他
的論理和回路41が信号S37〜S39の論理を求め、
それらよりも周波数の高い出力信号S40を生成する。
信号S40の周波数は30メガヘルツになる。30メガ
ヘルツの信号S40は、分周器60に入力される。分周
器60は、信号S40を1/2分周して信号S60を生
成する。信号S60の周波数は15メガヘルツになる。
この15メガヘルツの信号S60が、帰還信号Srとし
て位相比較器10Aに帰還される。この動作が繰り返さ
れて入力信号Sinと信号Srの位相が揃ってロックされ
る。従って、この位相同期ループ回路は、15メガヘル
ツの入力信号を30メガヘルツの出力信号S40に逓倍
して出力する機能を持つことになる。
形図であり、この図4を参照しつつ、第2の実施形態の
位相同期ループ回路の動作を説明する。位相比較器10
A、ループフィルタ20A、及び多相電圧制御発振器3
0Aは、第1の実施形態と同様に動作する。その結果、
多相電圧制御発振器30Aからは、図4のような互いに
位相のずれた3つの信号S37〜S39が出力される。
例えば、多相電圧制御発振器30Aが10メガヘルツで
自走発振しているとすると、各信号S37〜S39の周
波数は、10メガヘルツである。論理回路40中の排他
的論理和回路41が信号S37〜S39の論理を求め、
それらよりも周波数の高い出力信号S40を生成する。
信号S40の周波数は30メガヘルツになる。30メガ
ヘルツの信号S40は、分周器60に入力される。分周
器60は、信号S40を1/2分周して信号S60を生
成する。信号S60の周波数は15メガヘルツになる。
この15メガヘルツの信号S60が、帰還信号Srとし
て位相比較器10Aに帰還される。この動作が繰り返さ
れて入力信号Sinと信号Srの位相が揃ってロックされ
る。従って、この位相同期ループ回路は、15メガヘル
ツの入力信号を30メガヘルツの出力信号S40に逓倍
して出力する機能を持つことになる。
【0020】以上のように、この第2の実施形態では、
発振して異なる位相の信号S37〜S39を出力する多
相電圧制御発振器30Aと、それらの信号S37〜S3
9から多相電圧制御発振器30Aでの発振周波数より高
い信号S40を生成する排他的論理和回路論理回路41
と、信号S40を1/2分周する分周器60を備えてい
る。よって、出力信号S40が30メガヘルツになる場
合でも、多相電圧制御発振器30Aは10メガヘルツで
自走発振すればよく、該多相電圧制御発振器30Aの構
成は10メガヘルツの動作を実現するものでよい。その
ため、装置全体の小型化と低消費電力化ができると共
に、安価に構成できる。
発振して異なる位相の信号S37〜S39を出力する多
相電圧制御発振器30Aと、それらの信号S37〜S3
9から多相電圧制御発振器30Aでの発振周波数より高
い信号S40を生成する排他的論理和回路論理回路41
と、信号S40を1/2分周する分周器60を備えてい
る。よって、出力信号S40が30メガヘルツになる場
合でも、多相電圧制御発振器30Aは10メガヘルツで
自走発振すればよく、該多相電圧制御発振器30Aの構
成は10メガヘルツの動作を実現するものでよい。その
ため、装置全体の小型化と低消費電力化ができると共
に、安価に構成できる。
【0021】第3の実施形態 図5は、本発明の第3の実施形態を示す位相同期ループ
回路の構成ブロック図である。この位相同期ループ回路
は、入力端子INと出力端子OUT間に接続された位相
比較器10B、ループフィルタ20B、多相電圧制御発
振器30B、論理回路40B、及び分周器60Bを備え
ている。位相比較器10Bとループフィルタ20Bと多
相電圧制御発振器30Bと論理回路40Bとは、それぞ
れ第2の実施形態と同様の構成であり、図3と同様に接
続されている。多相電圧制御発振器30Bは、互いに位
相の異なる周波数信号S37〜39を出力する構成であ
るが、分周器60Bは、そのうち一つの例えば信号S3
9を入力する接続になっている。分周器60Bにおける
分周比は例えば1/2であり、信号S39を1/2分周
した信号S60Bを出力する。この信号S60Bが帰還
信号Srとして位相比較器10Bに帰還入力される接続
になっている。
回路の構成ブロック図である。この位相同期ループ回路
は、入力端子INと出力端子OUT間に接続された位相
比較器10B、ループフィルタ20B、多相電圧制御発
振器30B、論理回路40B、及び分周器60Bを備え
ている。位相比較器10Bとループフィルタ20Bと多
相電圧制御発振器30Bと論理回路40Bとは、それぞ
れ第2の実施形態と同様の構成であり、図3と同様に接
続されている。多相電圧制御発振器30Bは、互いに位
相の異なる周波数信号S37〜39を出力する構成であ
るが、分周器60Bは、そのうち一つの例えば信号S3
9を入力する接続になっている。分周器60Bにおける
分周比は例えば1/2であり、信号S39を1/2分周
した信号S60Bを出力する。この信号S60Bが帰還
信号Srとして位相比較器10Bに帰還入力される接続
になっている。
【0022】位相比較器10B、ループフィルタ20
B、多相電圧制御発振器30Bは、第1,2の実施形態
と同様に動作する。その結果、多相電圧制御発振器30
Bからは、互いに位相のずれた3つの信号S37〜S3
9が出力される。例えば、多相電圧制御発振器30Bが
10メガヘルツで自走発振しているとすると、各信号S
37〜S39の周波数は10メガヘルツである。論理回
路40Bが信号S37〜S39の論理を求め、それらよ
りも周波数の高い出力信号S40を生成する。分周器6
0Bは信号S39を分周するので、信号S60Bの周波
数は5メガヘルツになる。この5メガヘルツの信号S6
0Bが、位相比較器10Bに帰還入力されるので、入力
端子INに5メガヘルツの入力信号Sinが入力される
と、位相同期ループ回路は同期状態になる。同期状態で
は、多相電圧制御発振器30Bが入力信号Sinに同期し
て10メガヘルツで発振し、論理回路40Bからは、3
0メガヘルツの出力信号S40が得られる。
B、多相電圧制御発振器30Bは、第1,2の実施形態
と同様に動作する。その結果、多相電圧制御発振器30
Bからは、互いに位相のずれた3つの信号S37〜S3
9が出力される。例えば、多相電圧制御発振器30Bが
10メガヘルツで自走発振しているとすると、各信号S
37〜S39の周波数は10メガヘルツである。論理回
路40Bが信号S37〜S39の論理を求め、それらよ
りも周波数の高い出力信号S40を生成する。分周器6
0Bは信号S39を分周するので、信号S60Bの周波
数は5メガヘルツになる。この5メガヘルツの信号S6
0Bが、位相比較器10Bに帰還入力されるので、入力
端子INに5メガヘルツの入力信号Sinが入力される
と、位相同期ループ回路は同期状態になる。同期状態で
は、多相電圧制御発振器30Bが入力信号Sinに同期し
て10メガヘルツで発振し、論理回路40Bからは、3
0メガヘルツの出力信号S40が得られる。
【0023】以上のように、この第3の実施形態では、
分周器60Bを用いて、帰還信号Srを信号S39から
生成する構成にしているので、30メガヘルツの出力信
号S40が得られるにもかかわらず、多相電圧制御発振
器回路60Bの自走発振周波数は10メガヘルツであ
る。よって、多相電圧制御発振器回路60Bを構成する
FET等の構成部品や回路定数も10メガヘルツに対応
するものでよい。また、第2の実施形態と比較すると、
入力信号Sinと出力信号S40の周波数比が、大きくな
る。位相同期ループ回路を逓倍器として構成する場合、
図5の構成を採用することにより、逓倍比率の自由度が
大きくなる。一方、分周器の分周比を1とする場合に
は、この分周器60Bは省略可能で在り、多相電圧制御
発振器30Bの出力する例えば信号S39を直接、位相
比較器10Bに入力すればよい。この場合でも、分周器
を設けずに逓倍器が構成されるので、回路を小型化でき
る。
分周器60Bを用いて、帰還信号Srを信号S39から
生成する構成にしているので、30メガヘルツの出力信
号S40が得られるにもかかわらず、多相電圧制御発振
器回路60Bの自走発振周波数は10メガヘルツであ
る。よって、多相電圧制御発振器回路60Bを構成する
FET等の構成部品や回路定数も10メガヘルツに対応
するものでよい。また、第2の実施形態と比較すると、
入力信号Sinと出力信号S40の周波数比が、大きくな
る。位相同期ループ回路を逓倍器として構成する場合、
図5の構成を採用することにより、逓倍比率の自由度が
大きくなる。一方、分周器の分周比を1とする場合に
は、この分周器60Bは省略可能で在り、多相電圧制御
発振器30Bの出力する例えば信号S39を直接、位相
比較器10Bに入力すればよい。この場合でも、分周器
を設けずに逓倍器が構成されるので、回路を小型化でき
る。
【0024】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 (1) 実施形態では、多相発振手段を多相電圧制御発
振器30,30A,30Bで構成しているが、位相差を
電流で示す制御信号を出力するようにループフィルタ2
0,20A,20Bを構成すれば、多相電流制御発振器
で構成することも可能である。 (2) 図6は、リングオシレータの他の構成例を示す
回路図である。各多相電圧制御発振器30,30A,3
0Bは、インバータ37〜39で構成したシングルエン
ドリングオシレータで構成しているが、図6のように、
差動型の複数の増幅器71〜74をリング状に接続して
構成してもよい。インバータ37〜39で構成したシン
グルエンドリングオシレータでは、奇数組の発振出力信
号S37〜39しか得られないが、図6のようにするこ
とで、偶数組の発振出力信号が得られるようになる。 (3) 多相電圧制御発振器30,30A,30B中の
リングオシレータの段数は、3段に限定されずさらに増
加してもよい。 (4) 第1の実施形態では、帰還回路として分周比が
1の分周器50を用いているが、これを省略して出力信
号S40を直接帰還信号Srとして帰還する構成にして
もよい。 (5) 第3の実施形態では、信号S39から帰還信号
S60Bを生成しているが、他の周波数信号S37,S
38から帰還信号S60Bを生成しても、上記実施形態
と同様の効果が得られる。 (6) 論理回路40,40A,40Bは、排他的論理
和回路41でなくもよく、ANDゲートやORゲートを
組合わせた他の回路で構成することも可能である。排他
的論理和回路41の場合には、出力信号S40が方形波
になるが、ANDゲートやORゲートを組合わせた回路
では、より複雑な周波数信号が生成できる。しかも、こ
れらの周波数信号の周波数成分は、多相電圧制御発振器
30,30A,30Bのもとの発振周波数よりも高いも
のになる。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 (1) 実施形態では、多相発振手段を多相電圧制御発
振器30,30A,30Bで構成しているが、位相差を
電流で示す制御信号を出力するようにループフィルタ2
0,20A,20Bを構成すれば、多相電流制御発振器
で構成することも可能である。 (2) 図6は、リングオシレータの他の構成例を示す
回路図である。各多相電圧制御発振器30,30A,3
0Bは、インバータ37〜39で構成したシングルエン
ドリングオシレータで構成しているが、図6のように、
差動型の複数の増幅器71〜74をリング状に接続して
構成してもよい。インバータ37〜39で構成したシン
グルエンドリングオシレータでは、奇数組の発振出力信
号S37〜39しか得られないが、図6のようにするこ
とで、偶数組の発振出力信号が得られるようになる。 (3) 多相電圧制御発振器30,30A,30B中の
リングオシレータの段数は、3段に限定されずさらに増
加してもよい。 (4) 第1の実施形態では、帰還回路として分周比が
1の分周器50を用いているが、これを省略して出力信
号S40を直接帰還信号Srとして帰還する構成にして
もよい。 (5) 第3の実施形態では、信号S39から帰還信号
S60Bを生成しているが、他の周波数信号S37,S
38から帰還信号S60Bを生成しても、上記実施形態
と同様の効果が得られる。 (6) 論理回路40,40A,40Bは、排他的論理
和回路41でなくもよく、ANDゲートやORゲートを
組合わせた他の回路で構成することも可能である。排他
的論理和回路41の場合には、出力信号S40が方形波
になるが、ANDゲートやORゲートを組合わせた回路
では、より複雑な周波数信号が生成できる。しかも、こ
れらの周波数信号の周波数成分は、多相電圧制御発振器
30,30A,30Bのもとの発振周波数よりも高いも
のになる。
【0025】
【発明の効果】以上詳細に説明したように、第1〜第4
の発明によれば、位相比較器及びループフィルタと、互
いに位相の異なる複数の周波数信号を発生する多相発振
手段と、各周波数信号よりも高い周波数の出力信号を生
成する論理回路と、帰還回路または分周器とを、位相同
期ループ回路に設けているので、多相発振手段の発振周
波数よりも高い周波数の出力信号が得られる。換言する
と、多相発振手段の発振周波数が低くても、所望の周波
数の出力信号が得られることになり、安価な位相同期ル
ープ回路を実現できる。
の発明によれば、位相比較器及びループフィルタと、互
いに位相の異なる複数の周波数信号を発生する多相発振
手段と、各周波数信号よりも高い周波数の出力信号を生
成する論理回路と、帰還回路または分周器とを、位相同
期ループ回路に設けているので、多相発振手段の発振周
波数よりも高い周波数の出力信号が得られる。換言する
と、多相発振手段の発振周波数が低くても、所望の周波
数の出力信号が得られることになり、安価な位相同期ル
ープ回路を実現できる。
【図1】本発明の第1の実施形態を示す位相同期ループ
回路の回路図である。
回路の回路図である。
【図2】図1中の信号S37〜S50の波形図である。
【図3】本発明の第2の実施形態を示す位相同期ループ
回路の回路図である。
回路の回路図である。
【図4】図3中の信号S37〜S60の波形図である。
【図5】本発明の第3の実施形態を示す位相同期ループ
回路の構成ブロック図である。
回路の構成ブロック図である。
【図6】リングオシレータの他の構成例を示す回路図で
ある。
ある。
10,10A,10B 位相比較器 20,20A,20B ループフィルタ 30,30A,30B 多相電圧制御発振器 30,30A,30B 論理回路 50,60,60B 分周器(帰還回路) Sin 入力信号 Sr 帰還信号 S20 制御信号 S37〜S39 周波数信号 S40 出力信号
Claims (4)
- 【請求項1】 入力信号と帰還信号とを比較しそれらの
位相差を検出する位相比較器と、 前記位相比較器に接続され、前記検出位相差を電流また
は電圧で示す制御信号を生成するループフィルタと、 前記ループフィルタに接続され、前記制御信号に基づい
た周波数で発振し、該周波数をそれぞれ持ち互いに位相
の異なる複数の周波数信号を発生する多相発振手段と、 前記多相発振手段に接続され、前記複数の周波数信号の
論理を求めることによって該各周波数信号よりも周波数
の高い出力信号を生成する論理回路と、 前記出力信号を前記帰還信号として前記位相比較器へ帰
還するかまたは該出力信号と同じ周波数を持つ信号を生
成して前記帰還信号として前記位相比較器へ帰還する帰
還回路とを、 備えたことを特徴とする位相同期ループ回路。 - 【請求項2】 請求項1記載の位相比較器、ループフィ
ルタ、多相発振手段及び論理回路と、前記論理回路の出
力信号を分周し該分周結果を前記帰還信号として前記位
相比較器へ帰還する分周器とを、備えたことを特徴とす
る位相同期ループ回路。 - 【請求項3】 請求項1記載の位相比較器、ループフィ
ルタ、多相発振手段及び論理回路と、前記複数の周波数
信号のうちの一つの信号を前記帰還信号として前記位相
比較器へ帰還するかまたは該一つの周波数信号と同じ周
波数を持つ信号を生成して前記帰還信号として前記位相
比較器へ帰還する帰還回路とを、備えたことを特徴とす
る位相同期ループ回路。 - 【請求項4】 請求項1記載の位相比較器、ループフィ
ルタ、多相発振手段及び論理回路と、前記複数の周波数
信号のうちの一つの信号を分周し該分周結果を前記帰還
信号として前記位相比較器へ帰還する分周器とを、備え
たことを特徴とする位相同期ループ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8271167A JPH10126261A (ja) | 1996-10-14 | 1996-10-14 | 位相同期ループ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8271167A JPH10126261A (ja) | 1996-10-14 | 1996-10-14 | 位相同期ループ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10126261A true JPH10126261A (ja) | 1998-05-15 |
Family
ID=17496282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8271167A Withdrawn JPH10126261A (ja) | 1996-10-14 | 1996-10-14 | 位相同期ループ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10126261A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
-
1996
- 1996-10-14 JP JP8271167A patent/JPH10126261A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |