JPH09200045A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】電圧制御発振器の出力信号のジッター量を低減
し、かつ、高速に引き込みを行うことができるＩＣ化に
適したＰＬＬ回路を提供すること。 【解決手段】基準信号およびフィードバック信号を同一
の所定時間遅延する少なくとも１つの遅延回路と、前記
基準信号および前記フィードバック信号の位相差を検出
する第１の比較部と、前記遅延回路により遅延される基
準信号およびフィードバック信号の位相差を検出する少
なくとも１つの第２の比較部と、前記第１および第２の
比較部の出力信号を合成して、誤差信号を出力するチャ
ージポンプとを有する位相比較器を備えていることによ
り、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号に位相同
期された出力信号を発生するＰＬＬ回路（Phase-Locked
Loop:位相同期ループ）に関するものである。

【０００２】

【従来の技術】図７は、ＰＬＬ回路の内部構成を示す一
例のブロック図である。図示例のＰＬＬ回路４２は、基
準信号およびフィードバック信号が入力され、誤差信号
を出力する位相比較器４４と、誤差信号が入力され、コ
ントロール信号を出力するループフィルタ４６と、コン
トロール信号が入力され、フィードバック信号および出
力信号を出力する電圧制御発振器４８とを有して構成さ
れている。

【０００３】このＰＬＬ回路４２においては、まず、位
相比較器４４において、基準信号およびフィードバック
信号の位相差が検出され、その比較結果である誤差信号
が出力される。この誤差信号は、ループフィルタ４６に
よりその電圧レベルが調整された後、コントロール信号
として電圧制御発振器４８に入力され、電圧制御発振器
４８において、このコントロール信号の電圧レベルに応
じて、フィードバック信号の発振周波数が変更される。

【０００４】例えば、基準信号に対してフィードバック
信号の方が遅いときには、フィードバック信号を早くす
るために、コントロール信号の電圧レベルを高くし、逆
に、早いときには電圧レベルを低くしている。そして、
以後同様に、基準信号および発振周波数の変更されたフ
ィードバック信号の位相差を繰り返し検出することによ
り、基準信号および出力信号の周波数および位相を同期
（ロック）させている。

【０００５】このように、ＰＬＬ回路４２においては、
コントロール信号の電圧レベルによって、フィードバッ
ク信号の周波数および位相を制御している。ところが、
例えば周辺のディジタル的なノイズや、あるいは位相比
較器４４の感度が敏感なものであれば、位相比較器４４
が発生するノイズ等によって、コントロール信号にのる
ノイズが大きくなると、電圧制御発生器４８の出力信号
のジッター（位相変動）が大きくなるという問題点があ
る。

【０００６】従って、ループフィルタ４６のフィルタ定
数を大きくすることにより、換言すれば、ループフィル
タ４６によるカットオフ周波数を低くすることにより、
コントロール信号にのるノイズを低減し、電圧制御発振
器４８の出力信号のジッターを小さくしている。ところ
が、ループフィルタ４６のフィルタ定数を大きくする
と、基準信号およびフィードバック信号をロックするま
でに必要な時間、即ち、引き込み時間が増大するという
別の問題点が発生する。

【０００７】この問題点を解決する一つの手段として、
特開昭６１−１３４１２６号公報には、電気的に抵抗を
可変できる素子を用いて、ループフィルタのフィルタ定
数を連続的に変化させることにより、高速引き込みを実
現しようとする位相同期型周波数シンセサイザが開示さ
れている。

【０００８】この位相同期型周波数シンセサイザは、電
圧制御発振器、基準信号発振器、分周器、位相比較器お
よびループフィルタを有して構成され、ループフィルタ
の抵抗の少なくとも１つを電源投入時、設定周波数切替
時に外部からの信号で低抵抗値より高抵抗値へ連続的に
変化させるものである。

【０００９】この位相同期型周波数シンセサイザによれ
ば、ＰＬＬ回路のループフィルタを構成する抵抗の値
を、電源投入時あるいは周波数シンセサイザの設定周波
数を変更する際に、小さい値に設定することにより高速
引き込みを行うことができ、引き込みが完了した時点
で、抵抗値を連続的に徐々に上げることにより、ループ
の雑音帯域幅を小さくすることができるとしている。

【００１０】ところで、この位相同期型周波数シンセサ
イザにおいては、外部から入力される信号によって、ル
ープフィルタの抵抗値を切り替えている。換言すれば、
基準信号と電圧制御発振器の出力信号とがロックしてい
る、あるいはロックしていないことを検出する回路をＰ
ＬＬ回路の外部に備えている必要があり、この検出回路
からＰＬＬ回路に対して切替信号を与えることによっ
て、ループフィルタの抵抗値を切り替えている。

【００１１】しかし、ロックしたことを検出する回路を
論理回路や時定数回路といった簡単な回路で構成しよう
とすると、回路特性のばらつき等の影響により高精度に
制御することは非常に困難であり、高速引き込みを行わ
せるのは難しいという問題点がある。一方、この検出回
路をマイコン等を用いて高精度に制御しようとすると、
例えばセミカスタムＩＣ等に集積する場合、回路規模が
大きくなりすぎてしまうという問題点がある。

【００１２】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、電圧制御発振器
の出力信号のジッターを低減し、かつ、高速に引き込み
を行うことができるＩＣ化に適したＰＬＬ回路を提供す
ることにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準信号およびフィードバック信号を同
一の所定時間遅延する少なくとも１つの遅延回路と、前
記基準信号および前記フィードバック信号の位相差を検
出する第１の比較部と、前記遅延回路により遅延される
基準信号およびフィードバック信号の位相差を検出する
少なくとも１つの第２の比較部と、前記第１および第２
の比較部の出力信号を合成して、誤差信号を出力するチ
ャージポンプとを有する位相比較器を備えていることを
特徴とするＰＬＬ回路を提供するものである。

【００１４】また、本発明は、基準信号およびフィード
バック信号の位相差を検出する比較部と、この比較部の
出力信号を所定時間遅延する少なくとも１つの遅延回路
と、前記比較部の出力信号および前記遅延回路の出力信
号を合成して、誤差信号を出力するチャージポンプとを
有する位相比較器を備えていることを特徴とするＰＬＬ
回路を提供するものである。

【００１５】

【作用】本発明のＰＬＬ回路は、位相比較器から出力さ
れる誤差信号のパルス幅が、遅延回路の遅延時間に相当
する時間延長されるように構成したものである。本発明
の第１の態様のＰＬＬ回路においては、遅延回路によ
り、比較部に入力される基準信号およびフィードバック
信号を遅延させ、この遅延回路により遅延される基準信
号およびフィードバック信号の位相差を検出する第２の
比較部を設け、簡単な論理回路により、第１および第２
の比較部の出力信号を合成することによって誤差信号の
パルス幅を延長している。また、本発明の第２の態様の
ＰＬＬ回路においては、遅延回路により、比較部の出力
信号を遅延させ、チャージポンプにより、比較部の出力
信号および遅延回路の出力信号を合成することによって
誤差信号のパルス幅を延長している。本発明のＰＬＬ回
路においては、誤差信号のパルス幅が延長されているた
め、電圧制御発振器における制御時間が延長され、高速
に引き込みを行わせることができる。

【００１６】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。図１は、本発明のＰＬＬ回路の一実施例の部分概念
図である。図示例のＰＬＬ回路１０は、位相比較器１２
と、ループフィルタ１４と、図示していない電圧制御発
振器とを有して構成される。

【００１７】このＰＬＬ回路１０において、位相比較器
１２には、基準信号および図示していない電圧制御発振
器から出力されるフィードバック信号が入力され、位相
比較器１２から出力される誤差信号はループフィルタ１
４に入力されている。また、ループフィルタ１４から出
力されるコントロール信号は、図示していない電圧制御
発振器に入力され、電圧制御発振器からはフィードバッ
ク信号および出力信号が出力される。

【００１８】位相比較器１２は、例えば位相周波数比較
型等の位相比較器であって、基本的に、基準信号および
フィードバック信号の位相差を検出して、両者の位相差
に対応するパルス幅を有する誤差信号を出力するもので
ある。図示例において、位相比較器１２は、遅延回路１
６ａ，１６ｂと、比較部１８ａ，１８ｂと、ＡＮＤゲー
ト２０と、ＯＲゲート２２と、チャージポンプ２４とを
有して構成されている。

【００１９】位相比較器１２において、比較部１８ａに
は、基準信号およびフィードバック信号が入力されてい
る。遅延回路１６ａ，１６ｂには、それぞれ基準信号お
よびフィードバック信号が入力され、比較部１８ｂに
は、遅延回路１６ａ，１６ｂの出力信号が入力されてい
る。また、ＡＮＤゲート２０には比較部１８ａ，１８ｂ
の第１の出力信号が入力され、同様に、ＯＲゲート２２
には比較部１８ａ，１８ｂの第２の出力信号が入力され
ている。

【００２０】遅延回路１６ａ，１６ｂは、図示例におい
ては、それぞれ基準信号およびフィードバック信号を同
一の所定時間遅延させるものであって、例えば所定数の
インバータを直列接続して構成される。また、比較部１
８ａは、基準信号およびフィードバック信号を比較し
て、同様に、比較部１８ｂは、遅延回路１６ａ，１６ｂ
の出力信号を比較して、チャージポンプ２４を制御する
第１および第２の出力信号を出力するものである。

【００２１】チャージポンプ２４は、Ｐ型ＭＯＳトラン
ジスタ（ＰＭＯＳ）２６と、Ｎ型ＭＯＳトランジスタ
（ＮＭＯＳ）２８とを有して構成されている。チャージ
ポンプ２４において、ＰＭＯＳ２６およびＮＭＯＳ２８
のソースは、それぞれ電源およびグランドに接続され、
そのゲートには、それぞれＡＮＤゲート２０およびＯＲ
ゲート２２の出力が入力され、そのドレインは短絡され
て誤差信号として出力されている。

【００２２】また、図示例のループフィルタ１４はラグ
リードフィルタであって、抵抗素子３０，３２と、容量
素子３４とを有して構成されている。ループフィルタ１
４において、容量素子３４の一方の端子はグランドに接
続され、その他方の端子は抵抗素子３２の一方の端子に
接続されている。抵抗素子３０の一方の端子には誤差信
号が入力され、抵抗素子３０，３２の他方の端子は短絡
されてコントロール信号として出力されている。

【００２３】なお、本発明のＰＬＬ回路に用いられるル
ープフィルタ１４としては、ラグフィルタやアクティブ
フィルタ等の従来公知のいずれのループフィルタを用い
てもよい。また、電圧制御発振器についても従来公知の
ものがいずれも適用可能である。本発明のＰＬＬ回路
は、基本的に以上のように構成される。次に、本発明の
ＰＬＬ回路の動作について説明する。

【００２４】図示例のＰＬＬ回路１０においては、ま
ず、位相比較器１２において、基準信号およびフィード
バック信号が比較部１８ａに入力され、その位相差が検
出される。そして、比較部１８ａからは、基準信号およ
びフィードバック信号の位相差に応じて、チャージポン
プ２４のＰＭＯＳ２６およびＮＭＯＳ２８を制御する第
１および第２の出力信号が出力される。

【００２５】同時に、基準信号およびフィードバック信
号は、それぞれ遅延回路１６ａ，１６ｂにより所定時間
遅延されて比較部１８ｂに入力され、同様に、その位相
差が検出される。そして、比較部１８ｂからは、遅延回
路１６ａ，１６ｂにより遅延された基準信号およびフィ
ードバック信号の位相差に応じて、チャージポンプ２４
のＰＭＯＳ２６およびＮＭＯＳ２８を制御する第１およ
び第２の出力信号が出力される。

【００２６】例えば、比較部１８ａ，１８ｂにおいて
は、基準信号に対してフィードバック信号の位相が遅い
場合、第２の出力信号がローレベルに保持されつつ、第
１の出力信号が両者の位相差に応じた所定時間ローレベ
ルとされ、誤差信号としてはハイレベルが出力される。
逆に、基準信号に対してフィードバック信号の位相が早
い場合、第１の出力信号がハイレベルに保持されつつ、
第２の出力信号が両者の位相差に応じた所定時間ハイレ
ベルとされ、誤差信号としてはローレベルが出力され
る。

【００２７】次いで、比較部１８ａ，１８ｂの第１の出
力信号は、ＡＮＤゲート２０に入力されて合成され、チ
ャージポンプ２４のＰＭＯＳ２６のゲートに入力され
る。即ち、チャージポンプ２４のＰＭＯＳ２６は、比較
部１８ａ，１８ｂの第１の出力信号の少なくとも一方が
ローレベルのときにオン状態とされ、チャージポンプ２
４からは、誤差信号として、基準信号およびフィードバ
ック信号の位相差に応じた所定時間ハイレベルが出力さ
れる。

【００２８】同様に、比較部１８ａ，１８ｂの第２の出
力信号は、ＯＲゲート２２に入力されて合成され、チャ
ージポンプ２４のＮＭＯＳ２８のゲートに入力される。
即ち、チャージポンプ２４のＮＭＯＳ２８は、比較部１
８ａ，１８ｂの第２の出力信号の少なくとも一方がハイ
レベルのときにオン状態とされ、チャージポンプ２４か
らは、誤差信号として、基準信号およびフィードバック
信号の位相差に応じた所定時間ローレベルが出力され
る。

【００２９】次いで、位相比較器１２から出力される誤
差信号はループフィルタ１４に入力され、ループフィル
タのフィルタ定数に応じて、その電圧レベルが調整され
るとともに、カットオフ周波数以上の周波数を持つノイ
ズが除去され、コントロール信号として出力される。

【００３０】次いで、ループフィルタ１４から出力され
るコントロール信号は、図示していない電圧制御発振器
に入力される。電圧制御発振器の発振周波数は、このコ
ントロール信号の電圧レベルに応じて変更され、フィー
ドバック信号および出力信号として出力される。そし
て、以後同様に、基準信号および発振周波数の変更され
たフィードバック信号を繰り返し比較することにより、
基準信号および出力信号の周波数および位相が同期（ロ
ック）される。

【００３１】本発明のＰＬＬ回路は、基本的に以上のよ
うに動作する。次に、基準信号の位相に対してフィード
バック信号の位相が遅れている場合を例に挙げて、図２
および図３に示されるタイミングチャートを参照しなが
ら、本発明のＰＬＬ回路の動作をさらに具体的に説明す
る。

【００３２】図２および図３は、基準信号に対してフィ
ードバック信号の位相の方が遅いときに、それぞれ両者
の位相差が大きい場合および両者の位相差が小さい場合
の動作を表すタイミングチャートである。なお、これら
のタイミングチャートにおいては、図１に示されるノー
ドＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと同一符号が用いられてい
る。

【００３３】これらのタイミングチャートに示されるよ
うに、比較部１８ｂから出力される第１の出力信号Ｃ
は、比較部１８ａから出力される第１の出力信号Ａに対
して、遅延回路１６ａ，１６ｂによる所定遅延時間遅延
されている。そして、比較部１８ａ，１８ｂの第１の出
力信号Ａ，Ｃは、ＡＮＤゲート２０によって合成され、
ＡＮＤゲート２０の出力信号Ｅは、チャージポンプ２４
のＰＭＯＳ２６のゲートに入力される。

【００３４】このＡＮＤゲート２０の出力信号Ｅは、基
準信号およびフィードバック信号の位相差が大きい場
合、図２に示されるように、比較部１８ａの第１の出力
信号Ａよりも、遅延回路１６ａ，１６ｂによる遅延時間
に相当する時間パルス幅が延長されている。一方、両者
の位相差が小さい場合、ＡＮＤゲート２０の出力信号Ｅ
は、図３に示されるように、遅延回路１６ａ，１６ｂに
よる遅延時間に相当する時間離隔して、比較部１８ａの
第１の出力信号Ａのパルス幅を持つ２つのパルスを有し
ている。

【００３５】このように、本発明のＰＬＬ回路において
は、比較部１８ａ，１８ｂの出力信号のパルス幅が延長
あるいはパルス数が増加されるため、位相比較器１２か
ら出力される誤差信号のパルス幅が延長あるいはパルス
数が増加される。その結果、図示していない電圧制御発
振器において、フィードバック信号（出力信号）の制御
時間、即ち、電圧制御発振器から出力されるフィードバ
ック信号および出力信号の周波数を変更するための時間
が延長され、高速に引き込みを行うことができる。

【００３６】なお、本発明のＰＬＬ回路においては、誤
差信号のパルス幅が延長あるいはパルス数が増加されて
いるが、基準信号およびフィードバック信号の位相差が
所定値よりも小さくなり、誤差信号のパルス幅が所定幅
よりも小さくなったときには、この誤差信号はループフ
ィルタによって除去されるため、ロック時には何ら影響
を与えないことは言うまでもないことである。

【００３７】また、上記実施例においては、位相比較器
１２が２つの比較部１８ａ，１８ｂを有しているが、比
較部の個数や遅延回路の遅延時間等は、基準信号の周波
数やループフィルタ１４のフィルタ定数に応じて適宜決
定すればよいことである。さらに、本発明のＰＬＬ回路
は、上記実施例だけに限定されるものではなく、以下
に、本発明のＰＬＬ回路の別の実施例について説明す
る。

【００３８】図４は、本発明のＰＬＬ回路の別の実施例
の部分概念図である。このＰＬＬ回路３６は、図１のＰ
ＬＬ回路１０において、ＡＮＤゲート２０およびＯＲゲ
ート２２により、比較部１８ａ，１８ｂの第１および第
２の出力信号を合成する代わりに、比較部１８ａの第１
および第２の出力信号によりチャージポンプ２４ａを制
御し、比較部１８ｂの第１および第２の出力信号により
チャージポンプ２４ｂを制御するように構成したもので
ある。

【００３９】このＰＬＬ回路３６においては、２つのチ
ャージポンプ２４ａ，２４ｂの出力信号をワイヤード接
続することにより、図１に示されるＰＬＬ回路１０と同
じ回路動作を実現している。また、２つのチャージポン
プ２４ａ，２４ｂにより高速にチャージアップおよびデ
ィスチャージしているため、ループフィルタ１４のフィ
ルタ定数を小さくしている、即ち、カットオフ周波数を
高くしているのと同等の効果を得ることができ、さらに
高速に引き込みを行うことができるという利点がある。

【００４０】次に、図５および図６は、本発明のＰＬＬ
回路のさらに別の実施例の部分概念図である。これらの
ＰＬＬ回路３８，４０は、それぞれ図１および図４に示
されるＰＬＬ回路１０，３６において、遅延回路１６
ａ，１６ｂにより、基準信号およびフィードバック信号
を遅延させる代わりに、比較器１８を１つだけ用いて、
この比較器１８の第１および第２の出力信号を遅延させ
るように構成したものである。

【００４１】これらのＰＬＬ回路３８，４０において
は、それぞれ図１および図４に示されるＰＬＬ回路１
０，３６と同じ回路動作を実現していることは勿論、さ
らに比較器１８を１つだけ用いればよく、回路規模を削
減することができるという利点がある。

【００４２】

【発明の効果】以上詳細に説明したように、本発明のＰ
ＬＬ回路は、位相比較器から出力される誤差信号のパル
ス幅が、遅延回路の遅延時間に相当する時間延長される
ように構成されている。このため、本発明のＰＬＬ回路
によれば、ループフィルタのフィルタ定数を大きくして
コントロール信号のノイズを低減し、電圧制御発振器の
出力信号のジッター量を低減することができることは勿
論、誤差信号のパルス幅が延長されるため、電圧制御発
振器における制御時間が延長され、高速に引き込みを行
うことができる。また、本発明のＰＬＬ回路は、制御性
に優れており、小さな回路規模で実現することができる
ため、ＩＣ化に適しているという利点がある。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の一実施例の部分概念図で
ある。

【図２】本発明のＰＬＬ回路の動作を表す一実施例のタ
イミングチャートである。

【図３】本発明のＰＬＬ回路の動作を表す別の実施例の
タイミングチャートである。

【図４】本発明のＰＬＬ回路の別の実施例の部分概念図
である。

【図５】本発明のＰＬＬ回路の別の実施例の部分概念図
である。

【図６】本発明のＰＬＬ回路の別の実施例の部分概念図
である。

【図７】ＰＬＬ回路の一例の概念図である。

【符号の説明】

１０，３６，３８，４０，４２ ＰＬＬ回路 １２，４４ 位相比較器 １４，４６ ループフィルタ １６ａ，１６ｂ 遅延回路 １８，１８ａ，１８ｂ 比較部 ２０ ＡＮＤゲート ２２ ＯＲゲート ２４，２４ａ，２４ｂ ループフィルタ ２６，２６ａ，２６ｂ Ｐ型ＭＯＳトランジスタ（ＰＭ
ＯＳ） ２８，２８ａ，２８ｂ Ｎ型ＭＯＳトランジスタ（ＮＭ
ＯＳ） ３０，３２ 抵抗素子 ３４ 容量素子 ４８ 電圧制御発振器

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準信号およびフィードバック信号を同一
   の所定時間遅延する少なくとも１つの遅延回路と、前記
   基準信号および前記フィードバック信号の位相差を検出
   する第１の比較部と、前記遅延回路により遅延される基
   準信号およびフィードバック信号の位相差を検出する少
   なくとも１つの第２の比較部と、前記第１および第２の
   比較部の出力信号を合成して、誤差信号を出力するチャ
   ージポンプとを有する位相比較器を備えていることを特
   徴とするＰＬＬ回路。
2. 【請求項２】基準信号およびフィードバック信号の位相
   差を検出する比較部と、この比較部の出力信号を所定時
   間遅延する少なくとも１つの遅延回路と、前記比較部の
   出力信号および前記遅延回路の出力信号を合成して、誤
   差信号を出力するチャージポンプとを有する位相比較器
   を備えていることを特徴とするＰＬＬ回路。