JP7417718B2 - 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム - Google Patents
制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム Download PDFInfo
- Publication number
- JP7417718B2 JP7417718B2 JP2022521055A JP2022521055A JP7417718B2 JP 7417718 B2 JP7417718 B2 JP 7417718B2 JP 2022521055 A JP2022521055 A JP 2022521055A JP 2022521055 A JP2022521055 A JP 2022521055A JP 7417718 B2 JP7417718 B2 JP 7417718B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- phase
- terminal
- control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000605 extraction Methods 0.000 title claims description 229
- 230000001133 acceleration Effects 0.000 title claims description 49
- 238000002347 injection Methods 0.000 claims description 116
- 239000007924 injection Substances 0.000 claims description 116
- 239000003990 capacitor Substances 0.000 claims description 101
- 238000012360 testing method Methods 0.000 claims description 90
- 230000008859 change Effects 0.000 claims description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 21
- 230000010355 oscillation Effects 0.000 claims description 15
- 230000007423 decrease Effects 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 7
- 238000001914 filtration Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 16
- 239000000243 solution Substances 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 7
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- GAVUWQFIRGBDHN-UHFFFAOYSA-N 1-(9-ethylcarbazol-3-yl)-n-(pyridin-3-ylmethyl)methanamine Chemical compound C=1C=C2N(CC)C3=CC=CC=C3C2=CC=1CNCC1=CC=CN=C1 GAVUWQFIRGBDHN-UHFFFAOYSA-N 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 101000588145 Homo sapiens Microtubule-associated tumor suppressor 1 Proteins 0.000 description 4
- 101001139122 Homo sapiens Nucleoporin NUP35 Proteins 0.000 description 4
- 108700032832 MP-33 Proteins 0.000 description 4
- 102100020682 Nucleoporin NUP35 Human genes 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Claims (6)
- 制御信号パルス幅抽出に基づくフェーズロック加速回路であって、当該フェーズロック加速回路に適するフェーズロックループは、位相周波数検出器と、チャージポンプと、ローパスフィルタと、電圧制御発振器と、分周器とを含み、位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて1つのフィードバックループが形成される前記フェーズロック加速回路であって、
前記フェーズロック加速回路は、パルス幅抽出制御回路と、電流注入スイッチモジュールとを含み、
パルス幅抽出制御回路には、駆動入力端子と、イネーブル制御端子と、制御出力端子とが設けられ、電流注入スイッチモジュールには、電流ステップ制御端子と、電流注入制御端子とが設けられ、
パルス幅抽出制御回路のイネーブル制御端子は、外部のイネーブル信号源に接続され、当該イネーブル信号源は、フェーズロックループを制御して動作を開始させるために用いられ、
パルス幅抽出制御回路の制御出力端子は、電流注入スイッチモジュールの電流注入制御端子に接続され、電流注入スイッチモジュールの電流ステップ制御端子及びパルス幅抽出制御回路の駆動入力端子は、いずれも位相周波数検出器の1つのプリセット制御信号出力端子に接続されることで、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで、当該プリセット制御信号出力端子の出力信号のパルス幅の変化状況に基づいて、電流注入スイッチモジュールのローパスフィルタへの電荷注入を制御し、当該プリセット制御信号出力端子の出力信号は、位相周波数検出器から出力される信号であって、チャージポンプを制御して電流注入を行わせるための制御信号の反転信号であり、
ローパスフィルタの信号入力端子は、チャージポンプの信号出力端子に接続され、ローパスフィルタのコンデンサ入力端子は、電流注入スイッチモジュールの信号出力端子に接続されて、チャージポンプの信号出力端子から提供される電荷を受け取ると同時に、電流注入スイッチモジュールの信号出力端子から注入される電荷を受け取り、受け取って蓄積された電荷から制御電圧を生成させて、電圧制御発振器に出力するために用いられ、ローパスフィルタのコンデンサ入力端子は、ローパスフィルタの内部の抵抗コンデンサ直列接続分岐における、抵抗とそれに直列接続されたコンデンサの接続ノードであり、
前記電流注入スイッチモジュールは、給電電源と、第1NMOSトランジスタと、第2NMOSトランジスタと、第1PMOSトランジスタとを含み、
第1NMOSトランジスタのソースは、第2NMOSトランジスタのドレインに接続され、第1NMOSトランジスタのゲートは、第1NMOSトランジスタのドレインに接続され、第1NMOSトランジスタのドレインは、給電電源に接続され、
第2NMOSトランジスタのドレインは、第1NMOSトランジスタのソースに接続され、第2NMOSトランジスタのソースは、第1PMOSトランジスタのソースに接続され、第2NMOSトランジスタのゲートは、前記プリセット制御信号出力端子に接続されて、前記電流注入スイッチモジュールの電流ステップ入力制御端子とされ、前記プリセット制御信号出力端子の出力信号のジャンプ状態に基づいて第2NMOSトランジスタの導通状況を変えて、前記電流注入スイッチモジュールのステップ的な電流注入を行うために用いられ、
第1PMOSトランジスタのソースは、第2NMOSトランジスタのソースに接続され、第1PMOSトランジスタのゲートは、パルス幅抽出制御回路の制御出力端子に接続されて、前記電流注入スイッチモジュールの電流注入制御端子とされ、第1PMOSトランジスタのドレインは、前記電流注入スイッチモジュールの信号出力端子とされ、前記ローパスフィルタのコンデンサ入力端子に接続される、ことを特徴とする前記フェーズロック加速回路。 - 遅延制御モジュールは、遅延レベル発生アレイと、パルス幅抽出アレイと、制御信号生成モジュールとを含み、
前記駆動入力端子は、遅延レベル発生アレイに設けられるクロック入力端子に接続され、前記イネーブル制御端子は、遅延レベル発生アレイに設けられるデータ入力端子に接続され、
遅延レベル発生アレイの内部には、カスケード接続されるn+3個のDフリップフロップが含まれ、それぞれに対応してn+3個のデータ出力端子が設けられ、前記イネーブル制御端子に接続されるDフリップフロップは、第1段のDフリップフロップであり、カスケード接続されるパルス幅抽出ユニットの段数は、それに接続された隣接してカスケード接続される2つのDフリップフロップのうちの小さい方の段数と同じであり、
パルス幅抽出アレイの内部には、カスケード接続されるn+2個のパルス幅抽出ユニットが含まれ、各パルス幅抽出ユニットには、いずれも2つのパルス入力端子と、1つの電荷放出制御端子と、1つの駆動端子と、1つのパルス幅情報出力端子とが配設され、隣接してカスケード接続されるパルス幅抽出ユニットは、いずれも1つの共通するパルス入力端子を有し、カスケード接続されるn+2個のパルス幅抽出ユニットの駆動端子は、いずれも遅延レベル発生アレイに設けられるクロック入力端子に接続され、
遅延レベル発生アレイで隣接してカスケード接続される2つのDフリップフロップのデータ出力端子は、パルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの2つのパルス入力端子に対応して接続され、
遅延レベル発生アレイで、前記イネーブル制御端子に接続されるDフリップフロップの逆相出力端子は、各パルス幅抽出ユニットの電荷放出制御端子に接続され、
制御信号生成モジュールには、n個のコンパレータが内蔵され、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、隣接する2つのコンパレータのそれぞれには、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される1つの入力端子のみが存在し、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続される隣接する2つのコンパレータの入力端子の属性は異なり、隣接しない2つのコンパレータの入力端子は、同一のパルス幅抽出ユニットのパルス幅情報出力端子に接続されず、コンパレータの正入力端子に接続されるパルス幅抽出ユニットの段数は、同一のコンパレータの負入力端子に接続されるパルス幅抽出ユニットの段数よりも高い、ことを特徴とする請求項1に記載のフェーズロック加速回路。 - 前記遅延レベル発生アレイ内で、カスケード接続されるn+3個のDフリップフロップの接続構造として、
第1段のDフリップフロップのデータ入力端子は、前記イネーブル制御端子に接続され、
隣接してカスケード接続される2つのDフリップフロップにおいて、後段のDフリップフロップのデータ入力端子は、前段のDフリップフロップのデータ出力端子に接続され、
各段のDフリップフロップのクロック端子はいずれも前記駆動入力端子に接続され、各段のDフリップフロップのリセット端子はいずれも前記イネーブル制御端子に接続される、ことを特徴とする請求項2に記載のフェーズロック加速回路。 - 前記パルス幅抽出アレイは、給電電源と、カスケード接続されるn+2個のパルス幅抽出ユニットとを含み、各段のパルス幅抽出ユニットは、パルス幅テストNMOSトランジスタと、パルス幅テストPMOSトランジスタと、スイッチPMOSトランジスタと、リセット制御NMOSトランジスタと、コンデンサとを含み、
第n段のパルス幅抽出ユニットで、パルス幅テストNMOSトランジスタのゲートは、前記遅延レベル発生アレイ内の第n段のDフリップフロップのデータ出力端子に接続され、パルス幅テストPMOSトランジスタのゲートは、前記遅延レベル発生アレイ内の第n+1段のDフリップフロップのデータ出力端子に接続され、第n段のDフリップフロップは、第n段のパルス幅抽出ユニットと段数が等しく、第n+1段のDフリップフロップと第n段のDフリップフロップは、隣接してカスケード接続されるという接続関係であり、これにより前記遅延レベル発生アレイで隣接してカスケード接続される2つのDフリップフロップのデータ出力端子がパルス幅抽出アレイのマッチする段数のパルス幅抽出ユニットの2つのパルス入力端子に対応して接続されるという接続関係が満たされ、パルス幅テストNMOSトランジスタのゲート及びパルス幅テストPMOSトランジスタのゲートは、それぞれ前記2つのパルス入力端子とされ、
各段のパルス幅抽出ユニットでは、パルス幅テストPMOSトランジスタのソースは、給電電源に接続され、パルス幅テストPMOSトランジスタのドレインは、パルス幅テストNMOSトランジスタのドレインに接続され、パルス幅テストNMOSトランジスタのソースは、スイッチPMOSトランジスタのソースに接続され、スイッチPMOSトランジスタのゲートは、前記パルス幅抽出ユニットの駆動端子とされ、リセット制御NMOSトランジスタのゲートは、前記電荷放出制御端子とされ、リセット制御NMOSトランジスタのドレインは、スイッチPMOSトランジスタのドレイン及びコンデンサの上極板の両方に接続され、リセット制御NMOSトランジスタのドレインとコンデンサの上極板の接続ノードは、前記パルス幅情報出力端子とされ、コンデンサの下極板及びリセット制御NMOSトランジスタのソースはいずれも接地され、
カスケード接続されるパルス幅抽出ユニットのスイッチPMOSトランジスタのゲートは、全て前記クロック入力端子に接続され、カスケード接続されるパルス幅抽出ユニットのリセット制御NMOSトランジスタのゲートは、全て第1段のDフリップフロップの逆相出力端子に接続される、ことを特徴とする請求項2に記載のフェーズロック加速回路。 - 前記制御信号生成モジュールは、n個のコンパレータと、論理和回路と、1つのスイッチDフリップフロップとを含み、
当該n個のコンパレータは、パルス幅抽出アレイの内部でカスケード接続される順に従って、第2段のパルス幅抽出ユニットから、各コンパレータの正逆相入力端子がそれぞれ隣接してカスケード接続されるパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの逆相入力端子が段数の小さい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、コンパレータの正相入力端子が段数の大きい方のパルス幅抽出ユニットのパルス幅情報出力端子に接続され、
当該n個のコンパレータの信号出力端子は、それぞれ論理和回路のn個の入力端子に接続され、論理和回路の出力端子は、スイッチDフリップフロップのクロック端子に接続され、スイッチDフリップフロップのデータ入力端子及びリセット端子は、いずれも前記イネーブル制御端子に接続され、スイッチDフリップフロップのデータ出力端子は、前記パルス幅抽出制御回路の制御出力端子とされ、
論理和回路は、複数の論理和ゲート又はそれに対応する組合論理回路を含む、ことを特徴とする請求項2に記載のフェーズロック加速回路。 - 入力されるクロック信号とフィードバッククロック信号の周波数差及び位相差を検出して、パルス制御信号を生成するための位相周波数検出器と、
位相周波数検出器から出力される制御信号に基づいて充電電流及び放電電流を発生させるためのチャージポンプと、
チャージポンプから出力される電流制御信号を制御電圧に変換し、高周波ノイズをフィルタリングして除去するためのローパスフィルタと、
ローパスフィルタから出力される制御電圧に基づいて電圧制御発振器の出力信号の周波数を制御し、制御電圧が上昇する時に出力信号の発振周波数を増加させ、制御電圧が低下する時に出力信号の発振周波数を低減させ、制御電圧が一定である時に、出力信号の発振周波数を固定値に維持させるための電圧制御発振器と、
電圧制御発振器の出力信号を分周して、前記位相周波数検出器のフィードバッククロック信号を生成するための分周器と、を含み、
位相周波数検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器及び分周器がこの順に接続されて1つのフィードバックループが形成されるフェーズロックループシステムであって、
請求項1ないし請求項5のいずれか1項に記載のフェーズロック加速回路をさらに含み、前記フェーズロック加速回路のパルス幅抽出制御回路は、位相周波数検出器に入力される基準クロック信号とフィードバッククロック信号の位相が同期するまで、位相周波数検出器から出力される制御信号の反転信号のデューティ比の変化状況に基づいて、前記フェーズロック加速回路の電流注入スイッチモジュールのローパスフィルタへの電荷注入状況を制御し、前記フェーズロック加速回路は、フィードバックループのフェーズロック時間を短縮させる、ことを特徴とするフェーズロックループシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910946793.9 | 2019-10-07 | ||
CN201910946793.9A CN110635803B (zh) | 2019-10-07 | 2019-10-07 | 一种基于电平宽度提取的锁相加速电路及锁相环系统 |
PCT/CN2019/117034 WO2021068326A1 (zh) | 2019-10-07 | 2019-11-11 | 一种基于控制信号脉宽提取的锁相加速电路及锁相环系统 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022551302A JP2022551302A (ja) | 2022-12-08 |
JP7417718B2 true JP7417718B2 (ja) | 2024-01-18 |
Family
ID=68975598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022521055A Active JP7417718B2 (ja) | 2019-10-07 | 2019-11-11 | 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US11664810B2 (ja) |
EP (1) | EP4044437A4 (ja) |
JP (1) | JP7417718B2 (ja) |
KR (1) | KR20220079633A (ja) |
CN (1) | CN110635803B (ja) |
WO (1) | WO2021068326A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111510130B (zh) * | 2020-05-15 | 2023-03-03 | 电子科技大学 | 一种能够用于同步cot模式开关电源开关频率的锁相环电路 |
CN111510132B (zh) * | 2020-06-12 | 2023-08-22 | 湖南国科微电子股份有限公司 | 一种电荷泵锁相环、锁相环和闭环控制电路 |
CN112202424A (zh) * | 2020-11-06 | 2021-01-08 | 珠海市一微半导体有限公司 | 一种n倍脉宽扩展电路及脉宽扩展的锁相环系统 |
CN112332837A (zh) * | 2020-12-01 | 2021-02-05 | 珠海市一微半导体有限公司 | 一种应用于锁相环的n倍脉宽扩展电路及其锁相环 |
CN112671397B (zh) * | 2021-01-13 | 2023-06-09 | 河南科技大学 | 辅助锁相环加速充电的开关控制逻辑电路及锁相环电路 |
CN113938131B (zh) * | 2021-09-29 | 2024-05-07 | 西安交通大学 | 一种实时小数分频的亚采样锁相环 |
CN114650058B (zh) * | 2022-04-08 | 2024-07-05 | 福州大学 | 基于bbpd模块实现自校准的时间交织flash adc电路 |
CN116232319B (zh) * | 2023-05-08 | 2023-07-28 | 深圳市九天睿芯科技有限公司 | 锁相环、芯片及电子设备 |
CN118041349B (zh) * | 2024-02-06 | 2024-08-23 | 上海帝迪集成电路设计有限公司 | 一种外部时钟同步和内部时钟双向软切换电路及方法 |
CN118018011B (zh) * | 2024-04-09 | 2024-06-25 | 西安航天民芯科技有限公司 | 可调延时锁相环锁定检测电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043939A (ja) | 2000-07-21 | 2002-02-08 | Fujitsu Ltd | Pll周波数シンセサイザ回路 |
US20060017476A1 (en) | 2004-07-22 | 2006-01-26 | Seok-Min Jung | Phase locked loop integrated circuits having fast locking characteristics and methods of operating same |
JP2012075000A (ja) | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786930A (ja) * | 1993-09-10 | 1995-03-31 | Hitachi Denshi Ltd | 位相同期回路 |
JPH07143002A (ja) * | 1993-09-20 | 1995-06-02 | Fujitsu Ltd | Pll周波数シンセサイザ回路 |
JPH07245603A (ja) | 1994-01-11 | 1995-09-19 | Fujitsu Ltd | ジッタ抑圧制御方法およびその回路 |
JP2002026728A (ja) * | 2000-07-11 | 2002-01-25 | Fujitsu Ltd | Pll回路のモード制御回路及び半導体装置 |
JP4138264B2 (ja) | 2001-03-16 | 2008-08-27 | 富士通株式会社 | Pll周波数シンセサイザ |
US7375592B2 (en) * | 2002-10-09 | 2008-05-20 | Juniper Networks, Inc. | System and method for maintaining an accurate frequency on a voltage controlled oscillator |
DE60328925D1 (de) * | 2002-12-24 | 2009-10-01 | Fujitsu Microelectronics Ltd | Jittergenerator |
US7277518B2 (en) * | 2003-11-20 | 2007-10-02 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low-jitter charge-pump phase-locked loop |
JP4842064B2 (ja) * | 2006-09-14 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | Pll回路 |
TWI371923B (en) * | 2009-01-21 | 2012-09-01 | Univ Nat Taiwan | Phase locked loop |
CN102082509B (zh) * | 2009-11-27 | 2014-10-22 | 立锜科技股份有限公司 | 用于变频式电压调节器的频率控制电路及方法 |
CN102882520B (zh) | 2012-09-28 | 2015-09-02 | 兆讯恒达微电子技术(北京)有限公司 | 基于sigma-delta锁相环的时钟分频装置和方法 |
US9455723B2 (en) * | 2015-02-27 | 2016-09-27 | Qualcomm Incorporated | Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors |
CN108718195B (zh) * | 2018-04-17 | 2022-05-13 | 北京时代民芯科技有限公司 | 一种采用可配置启动电路的电荷泵锁相环 |
CN109921790B (zh) * | 2019-01-30 | 2023-04-28 | 芯原微电子(上海)股份有限公司 | 快速启动电路、自适应锁相环及快速启动方法 |
CN210469272U (zh) * | 2019-10-07 | 2020-05-05 | 珠海市一微半导体有限公司 | 基于电平宽度提取的锁相加速电路及锁相环系统 |
-
2019
- 2019-10-07 CN CN201910946793.9A patent/CN110635803B/zh active Active
- 2019-11-11 WO PCT/CN2019/117034 patent/WO2021068326A1/zh unknown
- 2019-11-11 JP JP2022521055A patent/JP7417718B2/ja active Active
- 2019-11-11 US US17/637,821 patent/US11664810B2/en active Active
- 2019-11-11 EP EP19948557.4A patent/EP4044437A4/en active Pending
- 2019-11-11 KR KR1020227015437A patent/KR20220079633A/ko not_active Application Discontinuation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043939A (ja) | 2000-07-21 | 2002-02-08 | Fujitsu Ltd | Pll周波数シンセサイザ回路 |
US20060017476A1 (en) | 2004-07-22 | 2006-01-26 | Seok-Min Jung | Phase locked loop integrated circuits having fast locking characteristics and methods of operating same |
JP2012075000A (ja) | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
Also Published As
Publication number | Publication date |
---|---|
US20220294458A1 (en) | 2022-09-15 |
WO2021068326A1 (zh) | 2021-04-15 |
US11664810B2 (en) | 2023-05-30 |
KR20220079633A (ko) | 2022-06-13 |
EP4044437A4 (en) | 2022-12-07 |
JP2022551302A (ja) | 2022-12-08 |
CN110635803B (zh) | 2024-06-14 |
CN110635803A (zh) | 2019-12-31 |
EP4044437A1 (en) | 2022-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7417718B2 (ja) | 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム | |
KR100806117B1 (ko) | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 | |
US5233314A (en) | Integrated charge-pump phase-locked loop circuit | |
US6870411B2 (en) | Phase synchronizing circuit | |
US5864258A (en) | VCO composed of plural ring oscillators and phase lock loop incorporating the VCO | |
US8232822B2 (en) | Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same | |
KR100717103B1 (ko) | 전압제어 발진기의 발진 주파수를 자동 튜닝할 수 있는위상동기루프 회로, 및 지연라인의 지연시간을 자동 튜닝할수 있는 지연동기루프 회로 | |
JP2001007698A (ja) | データpll回路 | |
US6005425A (en) | PLL using pulse width detection for frequency and phase error correction | |
US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
JP6906460B2 (ja) | Pll回路、それを備えた半導体装置、及び、pll回路の制御方法 | |
KR100265453B1 (ko) | 위상 동기 회로 | |
Charles et al. | A calibrated phase/frequency detector for reference spur reduction in charge-pump PLLs | |
CN210899136U (zh) | 一种锁相环电路、芯片、电路板以及电子设备 | |
US6320424B1 (en) | Method of providing and circuit for providing phase lock loop frequency overshoot control | |
CN210469272U (zh) | 基于电平宽度提取的锁相加速电路及锁相环系统 | |
US9490824B1 (en) | Phase-locked loop with frequency bounding circuit | |
US6614318B1 (en) | Voltage controlled oscillator with jitter correction | |
CN107026647B (zh) | 时间数字系统以及频率合成器 | |
CN114244350A (zh) | 加速充电帮浦及锁相回路以及其操作方法 | |
KR20020027229A (ko) | 피엘엘 회로 | |
KR100842727B1 (ko) | 전압 제어 발진기 및 이를 구비한 위상고정루프회로 | |
CN110855291B (zh) | 一种应用于锁相环系统的锁相加速电路及锁相环系统 | |
US8373465B1 (en) | Electronic device and method for phase locked loop | |
JP4082507B2 (ja) | 位相同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220606 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230712 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7417718 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |