KR20020027229A - 피엘엘 회로 - Google Patents

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KR20020027229A
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니시가키 코지
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Abstract

본 발명은 고 C/N비 특성을 얻을 뿐만아니라 임의의 간격으로 로크업 타임을 고속화할 수 있는 PLL 회로를 제공한다. 챠지 펌프 회로로부터 출력된 출력 전류 신호(Icp)의 전류치(Icp, A)는 외부로부터 입력된 분할비 설정 데이터에 기초하여 설정된 설정 시간내에 신속 로크 타이머 회로로부터 출력된 타이머 신호(flosw)와 동기화되도록 스위치된다. 이에 의해, 신속 로크 타이머 회로로부터 출력된 타이머 신호가 고 레벨일 때, 로우 패스 필터로 공급되는 전류치(Icp, A)를 큰 전류치 및 로크업 속도가 고속화되도록 설정하는 것이 가능하다. 한편, 신속 로크 타이머 회로로부터 출력된 타이머 신호(flosw)가 저 레벨일 때, 로우 패스 필터로 공급되는 전류치(Icp, A)를 작은 전류치로 제어하고 고 C/N비를 얻는 것이 가능하다.

Description

피엘엘 회로{PLL Circuit}
본 발명은 PLL(Phase Locked Loop) 회로에 관한 것으로서, 특히 PLL로크업 전후에 챠지 펌프 회로로부터 출력 전류를 스위치하는 PLL 회로에 관한 것이다.
최근에, 기능 요소인 PLL 회로는 반도체 집적회로에 관한 기술에서 괄목할만한 발전에 따라 주목받고 있다.
이러한 PLL 회로는 발진기의 인입현상을 이용하여 전압 제어 발진기로부터 출력 주파수와 위상을 입력 신호 주파수와 위상에 반응하도록 구성된 회로이다. 이러한 회로는 아날로그 기술과 디지틀 기술을 융합한 획기적인 회로이다.
PLL 주파수 합성 회로는 PLL 회로 등의 적용의 하나이다. PLL 주파수 합성 회로는 전형적으로 이동 통신 시스템, TV/BS/CS 방송용 튜너 등에 적용되며, 이는 아날로그 신호를 디지틀 신호로 전송하는 정보를 변환하도록 인도하는 인터페이스로서의 역할을 한다.
특히, 최근의 핸드폰과 같은 이동 통신 시스템에 있어서, 디지틀 통신 및 멀티 채널링에 괄목할만한 진전이 있었다. 이러한 진전으로서, 다운 사이징/저전력이 실현되기 시작하였으며 고속 채널 스위칭과 데이터 통신 등에 PLL 회로가 필요하게 되었다.
이러한 요구에 부응하기 위하여, PLL 회로에서, 주파수가 채널 스위칭을 한 후에 안정될 때까지 주파수 로크업 타임을 고속화하는데 강력하게 영향을 주는 챠지 펌프 회로에 출력 전류의 스위칭 타임을 고속화할 필요가 있었다.
도 1은 종래의 PLL 회로의 회로를 도시한다. 도 1을 참조하면, 종래의 PLL 회로는:
주파수(fs, Hz)를 갖는 기본 신호(fs)를 출력하는 수정 발진자(100)와;
기준 신호(fs/R)를 생성하고 R에 의해 수정발진자(100)로부터 출력되는 기본 신호(fs)를 분할하는 분할기(1/R)(200)와;
입력된 2 종류의 신호(기준 신호(fs/R)와 발진 분할 신호(fo/N) 사이의 위상차에 따라 전압(위상차 신호(PDU, PDD)을 발생하는 위상 비교 디텍터(PD, 300)와;
로우 패스 필터(LPF, 500)내에 구성된 캐패시터내에 전하를 저장하기 위한 챠지 펌프 회로(CP,400)와;
챠지 펌프 회로(400)로부터 입력된 출력 회로 전류 신호(Icp)내의 고주파 부품을 제거하고 파형을 형성하는 로우 패스 필터(LPF, 500)와;
로우 패스 필터(500)로부터 입력된 제어 전압 신호(CC)의 전압치에 따라 발진하는 전압 제어 발진기(VCO, 600)와;
외부로부터의 명령에 따라 분할치(N)를 적용하여 VCO(600)로부터 출력된 주파수(fo, Hz)를 갖는 발진 신호(f0)를 분할하는 프로그래머블 분할기(1/N, 700)와;
프로그래머블 분할기(700)내의 분할치(N)를 설정하는 데이터 인터페이스(800)와;
위상 비교 디텍터(PD, 300)내로 입력되는 두 종류의 신호(기준신호(fs/R)와 발진 분할 신호(fo/N)가 동기화되는지 안되는지를 감지하는 로크 디텍터 회로(LOCK, 800)를 구비한다.
이 구성에 있어서, 위상 비교 디텍터(300)는 프로그래머블 분할기(700)내에서 N에 의해 분할되고 전압 제어 발진기(600)로부터 출력되는 주파수(fo/N, Hz)를 갖는 발진 분할 회로(fo/N)로 분할기(200)내에서 R에 의해 분할되고 수정 발진자(100)로부터 출력된 주파수(fs/R, Hz)를 갖는 기준 신호(fs/R)와 비교한다. 비교 결과에 따라서, 위상 비교 디텍터(300)는 위상차 신호(PDU, PDD)를 출력한다.
위상차 신호(PDU, PDD)가 챠지 펌프 회로(400)로 입력된 후에, 챠지 펌프 회로(400)는 로크 디텍터 회로(900)로부터 입력된 고정 사이클 로크 신호(Isoe)에 기초하여 출력 전류 신호(Icp)의 전류치(Icp, A)를 스위치한다.
그 후, 출력 전류 신호(Icp)에서 높은 주파수 성분이 제거되고, 출력 전류 신호(Icp)는 로우 패스 필터(500)에 의해 전압치(CC, V)의 파형상을 한 제어 전압 신호(CC)로 전환된다. 그런 다음에 출력 전류 신호(Icp)는 전압 제어 발진기(600)내로 입력된다.
이러한 방법에 있어서, 도 1에 도시된 PLL 회로는 위상 비교 디텍터(300)에서 N에 의해 전압 제어 발진기(600)로부터 출력된 주파수(fo, Hz)를 갖는 발진 신호(f0)를 분할하여 얻어진 주파수(fo/N, Hz)를 갖는 발진 분할 신호(fo/N)와, R에 의해 주파수(fs, Hz)를 갖는 기본 신호(fs)를 분할하여 얻어진 주파수(fs/R, Hz)를 갖는 기준 신호(fs/R)사이에서 위상차에 기초하여 전압 제어 발진기(600)내로 입력되는 제어 전압 신호(CC)를 보정하는 방법에 의해 PLL 제어가 실행된다.
상기 구성을 갖는 PLL 회로에 있어서, 주파수 로크업 타임의 특징 즉, 채널을 스위칭하는데 발생하는 위상차를 해결하고, 전압 제어 발진기(600)로부터 출력된 발진 신호(f0)에서 정상 신호의 순도를 나타내는 캐리어 노이즈 비 즉, C/N비를 해결한다.
주파수 로크업 타임과 C/N비의 양 특성은 PLL 회로의 댐핑 팩터에 의존한다. 댐핑 팩터는 챠지 펌프 회로(400), 로우 패스 필터(500)내의 필터 상수, 프로그래머블 분할기(700)내의 분할 비(N) 등으로부터 출력 전류 신호(Icp)의 전류치(Icp, A)에 의해 구해진다.
그러므로, 챠지 펌프 회로(400)로부터의 출력 전류 신호(Icp)의 전류치(Icp, A)가 증가하는 경우에, 댐핑 팩터는 캐패시터가 로우 패스 필터(500) 가 신속하게 충전/방전이 되기 때문에 증가한다. 한편, 출력 전류 신호(Icp)의 전류치(Icp, A)가 감소하는 경우에는 댐핑 팩터는 상기한 캐패시터가 느리게 충전/방전이 되기 때문에 감소한다.
여기에서, PLL 회로내에서의 댐핑 팩터가 클 때, PLL 회로는 안정된 상태로 신속하게 돌아온다. 이에 의해, 로커업 타임이 빠르게 된다. 그러나, 변환 상태에 있어서, PLL 회로가 신속하게 안정된 상태로 돌아오는 경우에 PLL 회로의 상태가 급격하게 변한다. 이에 의해, 많은 노이즈 성분이 발생되고, C/N비가 악화된다.
한편, PLL 회로에서 댐핑 팩터가 작을 때, PLL 회로는 천천히 안정된 상태로 되돌아 온다. 이에 의해, 로크업 타임이 길어진다. 그러나, 변환상태에 있어서,PLL 회로의 상태는 천천히 변한다. 이에 의해, 발생된 노이즈 성분은 감소되고, C/N비가 개선된다.
상기한 바와 같이, 로크업 타임의 고속화와 커다란 C/N비의 개선 사이의 관계는 일반적으로 서로 반대이다.
그러므로, 동시에 이들 특성이 부합되기 위하여, 종래의 기술은 PLL 로크업 및 PLL 로크업 후의 노이즈 특성을 개선하기 위하여 노력하였다.
상기한 바와 같은 동작을 위한 챠지 펌프 회로(400)에 대한 설명을 도 2를 참조하여 한다.
도 2에 도시된 바와 같이, 종래의 챠지 펌프 회로(400)에 있어서, P-MOSFET(Q401)는 위상 비교 디텍터(300)로부터 출력된 위상차 신호(PDU)의 입력 포트상에 구성된다. 그외에, N-MOSFET(Q402)는 위상 비교 디텍터(300)로부터 출력된 위상차 신호(PDD)의 입력 포트상에 인버터(INV 401)를 통하여 구성된다.
여기에서, P-MOSFET(Q401)는소스에 접속된다. 소스는 갈바노 정전 회로(I4002)를 통하여 파워 서플라이 전압(V)에 접속된다. 그 외에, N-MOSFET(Q402)는 소스에 접속된다. 소스는 갈바노 정전 소스(I4003)를 통하여 그라운드된다.
또한, 챠지 펌프 회로(400)는 로크 디텍터 회로(900)로부터 출력된 로크 신호(Iosw)에 따라 스위치되는 스위치(SW4010)와, 한측이 스위치(SW4010)에 접속되고 다른 한측이 그라운드되는 갈바노 정전 회로(I4001)와, 스위치(SW4010)와 갈바노 정전 회로(I4001)에 병렬로 구성된 갈바노 정전 회로(I4000)를 구비한다.
그밖에, 갈바노 정전 회로(I4001)에 접속되지 않고, 갈바노 정전 회로(I4000)의 한측이 그라운드되지 않은 스위치(SW4010)의 한측은 각각 갈바노 정전 회로(I4002, I4003)의 입력측에 접속된다.
갈바노 정전 회로(I4000, I4001)를 통하여 통과하는 전류에 따라서, 갈바노 정전 회로(I4002, I4003)에 전도되는 전류가 레귤레이트된다.
상기와 같은 구성에 의해, 종래의 챠지 펌프 회로(400)는 도 3에 도시된 바와 같이 동작한다. 즉, 로크 신호(Iosw)가 로크 디텍터 회로(900)로부터 스위치(SW4010)내로 입력되는 경우에 언로크 상태(SW4010: 온)에 있어서, 챠지 펌프 회로(400)는 출력 전류 신호(Icp)로서 로우 패스 필터(500)로 갈바노 정전 회로(I4001)을 통하여 통과하는 전류(I4001)와 갈바노 정전 회로(I4001)를 통하여 통과하는 전류(I4000)를 더하여 계산된 출력 전류치(I4000+I4001)를 출력한다. 한편, 로크 신호(Iosw)가 로크 디텍터 회로(900)로부터 스위치(SW4010)내로 입력되는 경우에 로크된 상태(SW4010: 오프)에 있어서, 챠지 펌프 회로(400)는 출력 전류 신호(Icp)로서 로우 패스 필터(500)로 갈바노 정전 회로(I4000)를 통하여 통과하는 전류(I4000)만을 출력한다. 상기한 바와 같은 출력 전류 신호(Icp)의 전류치(Icp, A)를 스위칭하므로서 양호한 특성을 얻는 것이 가능하다.
그러므로, 언로크 상태에서, 챠지 펌프 회로(400)로부터 출력된 공급 전류는 큰값으로 설정된다. 이에 의해, 로크업 타임이 감소된다. 한편, 로크된 상태에서, 공급된 전류의 양은 매우 조금 감소된다. 이에 의해, 양호한 특성을 얻는 것이 가능하다.
그러나, 종래의 PLL 회로에서, 챠지 펌프 회로(400)로부터 출력되는 출력 전류(Icp)를 스위칭하는 타이밍은 로크 디텍터(900)로부터의 일정한 사이클로 출력되는 로크 신호(Iosw)를 적용하여 설정된다. 이에 의해, 매우 극단적인 기간동안에 공급 전류가 스위칭된다. 그러므로, 두 종류의 신호 사이에 위상차가 있는 상태에 따라서 임의로 설정하는 것이 불가능하다. 따라서, 외부 필터인 로우 패스 필터(500)의 필터 상수를 설정하기는 댐핑 팩터에 대부분 의존되고, 이는 로크업 타임과 C/N 특성을 만족하기가 곤란하다.
더욱이, 종래의 PLL 회로에 있어서, 상기한 바와 같은 이유에 의해, 언로크 상태에서, 고정값으로 타임의 길이를 설정하는데에는 선택의 여지가 없다. 이에 의해, 언로크 상태에서 루프 게인에 따른 가장 적절한 댐핑 팩터를 설정하는 것이 불가능하다.
그러므로, 본 발명의 목적은 위상 비교 디텍터로부터의 두 종류의 신호 사이에서 위상의 상태에 따른 사이클을 가지고 설정되도록 챠지 펌프 회로로부터의 출력 전류의 스위칭을 구성하므로서 높은 C/N특성을 가지는 PLL 회로를 제공하는데 있다. 그 밖에, 본 발명의 다른 목적은 임의로 고속의 로크업 타임을 설정할 수 있는 PLL 회로를 제공하는데 있다.
본 발명의 제 1 양태에 따라서, 상기한 목적을 달성하기 위한 PLL 회로는:
입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교 수단과;
위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
챠지 펌프 회로로부터 출력되는 출력 전류 신호치를 스위칭하기 위하여 신호를 출력하는 신속 로크 타이머 회로를 구비하고, 여기에서,
신속 로크 타이머 회로는 출력 전류 신호치를 스위칭하기 위하여 챠지 펌프에 로크업 또는 로크하기 위한 타이머 신호를 출력한다.
본 발명의 제 2 양태에 따라서, PLL 회로는 언로크 기간을 스위치하며, 로크업은 높은 C/N 비를 얻고, 로크 기간은 출력 전류 신호에 기초하여 임의의 간격으로 고속의 로크업을 얻는다.
본 발명의 제 3 양태에 따라서, PLL 회로는 로우 패스 필터와 발진기 제어 수단을 더 포함하며, 신속 로크 타이머 회로는 챠지 펌프 회로로부터의 출력 전류 신호치를 임의의 간격으로 입력되는 구동비 설정 데이터에 따라 분할되는 기본 신호를 계수하여 스위칭하고 고속의 로크업 타임과 높은 C/N 비 특성을 얻는다.
본 발명의 제 4 양태에 따라서, PLL 회로는:
입력되는 데이터에 기초하여 출력 전류 신호치를 스위칭하기 위하여 신속 로크 타이머 수단으로 향하게 하는 데이터 인터페이스 수단과;
로우 패스 필터로부터 출력되는 발진기 제어 신호에 기초하여 발진 신호를 출력하는 전압 제어 발진 수단과:
임의의 분할치에 의해 발진 신호를 분할하는 프로그래머블 카운터를 포함하며, 여기에서,
신속 로크 타이머 수단은 방향에 기초하여 출력 전류치의 값을 스위칭하는신호를 출력한다.
더욱이, 이는:
신속 로크 타이머는 로우 패스 필터에서 소정의 루프 밴드폭을 스위칭하기 위한 신호를 출력하는 필터 스위칭 수단을 포함하고;
로우 패스 필터는 병렬로 접속된 제 1 필터 수단과 제 2 필터 수단을 포함하고, 필터 스위칭 수단으로부터 출력된 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트에 입력되고, 제 2 필터 수단은 제 1 저항, 제 2 저항과 캐패시터를 포함하고, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병렬로 접속되고, 제 2 저항은 그라운드되어 있으면 바람직하고, 또한:
필터 스위칭 수단은 스위치되는 출력 전류 신호의 전류치에 따라 소정의 루프 밴드폭으로 스위치하고;
데이터 인터페이스 수단은:
동기화에 기초하여 데이터 신호를 외부적으로 입력되는 신호와 동기화 되어 입력되는 데이터를 신속 로크 타이머로 데이터 신호를 출력하며 클럭 신호를 수신하는 시프트 레지스터와;
시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고 출력 전류 신호치를 스위칭하는 타이밍을 특정화하는 래치/리셋 신호를 또한 출력하는 인에이블 카운터를 포함하고,
신속 로크 타이머 수단은:
인에이블 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력된 데이터신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
계수치를 래치/리셋 신호의 입력으로서 개시점을 설정할 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고,
프로그래머블 카운터는 3개의 입력과 하나의 출력을 가지며, 세개의 입력중에 두개의 입력이 인에이블 신호 입력용이고 분할된 기본 신호용이며;
데이터 인터페이스로부터 인에이블 신호의 입력 포트를 구성하며, 복수개의 쌍의 NAND회로와 NAND회로와 같은 쌍의 플립플롭 회로와;
제 1 반전 회로를 통하여 분할된 기본 신호의 입력 포트상에 구성된 제 2 반전 회로와 제 1 NAND회로를 포함하고,
여기에서,
세개의 입력중 나머지 하나의 입력은 인에이블 신호의 출력 포트상에 구성되는 한쌍의 NAND회로를 형성하는 하나의 NAND회로를 통하여 입력되는 데이터 래치로부터 신호를 입력하기 위한 것이며;
하나의 출력은 플립플롭의 모든 Q 출력이 입력되도록 제 3 NAND회로를 포함하며;
분할된 기본 신호의 분지 신호와 인에이블 신호는 한쌍의 NAND회로의 각각의 입력으로 입력되고, 데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로로 입력되고, 각쌍의 NAND회로를 형성하는 하나의 NAND회로로부터의 각 출력은 여러쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고;
여러쌍의 NAND회로를 형성하는 하나의 NAND회로로부터의 각각의 출력은, 플립플롭에서 각각의 S내로 입력되고, 각각의 Q 출력이 분지되고, 분지된 Q 출력 플립플롭의 각각의 D내로 입력되고, 각각의 나머지 Q출력은 제 2 단의 제 2 NAND회로와 제 4 단에서 제 4 반전 회로를 통하여 후기 플립플롭내의 각각의 Cp내로 입력되며, 이는 제 3 반전 회로내의 후기 단에서 설정되고;
제 3 NAND회로로부터의 출력은 제 2 NAND회로내로 입력된다.
특히, 플립플롭 회로가 설정/리셋-D플립플롭이면 바람직하다.
더욱이, 이는:
N-MOSFET를 비교하는 스위치를 포함하는 챠지 펌프와;
N-MOSFET의 게이트내로 입력되는 타이머 신호와;
스위치와 병렬의 접속된 두개의 갈바노 정전 회로를 포함하는 챠지 펌프와;
직렬로 스위치에 접속된 두개의 갈바노 정전 회로중의 하나와;
타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하는 스위치 출력을 포함한다.
또한, 위상 비교 수단이:
입력되는 두개의 신호가 각각 입력되는 복수의 제 1 NAND회로와;
복수의 리셋/설정 플립플롭과;
입력측이 각각의 리셋/설정 플립플롭의 출력 포트와 각각의 제 1 NAND 회로의 출력 포트에 접속되는 제 2 NAND 회로와;
입력측이 제 1 NAND회로의 각각의 출력 포트와, 각각의 리셋/설정 플립플롭의 출력 포트와, 제 2 NAND회로의 출력 포트에 접속되는 복수의 제 3 NAND 회로와; 여기에서,
제 3 NAND회로의 각각의 출력 포트는 제 1 NAND회로의 각각의 제 1 포트에 접속되고;
챠지 펌프로 입력될 두개의 신호는 제 3 NAND회로의 각각의 출력 포트로부터 출력된다.
그 밖에도, 이러한 종류의 PLL 회로에 적용되는 분할비 설정 데이터는:
외부 신호로 동기화하기 위한 클럭 신호와;
출력 전류 신호의 전류치를 스위칭하는 간격을 특정화하기 위한 데이터 신호와;
출력 전류 신호의 전류치를 스위칭하기 위한 인에이블 신호를 포함한다.
또한, 기본 신호에 주파수를 스위칭하기 위한 리셋 또는 래치가 인에이블 신호에 기초하여 특정화되면 바람직하다.
도 1은 종래의 PLL 회로의 구성을 도시한 블럭 다이어그램.
도 2는 종래의 챠지 펌프 회로(400)의 회로를 도시한 블럭 다이어그램.
도 3은 종래의 PLL 회로에서 각 신호의 시간 및 운동을 도시한 타이밍 챠트.
도 4는 본 발명의 제 1 실시예에 다른 PLL 회로의 구성을 도시한 블럭 다이어그램.
도 5는 일반적으로 적용되는 위상 비교 디텍터(1) 회로를 도시한 회로 다이어그램.
도 6은 기준 신호(fs/R) 및 발진 분할 신호(fo/N)가 위상 비교 디텍터(1)로 입력되고 출력 전류 신호(Icp)가 챠지 펌프 회로(2)로부터 출력될 때 도 5에 도시된 위상 비교 디텍터(1)로부터 출력된 위상차 신호(PDU, PDD)를 도시한 타이밍 챠트.
도 7은 본 발명의 제 1 실시예에 따른 챠지 펌프 회로(2)의 회로를 도시한 회로 다이어그램.
도 8은 본 발명의 제 1 실시예에 따른 신속 로크 타이머 회로(7)를 구성하는 프로그래머블 카운터(PC1)의 회로예를 도시한 회로 다이어그램.
도 9는 본 발명의 제 1 실시예에 따른 각 신호의 시간 및 운동을 도시한 타이밍 챠트.
도 10은 본 발명의 제 1 실시예에 따라 신속 로크 타이머 회로(7)를 구성하는 프로그래머블 카운터(PC1)의 회로 동작과 계수치(M)가 M=8로 설정된 경우의 동작을 도시한 타이밍 챠트.
도 11은 본 발명의 제 1 실시예에 따라 신속 로크 타이머 회로(7)를 구성하는 프로그래머블 카운터(PC1)의 회로 동작과 계수치(M)가 M=1로 설정된 경우의 동작을 도시한 타이밍 챠트.
도 12는 본 발명의 제 1 실시예에 따라 신속 로크 타이머 회로(7)를 구성하는 프로그래머블 카운터(PC1)의 회로 동작과 계수치(M)가 M=15로 설정된 경우의 동작을 도시한 타이밍 챠트.
도 13은 본 발명의 제 2 실시예에 따른 PLL 회로를 도시한 블럭 다이어그램.
도 14는 본 발명의 제 2 실시예에 따른 챠지 펌프 회로(2), 로우 패스 필터(13), 신속 로크 타이머 회로(17)의 회로를 도시한 회로 다이어그램.
도 15는 루프 밴드폭의 주파수에 대하여 종속되는 위상 노이즈 특성과 로크업 타임을 도시한 그래프.
도 16은 본 발명의 제 2 실시예에 따른 각신호의 시간과 운동을 도시한 타이밍 챠트.
<도면의 주요부분에 대한 부호의 설명>
1 : 위상차 비교 디텍터2 : 챠지 펌프 회로
3 : 로우 패스 필터4 : 전압 제어 발진기
5 : 프로그래머블 분할기6 : 데이터 인터페이스
7 : 신속 로크 타이머 회로
본 발명의 목적 및 특징은 첨부된 도면을 참조하여 하기의 상세한 설명을 참조하면 명백해질 것이다.
도면을 참조하면서 본 발명의 실시예를 상세하게 설명한다.
본 발명에 따라서, 챠지 펌프 회로(CP)로부터 로우 패스 필터(LPF)로 전류 공급을 스위칭하는 PLL 회로는 입력 신호(이하에서 기본 신호라고 한다)의 전류의 위상 전후를 스위칭하고 PLL 회로에서 전압 제어 발진기(VCO)에 의해 발진되는 신호의 위상을 동기화(로크드 인)하는 신속 로크 타이머 회로를 구비한 것을 특징으로 한다.
PLL 회로는 임의의 분할 갯수로 R(R은 고정된 분할비)에 의해 분할된 기본 신호를 계수한다. 이에 의해, 이는 임의의 시간으로 챠지 펌프 회로로부터 충분한 전류를 공급하기 위하여 로크업에서 신속 로크 타이머의 후단부에 구성된 로우 패스 필터로 출력 전류를 스위치할 수 있으며, 로크되어 있을 때 로우 패스 필터에 충분한 전류를 공급할 수 있다.
본 발명의 PLL 회로의 이러한 구성에 의하여, 전압 제어 발진기로부터 임의의 시간으로 기본 신호를 끌어내기 위한 공정을 구성할 수 있다. 이에 의해, 로우 패스 필터의 필터 상수에 관계없이 미세한 로크업 타임을 제어하고 가속할 수 있다. 다음은 도면을 사용하여 본 발명에 따른 PLL 회로의 상세에 대하여 설명한다.
(제 1 실시예)
우선, 도면을 이용하여 본 발명의 제 1 실시예를 상세히 설명한다. 도 1은 본 발명의 제 1 실시예에 따른 PLL 회로의 구성을 도시한 블럭 다이어그램이다.
(제 1 실시예의 전체 구성)
(PLL 회로의 구성)
도 4에 있어서, 본 발명에 따른 PLL 회로는:
입력되는 두 종류의 신호의 위상을 비교하고 상기 비교의 결과에 기초하여 위상차 신호(PDU, PDD)를 비교하는 위상 비교 디텍터(PD)와;
위상 비교 디텍터(1)로부터 입력되는 신호(PDU, PDD)에 기초하여 여러가지의전류치를 가지는 출력 전류 신호(Icp)를 출력하는 챠지 펌프 회로(CD, 2)와,
통합 공정에 의해 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)에서 고주파 성분을 제거하고 파형을 직류(DC) 성분으로 형성하고, 발진기 제어 신호(CC)로서 파형상의 신호(Icp)를 출력하는 로우 패스 필터(LPF, 3)와;
로우 패스 필터(3)로부터 출력된 발진기 제어 신호(CC)에 기초하여 발진 신호(f0)를 출력하는 전압 제어 발진기(VCO)와;
전압 제어 발진기(4)로부터 입력되는 발진 신호(f0)를 외부적으로 입력된 임의의 분할치(N)에 의해 분할하는 프로그래머블 드라이버(1/N, 5)와;
프로그래머블 드라이버(5)에 외부로 향하는 분할치(N)를 구성하는 데이터 인터페이스(6)와;
외부로 향하는 계수치(M)에 기초하여 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치를 변환하는 신속 로크 타이머 회로(7)를 구비한다.
상기 구성에 있어서, 두가지 종류의 신호는 분할 횟수(R)에 의해 도 4에 도시된 PLL 회로의 외측으로부터 입력된 주파수(fs, Hz)를 갖는 기본 신호를 분할 하여 얻어지는 주파수(fs/R, Hz)를 갖는 기본 신호와 프로그래머블 분할기(5)로부터 출력되는 주파수(fo/N, Hz)를 갖는 발진 분할 신호(fo/N)를 의미한다. 위상 비교 디텍터(1)는 기본 신호(fs/R)의 위상과 발진 분할 신호(fo/N)의 위상을 비교한다. 비교의 결과에 기초하여, 위상 비교 디텍터(1)는 위상차 신호(PDU, PDD)를 출력한다.
(위상 비교 디텍터(1)의 구성)
도 5에 도시된 바와 같이, 위상 비교 디텍터(1)는 9개의 NAND 게이트(NAND 1 내지 NAND 9)를 구비하는 본 실시예에서 적용된다. 결국, 위상 비교 디텍터(1)는 일반적으로 적용될 수도 있는 하나 일수도 있는 본 실시예에서 적용된다.
이 구성에 있어서, NAND 게이트(NAND 2, NAND 3; NAND 4, NAND 5)는 각각 리셋/설정 플립플롭 R-S-FF 1 및 R-S-FF 2를 형성한다. 이러한 구성에 있어서, NAND 게이트(NAND 1, NAND 2)로부터 출력되는 신호에 의해 발생되는 채터링을 방지 할 수 있다.
채터링은 기계적인 접촉점이 적용되는 경우에 서로 저 레벨 "L"(즉, 그리고 고 레벨 "H')로 스위칭하여 발생되는 노이즈 전압을 의미한다. 이러한 종류의 채터링은 스위칭에 기능장애를 야기한다.
이러한 수단에 의하여, 본 발명에 적용된 위상 비교 디텍터(1)는 각각 리셋/설정 플립플롭 타입으로서 접속된 네개의 NAND 게이트(NAND 2 내지 NAND 5)를 적용하여 입력되는 신호(fs/R, fo/N)의 두가지 종류의 양성 및 음성 신호가 교대될 때 발생된 채터링을 제거할 수 있다.
상기와 같이 구성된 리셋/설정 플립플롭 R-S-FF1 및 R-S-FF2로부터의 출력은 각각 NAND 게이트(NAND 7, NAND 8, NAND 9)내로 입력된다.
그 밖에도, 도 5에 도시된 바와 같이, NAND 게이트(7)의 두개의 입력 포트는 각각 NAND 1 및 NAND 6의 출력 포트에 접속된다. 다른 두개의 포트는 각각 R-S-FF1 및 R-S-FF2의 출력 포트에 접속된다. NAND 7의 출력 포트는 NAND 8, NAND 9 및 R-S-FF1 및 R-S-FF2의 입력 포트에 접속된다. 그 밖에도, NAND 8, NAND 9의 출력 포트는 각각 NAND 1, NAND 6의 입력 포트에 접속된다.
이러한 구성에 있어서, 예를 들면, 도 6(기본 신호(fs/R 및 발진 분할 신호(fo/N)에 도시된 다른 위상을 갖는 두가지 종류의 신호가 위상 비교 디텍터(1)에 입력될 때, 도 5에 도시된 위상 비교 디텍터(1)로부터 출력된 위상차 신호(PDU, PDD)는 도 6에 도시된 하나와 같게 된다. 그 후에, 출력된 위상차 신호(PDU, PDD)는 도 4에 도시된바와 같이 각각 챠지 펌프 회로(2)에 입력된다.
도 4에 도시된 바와 같이, 본 발명에 적용된 챠지 펌프 회로(2)는 위상차 신호(PDU, PDD)의 출력 포트를 구성하는 인버터(INV 1)를 구비하고, P-MOSFET Q1, N-MOSFET Q2, 갈바노 정전 회로(I0, I1, I2), 스위치(SW 1)을 더 구비한다.
(챠지 펌프 회로(2)의 구성)
상기 구성을 가진 챠지 펌프 회로(2)의 회로예는 도 7에 상세히 도시되어 있다.
도 7에 도시된 바와 같은 본 발명에 적용된 챠지 펌프 회로(2)에 있어서, P-MOS 타입의 FET Q1은 위상차 신호(PDU)의 입력 포트로 구성된다. 그 밖에도, 인버터(INV 1)는 위상차 신호(PDD)의 입력 포트로 구성된다. 위상차 신호(PDD)의 출력 포트상에 인버터(INV)를 구성하므로서, 입력되는 위상차 신호(PDD)전압을 변환할 수 있으며, 이는 후단의 포트상에 구성되는 N-MOS 타입의 FET Q2의 게이트 전극내로 입력된다.
본 실시예에 적용된 챠지 펌프 회로(2)는 세개의 P-MOSFET(Q3, 4, 5)와, 세개의 N-MOSFET(Q8, 7, 8)와, 저항(R1, 2)을 더 구비한다.
이러한 구성에 있어서, P-MOSFET(Q1)와, N-MOSFET(Q2)는 드레인이 서로 접속되어 있는 C-MOS 타입 임피던스 변환 회로(21)를 구성한다. 임피던스 변환 회로(21)에 있어서, 입력 임피던스는 실제적으로 무한대이다. 한편, 출력 임피던스는 온(계속)/오프(중지) 상태에서 스위칭된다.
그 밖에도, P-MOSFET(Q3, Q4, Q5)는 전류 미러 타입의 갈바노 정전 회로(22)를 구성하며, 게이트는 도 4에 도시된 바와 같은 갈바노 정전 회로(I2)에 대응하여 각각 접속된다. 갈바노 정전 회로(22)는 상기한 임피던스 변환 회로(21)의 부하 저항으로 작용하며 P-MOSFET(Q1)이 온 상태일 때 출력 임피던스로 작용하고, 출력되는 전류를 일정하게 공급하기 위하여 동작된다.
더욱이, 갈바노 정전 회로(22)를 구성하는 P-MOSFET(Q4)의 드레인은 N-MOSFET(Q6, Q7)의 게이트에 접속되어 있고, 이는 갈바노 정전 회로(23)를 구성하며, N-MOSFET(Q7)의 드레인을 형성한다.
갈바노 정전 회로(23)는 도 4에 도시된 갈바노 정전 회로(I3)에 대응한다. 갈바노 정전 회로(23)는 상기한 임피던스 변환 회로(21)의 부하 저항으로 또한 작용하며 N-MOSFET(Q6)가 온 상태일 때 출력 임피던스로서 작용하고, 이는 출력되는 전류가 일정하게 공급되도록 동작한다.
또한, N-MOSFET(Q8)는 도 4에 도시된 스위치(SW1)를 구성한다. 타이머 신호(flosw)가 외부 신속 로크 타이머(7)로부터 N-MOSFET(Q8)로 입력되며, 전류가 저항(R1)을 통하여 통과할 때 온 상태가 된다.
저항(R1, R2)은 각각 도 4에 도시된 갈바노 정전 회로(I0, I1)를 구성한다.전류(I1)는 각각 저항(R1)을 통하여 통과하고 Io는 R2를 통하여 통과한다.
그러므로, 타이머 신호(flosw)가 신속 로크 타이머(7)로부터 챠지 펌프 회로(2)로 입력될 때, 갈바노 정전 회로(22)를 통하여 통과하는 전류의 절대치는 전류(I0+I1)가 된다. 한편, 타이머 신호(flosw)가 입력되지 않을 때, 갈바노 정전 회로(22)를 통하여 통과하는 전류의 절대치는 전류(I0)가 된다.
위상차 신호(PDU)가 위상차 디텍터(PD1)로부터 입력될 때, 챠지 펌프 회로(2)는 양의 전류를 출력하도록 동작한다. 한편, 위상차 신호(PDD)가 입력될 때, 챠지 펌프 회로(2)는 음의 전류를 출력하도록 동작한다.
그러므로, 타이머 신호(flosw)가 신속 로크 타이머(7)로부터 입력되는 상태에서 위상차 신호(PDU)가 위상 비교 디텍터(1)로부터 입력될 때, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치는 저항(R1, R2)(I0+I1)을 통하여 통과하는 전류의 합이다. 한편, 위상차 신호(PDD)가 위상 비교 디텍터(1)로부터 입력될 때, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치는 저항(R1, R2)(-I0+I1)을 통하여 통과하는 전류의 합이다.
한편, 타이머 신호(flosw)가 신속 로크 타이머(7)로부터 입력되는 상태에서 위상차 신호(PDU)가 위상 비교 디텍터(1)로부터 입력될 때, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치는 저항(R2)(I0)을 통하여 통과하는 전류의 합이고, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치는 저항(R1)(-I1)을 통하여 통과하는 전류의 합이다.
(위상 비교 디텍터(1)로부터 출력되는 신호와 챠지 펌프 회로(2)로부터 출력되는 신호)
다음은 도 6을 이용하여 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)를 설명한다. 타이머 신호(flosw)에 관하여 여기에서는 도 6을 이용하여 설명하지는 않았지만 차후에 설명될 것이다.
위상 비교 디텍터(1)내로 입력되는 두가지 종류의 신호는 설명의 편리를 위하여 기준 신호(fs/R)와 발진 분할 신호(fo/N)로 도시한다. 발진 분할 신호(fo/N)의 위상이 기준 신호(fs/R)의 것과 비교하여 지연될 때, 위상 비교 디텍터(1)로부터 출력된 위상차 신호(PDU)는 기존 신호(fs/R)가 일어날 때의 타이밍으로 하강하고, 위상에 해당하는 시간만큼만 "L"(저) 레벨을 나타낸다. 이 경우에 있어서, 위상차 신호(PDU)는 "H"(고) 레벨을 유지한다.
한편, 발진 분할 신호(fo/N)의 위상이 기준 신호(fs/R)의 것과 비교하여 앞설 때, 위상 비교 디텍터(1)로부터 출력된 위상차 신호(PDD)는 발진 분할 신호(fo/N)가 일어날 때의 타이밍으로 하강하고, 위상에 해당하는 시간만큼만 "L"(저) 레벨을 나타낸다. 이 경우에 있어서, 위상차 신호(PDU)는 "H"(고) 레벨을 유지한다.
기준 신호(fs/R)와 발진 분할 신호(fo/N)가 각각 일어날 때, 양 위상차 신호(PDU, PDD)는 "H" 레벨을 나타내고 이는 PLL이 로크되었다는 상태를 나타낸다.
그러므로, 상기한 두가지 종류의 위상차 신호(PDU, PDD)에 관하여, 위상차 신호(PDU)는 챠지 펌프 회로(2)의 P-MOSFET Q1의 게이트내로 입력된다. 한편, 인버터(INV 1)에서 전압 레벨이 변환된 후에 위상차 신호(PDD)는 N-MOSFET Q2의 게이트내로 입력된다.
위상차 신호(PDU)를 게이트에 입력하므로서, 위상차 신호(PDU)가 "L"레벨에 있을 때, 발진 분할 신호(fo/N)의 위상이 기준 신호(fs/R)보다 지연될 때, 챠지 펌프 회로(2)내의 P-MOSFET Q1은 온 상태가 되고 출력 전류 신호(Icp)로서 갈바노 정전 회로(I2)로부터 공급되는 전류를 출력한다.
그 밖에, 인버터(INV1)에서 변환되는 위상차 신호(PDD)를 게이트에 입력하므로서, 위상차 신호(PDD)가 "L" 레벨일 때, 즉 기준 신호(fs/R)의 위상이 발진 분할 신호(fo/N)보다 지연될 때, 챠지 펌프 회로(2)내의 N-MOSFET Q2는 온 상태가 되고 출력 전류(Icp)로서 갈바노 정전 회로(I3)로부터 공급되는 전류를 출력한다.
결국, 갈바노 정전 회로(I3)로부터 공급되는 전류는 음의 전류이다. 그러므로, 도 6에 도시된 바와 같이, 챠지 펌프 회로(2)로부터 출력된 출력 전류 신호(Icp)는 P-MOSFET Q1이 온 상태일 때 양의 것이다. 한편, 출력 전류 신호(Icp)는 N-MOSFET Q2가 온 상태일 때 음의 것이다.
도 4에 도시된 바와 같이, 출력된 출력 전류 신호(Icp)는 로우 패스 필터(3)에 입력되고 통합과정은 신호에 의해 실행된다. 통합 과정에 의해 출력 전류 신호(Icp)내의 고주파 성분이 제거되고, 그 파형은 직류 성분으로 형성되고 전압레벨이 CC(V)인 발진 제어 신호로서 출력한다.
상기한 바와 같이, 전압 제어 발진기(4)로부터 출력된 발진 신호(f0)는 위상 비교 디텍터(1)로부터의 두가지 종류의 신호들 사이에서 위상차에 기초한다.
그 밖에도, 전압 제어 발진기(4)로부터 출력된 발진 신호(f0)는 프로그래머블 분할기(5)내로 입력된다. 프로그래머블 분할기(5)는 데이터 인터페이스(6)으로부터 입력되는 신호에 의해 분할치(N)를 결정하며, N으로 발진 신호(f0)를 분할한다. 그러므로, 위상 비교 디텍터(1)는 N으로 발진 신호(f0)를 분할하여 얻어진 발진 분할 신호(fo/N)와 R로 기본 신호(fs)를 분할 하여 얻어진 기준 신호(fs/R)를 비교하도록 구성되어 있다. 이는 두가지 신호들 사이의 주파수비를 나타내며, 이는 실제적으로 동기화되며, 본 실시예에 따라 PLL 회로내의 N/R이 된다.
(데이터 인터페이스(6)의 구성)
도 7에 데이터 인터페이스(6)의 구성을 도시한다.
도 7에 도시된 바와 같이, 본 실시예에서 적용된 데이터 인터페이스(6)는 시프트 레지스터(SR1)와 인에이블 카운터(EC1)를 구비한다. 클럭 신호(Clock)와 데이터 신호(Data)는 시프트 레지스터(SR1)에 입력된다. 인에이블 신호(Enable)는 인에이블 카운터(EC1)내에 입력된다. 분할치(N)와 계수치(M)는 신속 로크 타이머 회로(7)와 프로그래머블 분할기(5)로 구성되고 이들 분할비 설정 데이터는 임의의 수와 값이다. 이들 수와 값은 본 실시예에서 적용된 PLL 회로로부터 출력된 주파수를 모니터한 결과에 기초하여 설정 또는 상기 조건들에 따라 설절될 수도 있다.
또한, 상기한 분할비 설정 데이터는 데이터 인터페이스(6)와 외부 구성에 사이에서 비트 동기화를 위하여 클럭 신호(Clock)를 구비하고, 데이터 신호(신호)는 k 비트를 갖는 직렬 데이터로 구성되며, 인에이블 신호(Enable)는 데이터 신호의 이용가능한 성분을 특정화한다.
시프트 레지스터(SR1)는 동기화에 따라 데이터 신호(Data)를 입력하고 외부적으로 입력되는 클럭 신호(Clock)에 기초하여 외부와 동기화가 되도록 동작한다. 동작과 병행하여, 시프트 레지스터(SR1)는 인에이블 카운터(EC1)내로 입력되는 인에이블 신호(Enable)에 따라 입력되는 데이터 신호(Data)에 따라 입력되는 데이터 신호(Data)에서 이용가능한 성분을 가려내고 프로그래머블 분할기(5)에서 설정되도록 분할치(N)를 결정하도록 동작한다.
환언하면, 데이터 인터페이스(6)는 프로그래머블 분할기(5)에서 분할치(N)를설정하기 위하여 데이터를 추출하고 신속 타이머 회로(7)내에서 시프트 레지스터(SR1)에 의해 수신된 데이터 신호(Data)로부터 신속 로크 타이머 회로(7)에서 계수치(M)를 설정하기 위한 데이터를 추출하고, 도 4에 도시된 바와 같은 각각의 데이터를 프로그래머블 분할기(5)와 신속 로크 타이머(7)에 출력한다. 상기 동작과 병행하여, 데이터 인터페이스(6)는 래치 신호(Latch) 또는 리셋 신호(Reset)로서 신속 로크 타이머(7)와 상기한 프로그래머블 분할기(5)에 인에이블 카운터(EC1)에 의해 수신된 인에이블 신호(Enable)를 출력한다.
이러한 수단에 의해, 발진 분할 신호(fo/Nfo/N분할치N는 본 실시예에 적용된프로그래머블 분할기(5)에 구성된다. 또한, 기준 신호(fs/R)의 계수치(M)는 하기에 설명된 바와 같이 신속 로크 타이머 회로(7)로 구성된다.
상기 설명에 있어서, 분할치(N)는 프로그래머블 분할기(5)로 구성되고 신속 로크 타이머 회로(7)에 구성된 계수치(M)는 동일한 분할비 설정 데이터에 기초하여 얻어진다. 데이터 인터페이스(6)를 통한 이들 수 및 값을 설정하는데 있어서, 본 실시예에 따라서, 계수치(M)를 설정하기 위한 데이터 영역과 분할치(N)를 설정하기 위한 데이터 영역이 각각 다른 비트 영역을 가지는 구성을 도시한다. 이러한 종류의 "비트" 구성은 종종 종래의 기술에 적용되었다. 이에 의해, 본 실시예에서 데이터 구성의 예는 생략한다.
본 발명에 따라서, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류 레벨은 제 위상(로크된 상태)에 있을 때 주파수 풀링인(언로크 상태)로 스위칭된다. 환언하면, 언로크 상태(로크업)에서 비교적 높은 전류가 챠지 펌프 회로(2)에서 흘러 나온다. 한편, 로크된 상태에서 비교적 낮은 전류가 흘러 나온다. 이러한 구성에 의해, 로크업 시간을 감소시키고 높은 C/N특성을 얻을 수 있다.
(신속 로크 타이머 회로(7)의 구성)
상기한 바와 같이, 언로크 상태와 로크된 상태에서 로우 패스 필터(3)에 공급되는 전류치를 스위칭하기 위하여, 신속 로크 타이머 회로(7)는 제 1 실시예에서 PLL 회로내에서 새로이 설정된다. 도 7에 도시된 바와 같이, 신속 로크 타이머 회로(7)는 데이터 래치 회로(DL1)와 프로그래머블 카운터(PC1)를 구비한다. 데이터 래치 회로(DL1)는 데이터 인터페이스(6)로부터 입력되는 분할비 설정 데이터를 저장한다. 프로그래머블 카운터(PC1)는 n 비트로 구성되고, 데이터 래치 회로(DL1)에 의해 래치되는 데이터(분할비 설정 데이터)를 저장하고, 저장된 데이터에 기초하여 계수치(M)를 설정한다. 신속 로크 타이머 회로(7)는 데이터 래치 회로(DL1)에서 데이터 인터페이스(6)내의 시프트 레지스터(SR1)로부터 출력된 래치된 데이터(Latch)를 수신한다. 래치된 데이터에 기초하여, 신속 로크 타이머 회로(7)는 입력되는 기준 신호(fs/R)를 계수하기 위하여 프로그래머블 카운터(PC1)와 접속되도록 동작한다.
이러한 동작에 있어서, 인에이블 카운터(EC1)내로 입력되는 인에이블 신호(Enable)는 데이터 래치 회로(DL1)내에서 이용가능한 성분을 특정화시키기 위한 래치 신호(Latch)와 프로그래머블 카운터(PC1)로 보내지는 프로그래머블 카운터(PC1)내에 설정되는 계수치(M)를 재설정하는 리셋 신호(Reset)로서의 기능을 한다.
더욱이, 상기한 데이터 래치 회로(DL1)로부터 출력되는 프로그래머블 카운터(PC1)내의 계수치(M)를 설정하는 신호는 하기에 설명된 바와 같은 계수치 설정 신호(FLK)로 도시되어 있다. 하기에 설명된 바와 같이, 프로그래머블 카운터(PC1)내에 설정된 최대 계수치는 "15"로 설정된다. 그러므로, 본 실시예에 있어서, 계수치 설정 신호(FLK)에 대한 설명은 계수치 설정 신호(FLK 1 내지 FLK 4)로 도시되어 있다.
(프로그래머블 카운터(PC1)의 구성)
이하는 도 8을 이용하여 상기한 신속 로크 타이머 회로(7)를 구성하는 프로그래머블 카운터(PC1)의 회로예이다. 도 8에 도시된 바와 같이, 본 실시예에서의 프로그래머블 카운터(PC1)는 두개의 입력 신호를 가진다. 리셋 신호로서의 인에이블 신호(Enable)는 하나로 입력되고, 계수 목적인 기준 신호(fs/R)는 다른 것에 입력된다.
기준 신호(fs/R)는 상기 분지들에 입력된다. 분지 신호들중의 하나의 분지 신호는 인버터(INV 10)내로 입력되고, 나머지 분지 신호는 각각 NAND 회로(NAND 16 내지 NAND 23)내로 입력된다.
인버터(INV 10)내로 입력되는 분지 신호의 기준 신호(fs/R)는 NAND 회로(NAND 10)를 통하여 NAND 회로(NAND 11)내로 입력된다. 그 후에, 인버터(INV 11)로부터 출력된 기준 신호(fs/R)는도 8에 도시된 바와 같이 4개의 신호로 분할된다. 제 1 신호는 인버터(INV 12, INV 13)를 통하여 설정/리셋 D-플립플롭 SR-D-FF1내로 입력된다. 제 2 신호는 제 2 신호와 NAND 회로(NAND 13)가 설정/리셋 D-플립플롭 SR-D-FF1내의 Q입력 사이에서 논리곱을 계산한후 인버터(INV 14)를 통하여 설정/리셋 D-플립플롭 SR-D-FF2내의 Cp 입력으로 입력된다. 제 3 신호는 제 3 신호와 NAND 회로(NAND 14)가 설정/리셋 D-플립플롭 SR-D-FF1내의 Q입력 사이에서 논리곱을 계산한후 인버터(INV 14)를 통하여 설정/리셋 D-플립플롭 SR-D-FF3내의 Cp 입력으로 입력된다. 제 4 신호는 제 4 신호와 NAND 회로(NAND 15)가 설정/리셋 D-플립플롭 SR-D-FF2와 설정/리셋 D-플립플롭 SR-D-FF3내의 Q입력 사이에서 논리곱을 계산한후 인버터(INV 15)를 통하여 설정/리셋 D-플립플롭 SR-D-FF4내의 Cp 입력으로 입력된다.
또한, 도 8에 도시된 실시예에 있어서, 인에이블 신호(Enable)는 각각 NAND 회로(NAND 16 내지 NAND 23)내로 입력된다.
데이터 래치 회로(DL1)로부터 출력된 계수치 설정 신호(FLK 1, FLK 2, FLK 3, FLK 4)는 상기 구성에서 각각 NAND회로(NAND 16, NAND 18, NAND 20 및 NAND 22)내로 입력된다. 데이터 래치 회로(DL1)에 의해 데이터 인터페이스(6)내의 시프트 레지스터(SR1)를 통하여 수신되고 데이터 래치 회로(DL1)로부터 출력된 계수치 설정 신호(FLK 1, FLK 2, FLK 3, FLK 4)는 데이터 신호인 신호(Data)는 각각 래치된다. 래치된 데이터 신호는 리즈선(버스)을 통하여 계수치 설정 신호(FLK 1 내지 FLK 4)로서 상기한 바와 같이 프로그래머블 카운터(PC1)내로 입력된다.
도 8에 도시된 프로그래머블 카운터(PC1)의 구성예에 있어서, 계수치(M)로서 설정된 최대 계수치는 "15"로 설정되고, 프로그래머블 카운터(PC1)는 계수치(M)가 계수치 설정 신호(FLK 1 내지 FLK 4)에 의해 자연수 "1" 내지 "15"가 되도록 구성된다. 환언하면, "1"일때 계수치 설정 신호(FLK 1)가 입력되고, "1"은 계수치(M)에 부가된다. "1"이 계수치 설정 신호(FLK 2)로서 입력되면, "2"가 계수치(M)에 부가된다. "1"이 계수치 설정 신호(FLK 3)로서 입력되면, "4"가 계수치(M)에 부가된다. "1"이 계수치 설정 신호(FLK 4)로서 입력되면, "8"이 계수치(M)에 부가된다. 그러므로, 프로그래머블 카운터(PC1)내에 설정된 계수치(M)는 계수치(M)가 이들 부가치와 조합하여 자연수 "1" 내지 "15"가 되도록 설정된다. 예를 들면, 계수치(M)가 "M=1"으로 설정될 때, "1"은 계수치 설정 신호(FLK 1)에만 입력된다. 다른 하나의 예로서, 계수치(M)가 "M=15"으로 설정될 때, "1"은 계수치 설정 신호(FLK 1 내지FLK 4)에 입력된다. 결국, "M=0"은 모든 계수치 설정 신호(FLK 1 내지 FLK 4)가 0(불변: 리셋없음)을 의미한다. 그러므로, "M=0"은 FLK 신호가 생성되지 않았다는 것을 나타낸다.
또한, NAND 회로(NAND 16, NAND 18, NAND 20, NAND 22)로부터 출력된 각각의 신호는 반전되고 각각 그곳에 접속된 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4내의 각각의 S 입력내로 입력된다. 같은 방법으로, NAND 회로(NAND 17, NAND 19, NAND 21, NAND 23)로부터 출력된 각각의 신호는 반전되고 각각 그곳에 접속된 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4내의 각각의 R 입력내로 입력된다.
또한, 인버터(INV 13, INV 14, INV 15, INV 16)로부터 출력된 각각의 신호는 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4내의 각각의 Cp 입력내로 입력된다. 동일한 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4내의 각각의 D 입력은 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4내의 각각의 Q 입력에 접속된다. 각각의 Q 입력은 각각의 D 입력에 입력된다.
또한, NAND 회로(NAND 11) 동일한 각각의 설정/리셋 플립플롭 SR-D-FF1 내지 설정/리셋 플립플롭 SR-D-FF4로부터 출력되는 신호의 논리곱을 계산한다. 그런 다음에, 논리곱의 변환치는 도 8에 도시된 바와 같이 신속 로크 타이머 회로(7)로부터의 출력신호(타이머 신호, flosw)로서 출ㄹ력된다.
이러한 구성에 의하여, 신속 로크 타이머 회로(7)에 있어서, 프로그래머블카운터(PC1)는 데이터 인터페이스(6)로부터 입력된 인에이블 신호(Enable)가 발생할 때 개시점을 설정하여 기준신호(fs/R)가 발생하는 갯수를 계수한다. 그 다음에, 타이머 신호(flosw)는 발생하는 갯수가 설정 계수치(M)에 도달할 때까지 챠지 펌프 회로(2)에 출력된다.
또한, 타이머 신호(flosw)는 스위치(SW1)를 구성하는 N-MOSFET Q8 의 게이트내로 입력된다. 이에 의해, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 절대치는 ｜I0+I1｜가 된다.
본 실시예에 있어서, 챠지 펌프 회로(2)로부터 출력되는 출력전류 신호(Icp)의 전류치(Icp, A)는 신속 로크 타이머 회로(7)로부터 출력되는 타이머 신호(flosw)와 동기화되도록 스위치된다. 환언하면, 타이머 신호(flosw)가 고 레벨일 때, 챠지 펌프 회로(2)로부터 로우 패스 필터(3)로 공급되는 전류(Icp,A)는 높은 값으로 설정된다. 이에 의해, 로크업 시간을 감소시킬 수 있다. 이와는 반대로, 타이머 신호가 저 레벨일 때, 챠지 펌프 회로(2)로부터 로우 패스 필터(3)로 공급되는 전류(Icp,A)는 작은 값으로 설정된다. 이에 의해, 높은 C/N 특성을 얻는 것이 가능하다.
(제 1 실시예에 따른 동작)
다음에서, 상기한 제 1 실시예에 따른 동작의 상세한 설명을 첨부된 도면을 참조하여 설명한다.
제 1 실시예의 동작은 도 9의 타이밍 챠트로 참조하여 설명한다.
도 9는 제 1 실시예에서의 각각의 신호의 동작의 시간과 운동을 도시한다. 도 9에 있어서, "PLL 주파수"는 기본 신호(fs)를 나타낸다. 설명에 있어서, PLL 회로가 채널 주파수에 동조되는 경우를 설명하며, 기본 신호(fs)를 분할하여 얻어진 기준 신호(fs/R)의 채널 주파수는 f1(Hz)로부터 F2(Hz)로 스위치된다.
또한, 도 9에 도시된 "종래의 Cp 전류 상태"는 도 1에 도시된 PLL 회로의 챠지 펌프 회로(400)로부터 출력되는 신호의 전류치의 변이를 나타낸다. 종래의 챠지 펌프 회로(400)에 있어서, 기준 신호(fs/R)의 채널 주파수가 f1(Hz) 또는 F2(Hz)로 변할 때, PLL 회로는 언로크 상태로 스위치된다. 언로크 상태 동안에, 비교적 높은 전류는 챠지 펌프 회로(400)로부터 출력되는 신호의 전류치가 PLL 회로가 로크 상태로 된후에 제한되도록 챠지 펌프 회로(400)로부터 출력된다. 그러므로, 종래의 PLL 회로의 구조에 있어서, 비교적 높은 전류는 안정된 상태에서 로크업 수렴되기 바로 전의 단계일지라도 LPF 500에 공급되고, 이에 의해 로크업 시간의 고속화가 저해된다.
도 9에 도시된 "데이터", "클럭", "인에이블"은 상기에 설명한 바와 같이 외부 장치로부터 입력되는 분할비 설정 데이터를 포함한다. 이들은 도 4내의 신속 로크 타이머 회로(7)를 위한 계수치(M)와 프로그래머블 분할기(5)를 위하여 분할치(분할비, N)를 결정하기 위한 신호이다. 상기 설명에 있어서, 데이터 신호(Data)는 f1(Hz)로부터 F2(Hz)로 PLL 회로가 동조될 채널 주파수를 스위칭하기 위하여 처리되기 전에 클럭 신호(Clock)와 동시에 외부 장치로부터 도 4에 도시된 데이터 인터페이스(6)로 입력된다.
이어서, 입력되는 데이터 신호(Data)에 관하여, 프로그래머블 분할기(5)의 분할치(N)를 설정하기 위한 데이터와 신속 로크 타이머 회로(7)의 계수치(M)를 설정하기 위한 데이터는 각각 프로그래머블 분할기(5)와 신속 로크 타이머 회로(7)로부터 출력된다. 각각의 설정에 대하여 출력된 데이터를 수신하여, 프로그래머블 분할기(5)는 발진 신호(f0)를 분할하기 위한 분할치(N)를 설정하고 신속 로크 타이머 회로(7)는 기준 신호(fs/R)을 계수하는 계수치(M)를 설정한다.
도 9에 도시된 바와 같이, 분할치(N)와 계수치(M)는 프로그래머블 분할기(5)에 설정되고 신속 로크 타이머 회로(7)는 후방의 데이터 인터페이스(6)로부터 각각의 회로(프로그래머블 분할기(5)와 신속 로크 타이머 회로(7))에 인에이블(Enable)신호가 입력될 때의 시간에 유효하게 된다. 이에 의해, 발진 신호(f0)의 분할과 기준 신호(fs/R)의 계수는 각각 프로그래머블 분할기(5)와 신속 로크 타이머 회로(7)에서 개시된다. 결국, 도 9에 도시된 바와 같이, 프로그래머블 카운터(PC1)에 인에이블 신호(Enable)가 입력되는 타이밍은 발진 신호(f0)가 F1(Hz)로부터 F2(Hz)로 로크되는 로크되는 주파수를 동기화하는 타이밍과 동기화된다. 따라서, 제 1 실시예에서의 챠지 펌프 회로(2)는 발진 신호(f0)의 주파수가 스위치되는 시간과 동시에 출력 전류 신호(Icp)의 전류치를 스위치할 수 있다.
계수치(M)가 설정된 후에, 신속 로크 타이머 회로(7)는 기준 신호(Fs/R)의 계수치(M)가 상기한 계수치(M)가 될 때까지 챠지 펌프 회로(2)의 스위치(SW)에 타이머 신호(flosw)를 출력한다. 이에 의해 챠지 펌프 회로(2)로부터 LPF 3에 공급되는 출력 전류 신호(Icp)의 값은 비교적 큰값(｜I0+I1｜)으로 스위치된다.
도 9의 "SR-D-FF1 Q", "SR-D-FF2 Q", "SR-D-FF3 Q", "SR-D-FF4 Q"는 신속 로크 타이머 회로(7)의 프로그래머블 카운터(PC1)를 구성하는 설정/리셋 D-플립플롭의 Q출력으로부터 출력신호이다. 다음에서, 도 8 및 도 10을 참조하여 신속 로크 타이머 회로(7)내에 포함되어 있는 프로그래머블 카운터(PC1)의 회로 동작에 대하여 상세히 설명한다.
(프로그래머블 카운터(PC1)(M=8)의 동작)
본 설명에 있어서, 프로그래머블 카운터(PC1)가 기준 신호(fs/R)의 8사이클을 계수하도록 설정되어 있는 경우를 본 실시예에 따른 신속 로크 타이머 회로(7)내의 프로그래머블 카운터(PC1)의 동작을 설명하기 위하여 취해졌다.
이러한 설정을 달성하기 위하여, 프로그래머블 카운터(PC1)를 구성하는 설정/리셋 D-플립플롭 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF4는 신속 로크 타이머 회로(7)로부터 출력되는 데이터 신호(본 발명에서 신호(FLK 1 내지 FLK 4 )라고 하였다)에 따른 목적에 기초하여 동작한다. 즉, 본 발명의 프로그래머블 카운터(PC1)에 있어서, 계수치 설정 신호(FLK 4)는 "1"이 입력될 필요가 있고 다른 계수치 설정 신호(FLK 1 내지 FLK 4)는 "0"이 입력될 필요가 있다. 따라서, 계수치(M)는 프로그래머블 카운터(PC1)에서 "8"로 설정된다. 계수치(M)를 설정하기 위한 동작을 도 10을 참조하여 설명한다.
도 10에 있어서, 래치 회로(DL1)로부터 출력된 신호(FLK 1 내지 FLK 4)에 관하여 각각의 신호(FLK 1 내지 FLK 3)는 낮은 레벨 신호("0")가, 신호(FLK 4)는 높은 레벨 신호("1")가 주어지도록 본 실시예에서의 동작예에 대한 설명이 제공되어 있다. 신호(FLK 1 내지 FLK 4)가 입력된 조건하에서, 인에이블 신호(Enable)가 리셋으로 입력될 때, 리셋, NAND회로(NAND 16, NAND 18, NAND 20)는 모든 기간에 "1"을 출력한다. 한편, NAND회로(NAND 22)는 기준 신호(fs/R)와 리셋 신호(Reset)가 "1"일때 "0"을 출력하고 다른 기간에는 "1"을 출력한다.
이와 동시에, NAND회로(NAND 17, NAND 19, NAND 21)는 기준 신호(fs/R)와 리셋 신호(Reset)가 "1"일때 "0"을 출력하고 다른 기간에는 "1"을 출력한다. 한편, NAND회로(NAND 23)는 모든 기간내에 "1"을 출력한다.
각각의 NAND회로(NAND 16 내지 NAND 23)로부터 출력에 의하여, NAND회로(NAND 16, NAND 18, NAND 20, NAND 22)로부터의 출력은 각각의 설정/리셋 D-플립플롭 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF4의 S입력에 공급되며, 한편 NAND회로(NAND 17, NAND 19, NAND 21, NAND 23)로부터의 출력은 각각의 설정/리셋 D-플립플롭 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF4의 R입력에 공급된다.
결국, 각각의 S입력 및 R입력은 이것의 게이트에서 NAND회로를 가지며, 입력된 신호는 수용되는 경우에 변환된다.
따라서, 설정/리셋 D-플립플롭 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF4의 측상에서 인지되는 각각의 NAND 회로로부터의 전압 레벨에 관하여, S입력은 모든 기간에 "0"이고, R입력은 기준 신호(fs/R)가 리셋 신호(Reset)가 "1" 및설정/리셋 D-플립플롭 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF3 측의 다른 기간에는 "0"일 때의 기간에 "1"이다. 이와는 반대로, 설정/리셋 D-플립플롭 SR-D-FF4 측에서 S 입력이 기준 신호(fs/R)가 리셋 신호(Reset)가 "1" 이고 다른 기간에는 "0"일 때의 기간중에 "1"이다.
신호를 받아서, 첫번째의 SR-D-FF1 내지 설정/리셋 D-플립플롭 SR-D-FF3은 Q출력이 "1"로 설정되고, 설정/리셋 D-플립플롭 SR-D-FF4 의 Q출력이 "0"으로 설정된다.
그 후에, 인버터(INV 13)로부터 출력된 "INV 13"은 스트로브 신호로서 설정/리셋 D-플립플롭 SR-D-FF1의 Cp 입력으로 입력되기 때문에 설정/리셋 D-플립플롭 SR-D-FF1의 Q출력으로부터 출력된 신호는 도 10에서 "SR-D-FF1 Q"로서 "INV 13"의 다운 에지에 반응하고, 이에 의해 신호 "SR-D-FF1 Q"의 전압 레벨은 "1"과 "0" 사이로 스위치된다. 그러므로, 기준 신호(fs/R)의 사이클은 실제적으로 2로 분할된다.
다음으로, NAND 회로(NAND 13)는 기준 신호(fs/R)와 설정/리셋 D-플립플롭 SR-D-FF1의 Q출력으로부터 출력신호 "SR-D-FF1 Q"의 논리곱을 이끌어낸다. 그 다음에 "SR-D-FF1 Q"는 인버터(INV 14)를 거쳐 스트로브 신호로서 설정/리셋 D-플립플롭 SR-D-FF2의 Cp입력으로서 입력된다. 이 신호는 도 10의 인버터(INV 14)에 대응한다. 설정/리셋 D-플립플롭 SR-D-FF2는 신호 "INV 14"의 다운 에지에 따라 "1"로부터 "0" 또는 "0"에서 "1"의 Q출력으로부터 출력될 신호 "SR-D-FF2 Q"를 스위치한다.
NAND 회로(NAND 14)는 이러한 방법으로 출력된 신호 "SR-D-FF2 Q", 기준 신호(fs/R)와 신호 "SR-D-FF1 Q"의 논리곱을 얻는다. 따라서, 신호 "SR-D-FF2 Q"는 인버터(INV 15)를 거쳐 설정/리셋 D-플립플롭 SR-D-FF3을 위한 스트로브 신호로서 Cp입력으로서 입력된다. 이 신호는 도 10의 "INV 15"에 대응한다. 설정/리셋 D-플립플롭 SR-D-FF3은 신호 "INV 15"의 다운 에지에 따라 "1"로부터 "0" 또는 "0"에서 "1"의 Q출력으로부터 출력될 신호 "SR-D-FF3 Q"를 스위치한다.
또한, NAND 회로(NAND 15)는 이러한 방법으로 상기와 같이 출력된 신호 "SR-D-FF3 Q", 기준 신호(fs/R)와 각각 신호 설정/리셋 D-플립플롭 SR-D-FF1과 SR-D-FF2로부터 출력된 "SR-D-FF2 Q" 의 논리곱을 얻는다. 따라서, 신호 "SR-D-FF3 Q"는 인버터(INV 16)를 거쳐 설정/리셋 D-플립플롭 SR-D-FF4을 위한 스트로브 신호로서 Cp입력에 공급된다. 이 신호는 도 10의 "INV16"에 대응한다. 설정/리셋 D-플립플롭 SR-D-FF4는 신호 "INV16"의 다운 에지에 따라 "1"로부터 "0" 또는 "0"에서 "1"의 Q출력으로부터 출력될 신호 "SR-D-FF4 Q"를 스위치한다.
다음은, 각각의 설정/리셋 D-플립플롭으로부터 출력되는 신호 SR-D-FF1 내지 SR-D-FF4는 각각의 신호들의 논리곱을 얻기 위하여 NAND 회로(NAND 11)에 입력되고, 그런 다음에 신속 로크 타이머 회로(7)의 출력인 타이머 신호(flosw)로서 출력된다.
이러한 경우에, "SR-D-FF1 Q" 내지 "SR-D-FF4 Q'의 논리곱이 "0", 즉 기준 신호(fs/R)의 사이클 기간은 8(또는 8사이클의 주기)로 곱해진다. 그러므로, 이것의 반전된 값은 "1", 즉 8로 곱해진 기준 신호(fs/R)의 사이클 기간이다.
그러므로, 본예의 동작에 있어서, "SR-D-FF4 Q"만이 "0"일 때, NAND 회로(NAND 11)에서 출력된 타이머 신호(flosw)는 "1"이다.
또한, 타이머 신호(flosw)는 도 9에서 "신속 로크 타이머 아웃(=flosw)"에 대응한다. 상기한 구성은 타이머 신호(flosw)가 출력(높은 레벨로)될 때 어떤 기간동안에, 챠지 펌프 회로(2)로부터 출력 전류 신호(Icp)의 전류(Icp)는 Icp = I0+I1으로 표현되고 다른 기간동안의 출력 전류 신호(Icp)의 전류(Icp)는 도 9에 도시된 바와 같이 Icp= I0로 표현된다.또한, 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치의 변이는 도 9에서 "CP 전류 상태"로 나타낸다.
상기 구성에 따라서, 데이터 인터페이스(6)는 입력되는 데이터 신호에 기초하여 분할치(N), 프로그래머블 분할기(5)에 설정될 계수치(M), 신속 로크 타이머 회로(7)를 결정하고, 결정된 분할치(N)와 프로그래머블 분할기(5)와 신속 로크 타이머 회로(7)에 출력한다. 한편, 신속 로크 타이머 회로(7)는 계수치(M)가 상기와 같이 설정된 경우에 계수가 새로이 개시되도록 데이터 인터페이스(6)의 인에이블 카운터(EC1)로부터 입력되는 인에이블 신호의 상승 에지에 반응하여 프로그래머블 카운터(CP1)에서 계수치(M)를 개시한다. 따라서, 신속 로크 타이머 회로(7)는 기준 신호(fs/R)의 "M" 사이클이 계수될 때까지 타이머 신호(flosw)를 출력한다.
본 실시예에 따른 PLL 회로에 있어서, 출력 전류 신호(Icp)가 높은 레벨(Icp = I0+ I1)로 있는 동안, 즉 신속 로크 타이머 회로(7)가 타이머 신호(flosw)를 출력하는 동안에 로크업 속도를 고속화하도록 되어 있다. 이와는 반대로, 출력 전류 신호(Icp)가 낮은 레벨(Icp = I0)로 있는 동안, 즉 신속 로크 타이머 회로(7)가 타이머 신호(flosw)를 출력하지 않는 동안에 C/N비를 높이도록 되어 있다.
도 9는 8이 상기한 계수치(M)(M=8)로 설정된 경우를 도시한 타이밍 챠트이다. 프로그래머블 카운터(CP1)의 n 비트의 출력 신호를 이용하여, 프로그래머블 카운터(CP1)부터의 출력신호는 신속 로크 타이머 회로(7)의 출력 신호(flosw)(=타이머 신호)가 된다. 이 경우에 있어서, 신속 로크 타이머 회로(7)의 설정 시간(T)은 (1/(기준신호의 주파수))X M으로 표현되고, 간략해서 T = (1/(fs/R))X M이 된다.
상기한 설명에 있어서, 신속 로크 타이머 회로(7)의 프로그래머블 카운터(CP1)에서 계수치(M)를 8(M=8)로 설정된 경우를 설명한다. 다음에서, 계수치(M)가, 예를 들면 도 11 및 12를 상세히 참조하여 1(M=1) 및 15(M=15)로 설정될 때 프로그래머블 카운터(CP1)의 각각의 동작을 설명한다.
(프로그래머블 카운터(CP1)(M=1)의 동작)
예를 들면, 계수치(M)=1이 도 8에 도시된 프로그래머블 카운터(CP1)에 설정될 때, 계수치 설정 신호(FLK 1 내지 FLK 4)에 관하여, 오직 신호 FLK 1만이 "1"로 설정되고, 다른 신호 FLK 2, FLK 3는 도 11에 도시된 바와 같이 "0"으로 설정된다.
그러므로, 이 설정에서, 신호는 설정/리셋 D 플립플롭 SR-D-FF1의 S 입력에 입력, 즉 NAND 회로(NAND 16)으로부터 출력된 신호는 리셋 신호(Reset)가 입력되는 동안에 기준 신호(fs/R)가 "1'일때 기간동안 "1"이고, 다른 기간에는 "0"이다.
한편, 신호는 설정/리셋 D 플립플롭 SR-D-FF2 내지 설정/리셋 D 플립플롭 SR-D-FF4의 S입력에 입력, 즉 NAND 회로(NAND 16, NAND 20, NAND 22)로부터 출력되는 신호는 모든 기간에 "1"이다.
또한, 신호는 설정/리셋 D 플립플롭 SR-D-FF1의 R 입력에 입력, 즉 NAND 회로(NAND 17)로부터 출력된 신호는 기준신호(fs/R)와 리셋 신호(Reset)가 입력되는 동안의 기간에는 "0"이고, 다른 기간에는 "1"이다.
한편, 신호는 설정/리셋 D 플립플롭 SR-D-FF2 내지 설정/리셋 D 플립플롭 SR-D-FF4의 R입력에 입력, 즉 NAND 회로(NAND 19, NAND 21, NAND 23)로부터 출력되는 신호는 모든 기간에 "1"이다.
따라서, 설정/리셋 D 플립플롭 SR-D-FF1의 Q출력으로부터 출력되는 출력신호 "SR-D-FF1 Q"는 S입력에 입력되는 신호가 "1'일 경우에 "0"으로 고정된다. 또한, 설정/리셋 D 플립플롭 SR-D-FF2 내지 설정/리셋 D 플립플롭 SR-D-FF4의 Q 출력으로부터 출력되는 출력신호 "SR-D-FF2 Q" 내지 " SR-D-FF4 Q"는 R 입력에 입력되는 신호가 "1"이 되는 경우에 "1"로 고정된다.
따라서, 설정/리셋 D 플립플롭 SR-D-FF1의 Q출력으로부터 출력되는 신호는 인버터(INV 13)에 반응하여 "1"로 변환, 즉 기준 신호(fs/R)가 발생한다. 반전된 신호 "SRD-FF1 Q"와 기준 신호(fs/R)의 논리곱이 된 후에 "SRD-FF1 Q"는 스트로브 신호(인버터(INV 14)의 출력)로서 설정/리셋 D 플립플롭 SR-D-FF2의 Cp입력에 입력된다.
이와는 반대로, 설정/리셋 D 플립플롭 SR-D-FF2의 Cp입력의 입력, 즉인버터(INV 14)로부터 출력되는 신호(INV 14)는 모든 기간에 "0"이며, 이에 의해 설정/리셋 D 플립플롭 SR-D-FF2의 Q출력으로부터 출력되는 "SRD-FF2 Q"는 "1"로 고정되며 불변이다.
부가적으로, 설정/리셋 D 플립플롭 SR-D-FF3과 SR-D-FF4에 관하여, 각각의 Cp입력에 스트로브 신호로서 입력되는 신호는 모든 기간에 "0"이다. 그러므로, 설정/리셋 D 플립플롭 SR-D-FF3의 Q출력으로부터 출력되는 SRD-FF3 및 SRD-FF4는 "1"로 고정되며 불변이다.
상기한 바와 같이, NAND 회로(NAND 11)의 출력 파형으로서 설정/리셋 D 플립플롭 SR-D-FF1 내지 SR-D-FF4의 Q출력으로부터 출력되는 신호의 논리곱의 변환된 값이 출력되고, 기준 신호(fs/R)의 한 사이클 시간에 "1"이 출력된다. 즉, 본 동작예에 있어서, 프로그래머블 카운터(CP1)로부터의 타이머 신호(flosw)는 기준 신호(fs/R)의 한 사이클 기간 동안 출력된다. 이는 모든 계수치 설정 신호(FLK 1 내지 FLK 4)가 "1"로 설정될 때 프로그래머블 카운터(CP1)에 설정된 계수치(M)는 "1)(M=1)이라는 것을 나타낸다.
(프로그래머블 카운터(CP1)(M=15)의 동작)
다음은, 프로그래머블 카운터(CP1)에 계수치M=15로 설정되는 것을 도 12를 참조하여 설명한다.
이 경우에 있어서, 래치 회로(DL1)로부터 입력되는 모든 계수치 설정 신호(FLK 1 내지 FLK 4)는 "1'로 설정된다.
그러므로, 본 실시예에 있어서, 신호는 설정/리셋 D 플립플롭 SR-D-FF1 내지SR-D-FF4의 S입력으로 입력, 즉 NAND 회로(NAND 16, NAND 18, NAND 20, NAND 22)로부터 출력되는 신호는 리셋 신호(Reset)가 입력되는 동안에 기준 신호(fs/R)가 "1"일때의 기간에 "1"이며, 다른 기간에는 "0"이다.
또한, 신호는 설정/리셋 D 플립플롭 SR-D-FF1 내지 SR-D-FF4의 R입력으로 입력, 즉 NAND 회로(NAND 17 NAND 19, NAND 21, NAND 23)로부터 출력되는 신호는 리셋 신호(Reset)가 입력되는 모든 기간에 "1'이다.
여기에서, 설정/리셋 D 플립플롭 SR-D-FF1 내지 SR-D-FF4의 S입력으로 인지되는 신호는 각각의 입력의 게이트에 배열되어 있는 인버터에 의해 도 12에 도시된바와 같이 변환된다.
그 밖에, 설정/리셋 D 플립플롭 SR-D-FF1 내지 SR-D-FF4의 각각의 Q입력으로 출력되는 신호는 상기한 바와 같은 동작으로 결정된다.
따라서, 설정에 있어서, 신호는 NAND 회로(NAND 11)로부터 출력, 즉 각각의 Q출력으로부터의 출력 신호의 논리곱의 변환치는 "1', 즉 기준 신호(fs/R)가 15 사이클 주기가 되고 차후로 "0"이 된다.
이것은 계수치 M=15가 프로그래머블 카운터(CP1)에서 달성된다는 것을 의미한다.
(챠지 펌프 회로(2: 도 9)의 동작)
또한, 타이머 신호(flosw)가 도 9의 타이밍 챠트와 같이 신속 로크 타이머 회로(7)로부터 입력되는 경우의 챠지 펌프 회로(2)의 동작에 대하여 설명한다. 타이밍 챠트에 대한 설명에 있어서, 프로그래머블 카운터(CP1)에서 설정되는계수치(M)는 8(M=8)이다.
도 9에 도시된 바와 같이, 챠지 펌프 회로(2)로부터의 출력 전류 신호(Icp)의 전류치(Icp, A)는 신속 로크 타이머 회로(7)로부터의 타이머 신호(flosw)와 동기화되도록 스위치된다. 즉, 타이머 신호(flosw)가 고 레벨(flosw=고)일 때의 기간 동안에 챠지 펌프 회로(2)에서의 스위치(SW1)는 온 상태(도전 상태)이고, LPF 3에 공급되는 전류는 큰값(Icp = I0+I1)으로 설정된다. 타이머 신호(flosw)가 저 레벨(flosw=저) 일 때의 기간 동안에 챠지 펌프 회로(2)의 스위치(SW1)는 오프 상태(폐쇄 상태)이고, LPF 3에 공급되는 전류는 작은 값(Icp=I0)으로 설정된다.
본 동작에 따라서, 로크업 시간은 타이머 신호(flosw)가 고 레벨인 동안의 기간에 짧아진다. 또한, 고 C/N비가 타이머 신호(flosw)가 저 레벨인 동안의 기간에 달성된다.
(PLL 회로의 동작)
또한, 도 9를 참조하여 도 4에 도시된 PLL 회로의 주파수 동작에 대하여 상세히 설명한다. 도 9에 도시된 바와 같이, 본 발명에 따른 PLL 회로에서, PLL 회로가 동조될 발진 신호(f0)의 주파수에 대한 채널 설정은 f1(Hz)으로부터 f2(Hz)로 스위치된다. 신속 로크 타이머 회로(7)에 입력되는 인에이블 신호(Enable)의 발생에 따라 스위칭 타이밍과 동기화되는 프로그래머블 카운터(CP1)의 계수치(M)를 리셋한다. 이 경우에, 타이머 신호(flosw)는 상기한 바와 같이 챠지 펌프 회로(2)에서 스위치(SW1)에 입력되며, 챠지 펌프 회로(2)로부터의 출력 전류 신호(Icp)의 전류치(Icp, A)는 비교적 큰값(Icp = I0+I1)으로 변한다. 그러므로, 전체 PLL 회로의 댐핑 팩터는 비교적 큰값으로 변경되고 PLL 회로는 안정된 상태로 수렴되며, 이에 의해 발진 신호(f0)(그것의 주파수는 f2(Hz)로 스위칭)의 로크업 타임을 감소시키는 것이 가능하다.
따라서, PLL 회로는 신속 로크 타이머 회로(7)가 타이머 신호(flosw)를 출력하는 기간후에 로크된 상태로 있기 때문에, 신속 로크 타이머 회로(7)는 챠지 펌프 회로(2)에서 스위치(SW1)를 차단하는 레벨까지 타이머 신호(flosw)의 레벨을 스위치한다. 이에 의해 챠지 펌프 회로(2)로부터 출력되는 출력 전류 신호(Icp)의 전류치(Icp, A)는 비교적 작은 값으로 변한다. 따라서, 전체 PLL 회로의 댐핑 팩터는 비교적 작은 값으로 변화되고 PLL 회로는 안정된 상태를 유지하기 위하여 동작되고, 이에 의해 전체 PLL 회로의 C/N특성을 개선할 수 있다.
(제 1 실시예의 효과)
본 실시예에 따른 PLL 회로는 채널(주파수)을 스위칭할 때 신속 로크 타이머 회로(7)의 타이머 설정의 변경을 자유롭게 할 수 있다. 그러므로, 챠지 펌프 회로(2)로부터의 전류치(Icp, A)에 대한 스위칭 동작을 임의의 시간, 즉 임의의 시간 간격을 기초로 하여 할 수 있다. 이것은 본 실시예에 따라서 로크업 타임을 임의의 시간 간격으로 할 수 있음을 의미하고, 또한 C/N특성을 개선할 수 있다는 것을 의미한다.
이것은 본 구성에 있어서, 충분한 전류가 언로크 상태에서 루프 게인의 기능과 연관하여 로크업 타임을 가속하도록 LPF 3에 포함된 캐패시터에 공급된다. 즉, 본 실시예에 따라서, 최적의 댐핑 팩터의 설정이 가능하다.
더욱이, 본 실시예에 따른 PLL 회로에 있어서, LPF 3에 공급되는 전류의 전류치는 임의 시간으로 스위치할 수 있기 대문에, 로크업 타임을 단축하는 것이 가능하고 LPF 3에 대한 필터 상수의 설정에 의해 언스웨이드 C/N특성을 개선할 수 있다.
(제 2 실시예)
다음은, 본 발명의 제 2 실시예를 첨부된 도면을 참조하여 설명한다. 제 2 실시예에 있어서, 주요 기본 구조는 상기 제 1 실시예의 것과 동일하나, 제 1 실시예의 신속 로크 타이머 회로(7)로부터의 출력 신호(flosw)가 출력단에 구비, 즉 프로그래머블 카운터(CP1)의 출력단에 구비되어 있는 것만이 다르다.
(구조에 대한 설명)
다음에, 본 실시예에 따른 PLL 회로의 구조를 도 13을 참조하여 상세히 설명한다. 도 13은 본 실시예에 다른 PLL 회로의 구조를 도시한 블럭 다이어그램이다.
도 13을 보면, 본 실시예에 따른 PLL 회로는 제 1 실시예에 따른 PLL 회로와 유사하게, 위상 비교 디텍터(PD, 1)와, 챠지 펌프 회로(CP, 2)와, 전압 제어 발진기(VCO, 4)와, 프로그래머블 분할기(1/N)와, 데이터 인터페이스(6)를 구비한다. 구조와 기능은 제 1 실시예의 것과 동일하여 상세한 설명은 생략한다.
부가적으로, 다른 구성 성분과 같이, 본 실시예의 특징인 로우 패스 필터(LPF 13)와 신속 로크 타이머 회로(17)가 구비된다. 구조에 있어서, 프로그래머블 카운터(CP1)로부터 출력되는 타이머 신호(flosw)는 신호(flksw)(필터 스위칭 신호)를 발생시키기 위하여 이용되며, 이는 LPF 13에서 필터 상수를 신속 로크 타이머 회로(17)와 LPF 13에서 스위치한다. 그러므로, 제 2 실시예에 따라, LPF 13의 필터 상수는 PLL 회로가 로크업 상태 이전과 이후에 스위치된다. 그러므로, 제 1 실시예와 비교하여 로크업 타임이 더 감소되며 고 C/N비를 달성 할 수 있다. 동작은 이하에서 도면을 참조하여 더욱 상세히 설명한다.
(신속 로크 타이머 회로(17)의 구조)
도 14는 제 2 실시예에 따라 챠지 펌프 회로(2)와, LPF 13과, 신속 로크 타이머 회로(17)의 회로를 도시한다. 이하에서, 신속 로크 타이머 회로(17)의 회로를 설명한다.
도 14를 참조하면, 제 2 실시예에 따른 신속 로크 타이머 회로(17)는 제 1 실시예의 신속 로크 타이머 회로와 유사한 프로그래머블 카운터(CP1)와 데이터 래치 회로(DL1)를 포함한다. 프로그래머블 카운터(CP1)와 데이터 래치 회로(DL1)의 구조와 동작은 제 1 실시예의 것과 동일하다. 오직 다른 것은 본 실시예에 있어서, 프로그래머블 카운터(CP1)의 출력단, 즉 타이머 신호(flosw)의 출력은 두개로 분할된다. 하나는 제 1 실시예와 유사하게 챠지 펌프 회로(2)(N-MOSFET Q8의 게이트)의 스위치(SW1)에 입력되고 다른 하나는 신속 로크 타이머 회로(17)에 새로이 배열된 N-MOSFET Q9의 게이트에 접속된다.
더욱이, 신속 로크 타이머 회로(17)내의 N-MOSFET Q9의 소스와 드레인은 각각 LPF 13 내에 포함된 저항(R3)과 그라운드선에 접속된다.
따라서, 본 구조에 따라서, 새로이 배열된 N-MOSFET Q9은 필터 신호(flksw)가 발생되도록 타이머 신호(flosw)가 출력되는 기간 동안에 통전 상태가 된다. 이에 의해, 본 실시예에 따라서, 타이머 신호(flosw)가 출력되는 기간 동안에, LPF의 필터 특성은 변하며, 이에 의해 로크업 타임이 감소되고 C/N 특성이 개선된다.
(위상 노이즈 특성)
본 실시예에서 LPF 13 의 필터 특성이 변하는 이유를 도면을 참조하여 상세히 설명한다.
전형적으로, PLL 회로의 특성을 결정하는 두개의 중요한 파라미터가 있다. 하나는 루프 밴드폭이다. 다른 하나는 위상 마진이다. 이 둘은 PLL 회로내에서 PLL루프의 안정도를 결정하는 파라미터이다. PLL 회로의 특성인 위상 노이즈 특성과 로크업 타임 특성은 또한 두개의 파라미터에 의해 결정된다.
위상 노이즈 특성은 루프 밴드폭에 따라 결정되며 이는 LPF 13의 필터 특성을 결정하는 파라미터중의 하나이다. 루프 밴드폭은 로우 패스 필터(13)의 구성을 변경하여 비교적 자유롭게 변경할 수 있다.
그러나, 위상 노이즈 특성과 로크업 타임은 루프 밴드폭을 변경하는 경우에 서로 반대의 행동을 나타낸다. 이를 도 15를 참조하여 설명한다. 도 15는 위상 노이즈 특성과 루프 밴드폭의 주파수 로크업 타임을 나타낸 그래프이다.
도 15에 있어서, 루프 밴드폭(KHz)은 수평축으로 나타내고 위상 노이즈 특성(dBc/Hz)과 로크업 타임(ms)은 가로축에 나타낸다. 또한, 선 A는 "위상 노이즈 대 루프 밴드폭"을 나타내며, 점선 B는 "로크업 타임 대 루프 밴드폭"을 나타낸다.
도 15에서 보는 바와 같이, 위상 노이즈 특성은 루프 밴드폭이 좁아 질 때, 즉 주파수가 나아질 때 더욱 바람직한 값을 나타낸다. 한편, 로크업 타임은 루프 밴드폭이 확장, 즉 주파수가 높아질 때 더 바람직한 값을 나타낸다.
그러므로, PLL 회로는 LPF 13의 루프 밴드폭이 위상 노이즈 특성을 개선하고 PLL 회로의 로크업 타임을 연장하기 위하여 좁아지도록 구성된다. 이와는 반대로, PLL 회로는 LPF 13의 루프 밴드폭이 로크업 타임이 단축되도록 넓게 되도록 구성된다면, PLL 회로의 위상 노이즈 특성은 저하된다.
따라서, 본 실시예의 다른 구조에 있어서, 반대 특성을 해결하기 위하여, LPF 13에 직렬로 접속된 저항, 캐패시터는 이단 구조를 형성하도록 병렬로 배열되고, 루프 밴드폭은 PLL이 로크되기 전후에 스위치된다.
(로우 패스 필터(13)의 구조)
도 14를 보면, 본 실시예에 따른 LPF 13의 회로를 도시하며, 로우 패스 필터(13)는 두개의 캐패시터(C1, C2)와 두개의 저항(R3, R4)을 포함한다.
이 구조에 있어서, 와이어링의 챠지 펌프 회로(2)의 한측면에 배열된 캐패시터(C1)의 한단은 출력 전류 신호(Icp)가 흐르는 와이어에 접속되어 있고, 다른 단은 그라운드(어스)에 접속되어 있다. 일반적으로, 1차 LPF는 오직 상기 구성 성분만을 가진다. 그러나, 본 실시예에 있어서, 다른 하나의 캐패시터(C2)가 2차 LPF를 형성하기 위하여 와이어와 그라운드 사이의 캐패시터(C1)에 병렬로 구비되어 있다.
캐패시터(C2)의 한단은 캐패시터(C1)의 것과 유사하게 출력 전류 신호(Icp)가 흐르는 와이어에 접속되어 있으며, 다른 단은 캐패시터(C2)와 그라운드 사이에서 병렬로 배열된 각각의 저항(R3, R4)에 접속된다.
또한, 저항(R3)의 한단은 캐패시터(C2)에 접속되고 다른 단은 그라운드에 접속된다. 한편, 저항(R3)의 한단은 캐패시터(C2)에 접속되고, 다른 단은 P-MOSFET Q9의 드레인측에 접속된다.
이 구조에 있어서, N-MOSFET Q9는 타이머 신호(flosw)가 프로그래머블 카운터(PC1)로부터 출력되는 기간 동안에 통전 상태이다.
따라서, 본 실시예에 따른 LPF 13이 언로크 상태하에서, N-MOSFET Q9는 타이머 신호(flosw)가 고 레벨(flosw=고)에 있는 동안에 온 상태(통전 상태)에 있기 때문에, 전류는 LPF 13 내의 저항(R4)와 병렬로 접속된 저항(R4)내에서 통전되고, 저항(R3)을 경유하여 전파되는 필터 스위칭 신호를 발생시킨다. 그러므로, 전체 LPF 13의 저항치(R)는, R=(R3 X R4)/(R3 + R4)(Ω)으로 표현되고, 루프 밴드폭은 넓게 설정된다. 이와는 대조적으로, LPF 13 이 로크 상태하에서, N-MOSFET Q9는 타이머 신호(flosw)가 저 레벨(flosw=저)에 있는 동안에 오프 상태(차단 상태)에 있기 때문에, 저항(R3)은 LPF 13 내에서 데드이다. 그러므로, LPF 13 내에서 저항치(R)는 오직 R4뿐이며, 루프 밴드폭은 좁게 설정된다.
(제 2 실시예에 따른 동작)
다음은 제 2 실시예에 따른 PLL 회로의 동작에 대하여 도면을 참조하여 상세히 설명한다. 결국, 설명에서, 신속 로크 타이머 회로(17)내에 포함되어 있는 프로그래머블 카운터(PC1)에 설정되는 계수치(M)는 8(M=8)이다.
본 실시예에 있어서, 데이터 신호(Data), 클럭 신호(Clock), 설정/리셋 D 플립플롭 SR-D-FF4의 Q 출력으로부터 출력되는 신호 SR-D-FF4와, 기준 신호(fs/R)는 제 1 실시예의 것과 동일하다.
이러한 구조에 있어서, 타이머 신호(flosw)는 제 1 실시예와 유사하게 기준 신호(fs/R)를 계수하는 기간중에 "1"로 신속 로크 타이머 회로(17)의 프로그래머블 카운터(PC1)로부터 출력된다.
제 2 실시예에 따라서, 출력된 타이머 신호(flosw)는 제 1 실시예에서와 같은 방법으로 챠지 펌프 회로(2)의 스위치(SW1)에 입력된다. 또한, 동시에, 타이머 신호(flosw)는 신속 로크 타이머 회로(17)에 새로이 구비된 스위치(SW2, N-MOSFET Q9)에 입력된다.
타이머 신호(flosw)는 N-MOSFET Q9(스위치(SW2))의 게이트에 입력되고, 스위치(SW2)는 온 상태(통전 상태)가 되고, 전류는 저항(R3)으로 흐른다. 이 경우에 흐르는 신호는 필터 스위칭 신호(flksw)(도 16에서 "필터 상수 변경 신호")이다. 부가적으로, 저항(R3, R4)이 캐패시터(C2)와 LPF 13의 그라운드 사이에 병렬로 배열되어 있기 때문에, 그 사이의 저항치(R)는, R=(R3 X R4)/(R3 + R4)(도 16에서 C2와 GND 사이의 저항치라 한다)으로 표현된다. 결국, 필터 스위칭 신호(flksw)가 출력되지 않을 때, 캐패시터(C2)와 그라운드(GND) 사이의 저항치(R)는 저항 (R4)의 값, 즉 R=R4이다. 따라서, 타이머 신호(flosw)가 "1"일때와 "0"일 때 사이를 비교하여, 캐패시터(C2)와 그라운드(GND) 사이의 저항치(R)는 신호(flosw)가 "1"일때가 작다.
캐패시터(C2)와 그라운드(GND) 사이의 저항치(R)가 상기보다 작을 때, LPF13 의 시간 상수는 없어지고 이에 의해 루프 밴드폭은 넓어진다.
그러므로, 도 15에 도시된 바와 같이, 타이머 신호(flosw)가 출력되는 기간 동안에 루프 밴드폭의 값은 비교적 크다. 그러므로, 로크업 타임은 짧아진다. 한편, 타이머 신호(flosw)가 출력되지 않는 기간 동안에 루프 밴드폭의 값은 비교적 작다. 그러므로, 바람직한 C/N 특성이 얻어진다. 이는 제 2 실시예가 제 1 실시예와 비교하여 더욱 양호한 효과를 가져오는 것을 의미한다.
상기한 바와 같이, 본 발명에 따른 PLL 회로에 있어서, 타임 베이스는 채널(주파수)을 스위칭하는 경우에 신속 로크 타이머 회로의 타이머 설정에 의해 자유로이 변경할 수 있다. 그러므로, 챠지 펌프 회로로부터 공급되는 전류에 대한 스위칭 동작은 임의의 타임 베이스로 제어 할 수 있다.
그러므로, 언로크 상태에서 루프 게인의 변이에 따라 LPF에 포함된 캐패시터에 충분한 전류를 공급하는 것이 가능하고, 최적의 댐핑 팩터가 설정된다.
더욱이, 제 1 실시예에 따른 PLL 회로가 타임 베이스를 자유로이 설정되도록 구성되어 있기 때문에, LPF의 필터 상수에 대한 설정에 관계없이 미세한 조정을 행할 수 있도록 로크업 타임을 가속할 수 있다.
또한, 본 발명의 제 2 실시예에 따른 PLL 회로에 있어서, PLL 회로에서 가장 중요한 파라미터인 PLL루프의 안정도 팩터를 개선할 수 있는 효과가 달성된다.
또한, 본 발명에 따른 PLL 회로는 특정한 치수에 제한되지 않으며, 예를 들면 단일 패키지내에 패킹할 수 있다. 이러한 단일 칩 회로에 있어서, 분할비를 제어하기 위한 마이크로컴퓨터는 칩의 외부에 구성 또는 칩내에 포함시킬 수도 있다.
본 발명의 양호한 실시예를 특정한 용어를 사용하여 설명하였으나, 이는 예증이 목적이며, 본 청구범위에 본 발명의 기술사상이나 영역을 벗어남이 변경 및 수정으루 하여도 본 기술분야에 숙달된자들에게는 명백할 것이다.

Claims (39)

  1. PLL 회로에 있어서,
    입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교 수단과;
    위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
    챠지 펌프 수단으로부터 출력되는 출력 전류 신호의 값을 스위칭하기 위한 신속 로크 타이머 회로를 구비하고, 여기에서,
    신속 로크 타이머 회로는 출력 전류 신호의 값을 스위칭하기 위하여 챠지 펌프에 로크 또는 로크업하기 위하여 타이머 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  2. PLL 회로에 있어서,
    입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교 수단과;
    위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
    챠지 펌프 수단으로부터 출력되는 출력 전류 신호의 값을 스위칭하기 위한 신속 로크 타이머 회로를 구비하고, 여기에서,
    신속 로크 타이머 회로는 출력 전류 신호의 값을 스위칭하기 위하여 챠지 펌프에 로크 또는 로크업하기 위하여 타이머 신호를 출력하고;
    고 C/N 비를 얻기 위한 로크업하는 언로크 기간과 고속 로크업을 얻기 위한 로크 기간은 전류 신호의 값에 기초하여 임의의 간격으로 스위치되는 것을 특징으로 하는 PLL 회로.
  3. PLL 회로에 있어서,
    입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교 수단과;
    위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
    챠지 펌프 수단으로부터 출력되는 출력 전류 신호의 값을 스위칭하기 위한 신속 로크 타이머 회로와;
    로우 패스 필터와;
    발진기 제어 수단을 구비하고, 여기에서,
    신속 로크 타이머 회로는 출력 전류 신호의 값을 스위칭하기 위하여 챠지 펌프에 로크 또는 로크업하기 위하여 타이머 신호를 출력하고;
    신속 로크 타이머 회로는 입력되는 분할비 설정 데이터에 따라 분할되는 기본 신호를 계수하여 임의의 간격으로 챠지 펌프 회로로부터 출력되는 출력 전류 신호의 값을 스위치하고 고속의 로크업 타임과 고 C/N비 특성을 얻는 것을 특징으로 하는 PLL 회로.
  4. PLL 회로에 있어서,
    입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교 수단과;
    위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
    챠지 펌프 수단으로부터 출력되는 출력 전류 신호의 값을 스위칭하기 위한 신속 로크 타이머 회로와;
    입력되는 데이터에 기초하여 출력 전류 신호의 값을 스위치하기 위한 신속 로크 타이머 수단에 대면하는 데이터 인터페이스 수단과;
    로우 패스 필터로부터 출력되는 발진기 제어 신호에 기초하여 발진 신호를 출력하는 전압 제어 발진기와;
    임의의 분할치로 발진을 신호를 분할하는 프로그래머블 카운터를 구비하고, 여기에서,
    고 C/N 비를 얻기 위한 로크업하는 언로크 기간과 고속 로크업을 얻기 위한 로크 기간은 전류 신호의 값에 기초하여 임의의 간격으로 스위치되고;
    신속 로크 타이머 회로는 출력 전류 신호의 값을 스위칭하기 위하여 챠지 펌프에 로크 또는 로크업하기 위하여 타이머 신호를 출력하고;
    신속 로크 타이머 수단은 방향에 기초하여 출력 전류치의 값을 스위칭하기 위한 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  5. PLL 회로에 있어서,
    입력되는 두 신호의 위상차에 기초하여 위상차 신호를 출력하는 위상 비교수단과;
    위상차 신호에 기초하여 출력 전류 신호를 출력하는 챠지 펌프 회로와;
    챠지 펌프 수단으로부터 출력되는 출력 전류 신호의 값을 스위칭하기 위한 신속 로크 타이머 회로와;
    로우 패스 필터와;
    발진기 제어 수단과;
    입력되는 데이터에 기초하여 출력 전류 신호의 값을 스위치하기 위하여 신속 로크 타이머 수단을 대면하는 데이터 인터페이스 수단과;
    로우 패스 필터로부터 출력되는 발진기 제어 신호에 기초하여 발진 신호를 출력하는 전압 제어 발진기와;
    임의의 분할치로 발진을 신호를 분할하는 프로그래머블 카운터를 구비하고, 여기에서,
    신속 로크 타이머 회로는 출력 전류 신호의 값을 스위칭하기 위하여 챠지 펌프에 로크 또는 로크업하기 위하여 타이머 신호를 출력하고;
    신속 로크 타이머 회로는 입력되는 분할비 설정 데이터에 따라 분할되는 기본 신호를 계수하여 임의의 간격으로 챠지 펌프 회로로부터 출력되는 출력 전류 신호의 값을 스위치하고 고속의 로크업 타임과 고 C/N비 특성을 얻고;
    신속 로크 타이머 수단은 방향에 기초하여 출력 전류치의 값을 스위칭하기 위한 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  6. 제 1 항에 있어서,
    스위치를 포함하는 챠지 펌프는 N-MOSFET를 구비하고;
    타이머 신호는 N-MOSFET의 게이트내로 입력되는 것을 특징으로 하는 PLL 회로.
  7. 제 1 항에 있어서,
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하고;
    스위치는 N-MOSFET를 포함하고;
    타이머 신호는 N-MOSFET의 게이트내로 입력되는 것을 특징으로 하는 PLL 회로.
  8. 제 1 항에 있어서, 위상 비교 수단은:
    입력되는 두개의 신호가 각각 입력되는 복수의 제 1 NAND 회로와;
    복수의 리셋/설정 플립플롭과;
    입력측이 제 1 NAND 회로의 각 출력 포트와 리셋/설정 플립플롭의 각 출력 포트에 접속된 제 2 NAND 회로와;
    입력측이 NAND회로의 각 출력 포트와, 리셋/설정 플립플롭의 각 출력 포트와, 제 2 NAND 회로의 출력 포트에 접속된 복수의 제 3 NAND 회로를 포함하고, 여기에서,
    제 3 NAND회로의 각 출력 포트는 제 1 NAND회로의 각 입력 포트에 접속되고;
    챠지 펌프에 입력될 두 신호는 제 3 NAND회로의 각 출력 포트로부터 출력되는 것을 특징으로 하는 PLL 회로.
  9. 제 2 항에 있어서, 분할비 설정 데이터는:
    외부 신호와 동기화하기 위한 클럭 신호와;
    출력 전류 신호의 전류치를 스위칭하기 위한 간격을 특정화하기 위한 데이터 신호와;
    출력 전류 신호의 전류치를 스위칭하기 위한 인에이블 신호를 포함하는 것을 특징으로 하는 PLL 회로.
  10. 제 3 항에 있어서,
    신속 로크 타이머는 로우 패스 필터의 소정의 밴드폭을 스위칭하기 위한 신호를 출력하는 필터 스위칭 수단을 더 포함하고;
    로우 패스 필터는 병렬로 접속된 제 1 필터 수단과 제 2 필터 수단을 포함하고, 여기에서 제 1 필터 수단으로부터 출력된 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트로 입력되고, 제 2 필터 수단은 제 1 저항, 제 2 저항, 캐패시터를포함하며, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병열로 접속되고, 제 1 및 제 2 저항은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되는 것을 특징으로 하는 PLL 회로.
  11. 제 3 항에 있어서,
    신속 로크 타이머는 로우 패스 필터의 소정의 밴드폭을 스위칭하기 위한 신호를 출력하는 필터 스위칭 수단을 더 포함하고;
    로우 패스 필터는 병렬로 접속된 제 1 필터 수단과 제 2 필터 수단을 포함하고, 여기에서 제 1 필터 수단으로부터 출력된 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트로 입력되고, 제 2 필터 수단은 제 1 저항, 제 2 저항, 캐패시터를 포함하며, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병열로 접속되고, 제 1 및 제 2 저항은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되고;
    필터 스위칭 수단은 출력 전류 신호의 전류치가 스위치될 때 소정의 루프 밴드폭을 스위치하는 것을 특징으로 하는 PLL 회로.
  12. 제 3 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단과;
    로우 패스 필터의 소정의 루프 밴드폭에 대한 신호를 출력하는 필터 스위칭 수단을 더 포함하는 신속 로크 타이머와;
    필터 스위칭 수단으로부터 출력괴는 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트내로 입력되고, 제 2 필터는 제 1 저항과, 제 2 저항과, 캐패시터를 포함하고, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병렬로 접속되고, 제 1 및 제 2 저하은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되며, 병렬로 접속된 제 1 및 제 2 필터 수단을 포함하는 로우 패스 필터를 포함하는 것을 특징으로 하는 PLL 회로.
  13. 제 3 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단과;
    로우 패스 필터의 소정의 루프 밴드폭에 대한 신호를 출력하는 필터 스위칭 수단을 더 포함하는 신속 로크 타이머와;
    필터 스위칭 수단으로부터 출력괴는 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트내로 입력되고, 제 2 필터는 제 1 저항과, 제 2 저항과, 캐패시터를 포함하고, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병렬로 접속되고,제 1 및 제 2 저하은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되며, 병렬로 접속된 제 1 및 제 2 필터 수단을 포함하는 로우 패스 필터와;
    출력 전류 신호의 전류값이 스우치됨에 따라 소정의 루프 밴드폭을 스위칭하는 필터 스위칭 수단을 포함하는 것을 특징으로 하는 PLL 회로.
  14. 제 3 항에 있어서,
    신속 로크 타이머는 로우 패스 필터의 소정의 밴드폭을 스위칭하기 위한 신호를 출력하는 필터 스위칭 수단을 더 포함하고;
    로우 패스 필터는 병렬로 접속된 제 1 필터 수단과 제 2 필터 수단을 포함하고, 여기에서 제 1 필터 수단으로부터 출력된 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트로 입력되고, 제 2 필터 수단은 제 1 저항, 제 2 저항, 캐패시터를 포함하며, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병열로 접속되고, 제 1 및 제 2 저항은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력을 포함하는 것을 특징으로 하는 PLL 회로.
  15. 제 3 항에 있어서,
    신속 로크 타이머는 로우 패스 필터의 소정의 밴드폭을 스위칭하기 위한 신호를 출력하는 필터 스위칭 수단을 더 포함하고;
    로우 패스 필터는 병렬로 접속된 제 1 필터 수단과 제 2 필터 수단을 포함하고, 여기에서 제 1 필터 수단으로부터 출력된 신호는 제 1 저항을 통하여 제 2 필터의 입력 포트로 입력되고, 제 2 필터 수단은 제 1 저항, 제 2 저항, 캐패시터를 포함하며, 제 1 및 제 2 저항은 캐패시터를 통하여 제 1 필터 수단에 병열로 접속되고, 제 1 및 제 2 저항은 캐패시터에 병렬로 접속되고, 제 2 저항은 그라운드되고;
    필터 스위칭 수단은 출력 전류 신호의 전류치가 스위치될 때 소정의 루프 밴드폭을 스위치하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력을 포함하는 것을 특징으로 하는 PLL 회로.
  16. 제 4 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하는 것을 특징으로 하는 PLL 회로.
  17. 제 4 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단과;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력을 포함하는 것을 특징으로 하는 PLL 회로.
  18. 제 4 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  19. 제 4 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  20. 제 4 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  21. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력을 포함하는 것을 특징으로 하는 PLL 회로.
  22. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    설정/리셋 D 플립플롭인 플립플롭 회로를 포함하는 것을 특징으로 하는 PLL 회로.
  23. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력을 포함하고,
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  24. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력을 포함하고,
    제 3 NAND회로로부터의 출력은 제 1 NAND 회로로 입력되고;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  25. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력을 포함하고,
    제 3 NAND회로로부터의 출력은 제 1 NAND 회로로 입력되고;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  26. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력을 포함하고,
    제 3 NAND회로로부터의 출력은 제 1 NAND 회로로 입력되고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  27. 제 4 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력을 포함하고,
    제 3 NAND회로로부터의 출력은 제 1 NAND 회로로 입력되고;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여전류를 출력하고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  28. 제 5 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하는 것을 특징으로 하는 PLL 회로.
  29. 제 5 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력을 포함하고;
    제 3 NAND회로로부터의 출력은 제 1 NAND 회로로 입력되는 것을 특징으로 하는 PLL 회로.
  30. 제 5 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  31. 제 5 항에 있어서, 데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여전류를 출력하는 것을 특징으로 하는 PLL 회로.
  32. 제 5 항에 있어서,
    데이터 인터페이스 수단은:
    신속 로크 타이머 수단에 입력되는 데이터 신호를 출력하고 동기화에 기초하여 데이터 신호를 입력하고 외부 신호에 동기화되고 클럭 신호를 수신하는 시프트 레지스터와;
    시프트 레지스터로부터 출력되는 데이터 신호의 적어도 일부분을 특정화하고, 출력 전류 신호의 값을 스위칭하는 타임을 특정화하는 래치/리셋 신호를 더 출력하는 인에이블 카운터를 포함하고,
    신속 로크 타이머 수단은:
    인에이블 카운터 수단으로부터 출력되는 래치/리셋 신호에 기초하여 입력되는 데이터 신호를 래칭하고 적어도 하나의 계수치 설정 신호를 출력하는 데이터 래치 수단과;
    적어도 하나의 계수치 설정 신호에 기초하여 계수치를 설정하고 래치/리셋 신호의 입력 개시점으로서 계수치가 설정될 때까지 기준 신호를 계수하고, 계수치의 사이클이 계수될 때까지 출력 전류 신호의 전류치를 스위칭하기 위한 타이머 신호를 출력하는 프로그래머블 계수 수단을 포함하고;
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  33. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력인 것을 특징으로 하는 PLL 회로.
  34. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    설정/리셋 D 플립플롭인 플립플롭 회로를 포함하는 것을 특징으로 하는 PLL 회로.
  35. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  36. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하는 것을 특징으로 하는 PLL 회로.
  37. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  38. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의 출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
  39. 제 5 항에 있어서,
    프로그래머블 카운터는 3개의 입력과 1개의 출력을 가지며, 여기에서 3 입력중에 2 입력은 인에이블 신호 및 분할 기본 신호 입력용이고, 이는;데이터 인터페이스로부터의 인에이블 신호의 입력 포트에 구성되는 NAND회로의 쌍과 같은 수인 복수의 플립플롭 회로와 복수의 NAND회로와;
    제 1 변환 회로를 통하여 분할된 기본 신호의 입력 포트에 구성된 제 2 변환 회로와 제 1 NAND회로와;
    인에이블 신호의 입력 포트에 구성된 쌍의 NAND회로를 형성하는 NAND회로를 통하여 입력되는 데이터 래치로부터 신호 입력을 위한 3 입력중의 나머지 입력과;
    플립플롭의 모든 Q출력이 입력되는 제 3 NAND회로를 포함하는 하나의 입력과;
    데이터 래치로부터의 신호는 각쌍의 NAND회로를 형성하는 하나의 NAND회로내로 입력되고, 각쌍의 NAND 회로를 형성하는 하나의 NAND회로부터의 출력은 쌍의 NAND회로를 형성하는 나머지 NAND회로내로 입력되고, 쌍의 NAND회로의 각 입력으로 입력되는 분할된 기본 신호의 분지 신호와 인에이블 신호와;
    플립플롭의 각 S입력으로 입력되고, 각 Q출력은 분지되고, 분지된 Q출력은 플립플롭의 각 D에 입력되고, 각 나머지 Q출력은 제 4 단내의 제 4 변환 회로와 제 2 단내의 제 2 NAND회로를 통하여 후단의 플립플롭내의 각 Cp에 입력되고, 제 1 NAND 회로와 제 2 변환 회로로부터의 분할된 기본 신호에 입력되고, 제 1 NAND회로와 제 2 변환 회로로부터의 분할된 기본 신호는 제 3 변환 회로와 제 4단내의 제 4 변환 회로를 통하여 제 1 단내의 플립플롭의 Cp에 입력되고 이는 제 3 변환 회로의 후단에 설정되고, 쌍의 NAND 분지를 형성하는 하나의 NAND회로를 형성하는 각각의출력과;
    제 1 NAND 회로로 입력되는 제 3 NAND회로로부터의 출력과;
    플립플롭 회로는 설정/리셋 D 플립플롭이고;
    스위치를 포함하는 챠지 펌프는 두개의 갈바노 정전 회로에 병렬로 접속되고;
    두개의 갈바노 정전 회로중의 하나는 스위치에 직렬로 접속되고,
    스위치는 타이머 신호에 기초하여 적어도 하나의 갈바노 정전 회로를 통하여 전류를 출력하고;
    인에이블 신호에 기초하여 특정화하는 기본 신호의 주파수를 스위칭하기 위한 리셋 또는 래치를 포함하는 것을 특징으로 하는 PLL 회로.
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