KR20190062251A - 비-일정 주파수 스위칭 레귤레이터 동기화를 위한 위상 록 루프 캘리브레이트 - Google Patents

비-일정 주파수 스위칭 레귤레이터 동기화를 위한 위상 록 루프 캘리브레이트 Download PDF

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리니어 테크놀러지 홀딩, 엘엘씨
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Abstract

스위칭 레귤레이터를 동기화하기 위한 캘리브레이트 회로는 스위칭 레귤레이터의 출력에 기초하여 하나 이상의 제어 신호를 발생하기 위한 위상 록 루프 회로를 포함한다. 디지털 캘리브레이트 회로는 위상 록 루프 회로로부터의 제어 신호에 기초하여 디지털 출력 신호를 제공한다. 타이머는 디지털 출력 신호 및 제어 신호에 기초하여 스위칭 레귤레이터에 스위칭 펄스를 제공할 수 있다. 위상 록 루프 회로는 스위칭 레귤레이터의 피드백 신호를 기준 클럭 신호와 동기화시키기 위해 기준 클록 신호에 기초하여 제어 신호를 조정할 수 있다.

Description

비-일정 주파수 스위칭 레귤레이터 동기화를 위한 위상 록 루프 캘리브레이트{PHASE LOCKED LOOP CALIBRATION FOR SYNCHRONIZING NON-CONSTANT FREQUENCY SWITCHING REGULATORS}
본 명세서는 일반적으로 집적 회로에 관한 것으로, 특히, 비-일정 주파수 스위칭 레귤레이터를 동기화하기 위한 위상 록 루프(PLL) 캘리브레이트에 관한 것이다.
거의 모든 전자 디바이스는 의도된 동작을 위해 하나 이상의 명시된 DC 전압을 배터리와 같은 전원으로부터 제공하기 위해 하나 이상의 전압 레귤레이터를 사용한다. 다양한 유형의 전압 레귤레이터 중에서, 스위칭 전압 레귤레이터는 특히 높은 효율로 인해 인기가 높다. 스위칭 전압 레귤레이터는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 스위칭 요소, 및 소스와 부하 사이에 인덕터, 트랜스포머 또는 캐패시터를 포함하는 에너지 스토리지를 채용할 수 있다. 스위칭 전압 레귤레이터에서, 레귤레이트는 스위칭 전압 레귤레이터의 출력-입력 전압 비를 제어하기 위해 스위칭 요소의 듀티 사이클 및/또는 주파수를 가변시킴으로써 수행될 수 있다.
스위칭 전압 레귤레이터는 일정 주파수 또는 비-일정 주파수 스위칭 레귤레이터일 수 있다. 비-일정 스위칭 레귤레이터는 일정 주파수 스위칭 레귤레이터와 비교하여 빠른 과도 응답을 가지며, 낮은 듀티 사이클로 동작할 수 있다. 비-일정 스위칭 레귤레이터는 스위칭 요소의 온-타임을 제어할 수 있는 융통성있는 단발 타이머(OST)를 사용하여 거의 일정 주파수 동작을 달성할 수 있다. OST의 사용은 높은 입력 전압을 상대적으로 낮은 출력 전압으로 변환할 수 있는 다소 낮은 듀티 사이클로 동작할 수 있게 한다. 그러나, 스위칭 주파수는 스위칭 레귤레이터의 2차 효과로 인해 여전히 현저하게 달라질 수 있다.
많은 응용은 OST가 광범위한 펄스폭을 제공할 수 있어야 하는 입력 전압(Vin), 출력 전압(Vout), 스위칭 주파수, 등과 같은 다수의 파라미터로 작동한다. 예를 들어, 벅 레귤레이터는 약 25ns 내지 2.5 초 범위 내에서 온-타임을 지원할 필요가 있을 수 있다. 통상적인 전압- 또는 전류-제어식 OST로 넓은 범위의 펄스폭을 지원하는 것은 도전이 될 수 있으며, 고 OST 게인이 요구될 수도 있다. 고 OST 게인을 제공하는 것은 지터가 더해지거나 큰 저역통과 필터 사용을 수반할 수도 있어, 비용을 증가시킨다. 그러므로, 낮은 위상 록 루프(PLL) 폐루프 게인을 가진 넓은 범위의 응용을 커버하는 것이 바람직하다.
하나 이상의 측면에서, 비-일정 주파수 스위칭 레귤레이터를 동기시키기 위한 캘리브레이트 회로가 제공된다. 캘리브레이트 회로는 스위칭 레귤레이터에 스위칭 펄스를 제공하는 타이머 및 디지털 캘리브레이트 회로를 포함하는 위상 록 루프를 포함한다. 디지털 캘리브레이트 회로는 스위칭 펄스와 관련된 펄스폭을 제어할 수 있다. 디지털 캘리브레이트 회로의 하나 이상의 입력 신호들은 타이머의 제어 입력 신호에 기초한다. 디지털 캘리브레이트 회로는 타이머의 적어도 하나의 파라미터를 제어하기 위해 디지털 출력 신호를 제공할 수 있다.
하나 이상의 실시예에서, 디지털 캘리브레이트 회로를 채용함으로써 스위칭 레귤레이터를 동기화하는 방법은, 위상 검출 회로에 의해, 스위칭 레귤레이터의 출력에 기초하여 하나 이상의 제어 신호들을 발생하는 단계를 포함한다. 방법은, 디지털 캘리브레이트 회로에 의해, 위상 검출 회로의 발생된 제어 신호들에 기초하여 타이머 회로의 펄스폭을 설정하는 단계를 더 포함한다. 발생된 제어 신호들은 타이머 회로의 주파수를 조정하기 위해 기준 클럭 신호에 기초하여 위상 검출 회로에 의해 조정될 수 있다. 발생된 제어 신호들은 스위칭 레귤레이터의 듀티 사이클이 기준 클록 신호와 동기화될 때까지 조정된다.
하나 이상의 다른 실시예에서, 파워 관리 시스템은 하나 이상의 스위칭 레귤레이터들, 및 캘리브레이트 회로를 포함한다. 캘리브레이트 회로는 위상 록 루프 회로를 사용하여 스위칭 레귤레이터들 중 적어도 하나를 동기화할 수 있다. 캘리브레이트 회로는 스위칭 레귤레이터 중 적어도 하나에 스위칭 펄스를 제공하기 위한 타이밍 회로를 포함한다. 디지털 캘리브레이트 회로는 스위칭 펄스와 관련된 펄스폭을 제어할 수 있다. 디지털 캘리브레이트 회로는 타이머 회로의 제어 입력 신호에 기초한 2개의 입력 신호를 수신할 수 있고, 타이머 회로의 적어도 하나의 파라미터를 제어하기 위해 디지털 출력 신호를 제공할 수 있다.
본 기술의 어떤 특징은 첨부된 청구 범위에 개시되었다. 그러나, 설명의 목적상, 본 기술의 몇몇 실시예는 다음의 도면에서 개시된다.
도 1은 본 기술의 측면에 따라 예시적 PLL(phase locked loop) 캘리브레이트 스위칭 레귤레이터를 도시하는 고레벨 블록도이다.
도 2는 본 기술의 측면에 따라 PLL 캘리브레이트 스위칭 레귤레이터의 예시적 구현을 나타내는 개략도이다.
도 3은 본 기술의 측면에 따라, 주파수 카운터를 사용하는 예시적 PLL 캘리브레이트 스위칭 레귤레이터를 도시한 개략도이다.
도 4는 본 기술의 측면에 따라, 디지털 캘리브레이트 회로를 채용함으로써 스위칭 레귤레이터를 동기화하는 예시적 방법을 도시한 흐름도이다.
본 기술의 하나 이상의 측면에서, 비-일정 주파수 스위칭 레귤레이터의 동기화를 위한 위상 록 루프(PLL) 캘리브레이트에 대한 방법 및 구성이 설명된다. 본 기술은 스위칭 레귤레이터의 스위칭 출력 신호의 위상 및 주파수가 기준 클럭의 위상 및 주파수와 매칭되도록 스위칭 레귤레이터(예를 들어, 벅 레귤레이터)의 온-타임을 제어한다. 디지털적으로 제어되는 회로는 벅 레귤레이터의 출력 및 입력 전압과 벅 레귤레이터의 스위칭 주파수와 관련된 소정의 값으로 스위치의 온-타임을 초기화하고, PLL은 스위칭 출력 신호의 위상 및 주파수를 기준 클록에 정렬되게 하기 위해 미세 조정을 한다. 본 기술은 저 PLL 루프 게인을 사용하여 다양한 응용에 걸쳐 일 범위의 파라미터를 커버하기 위해 넓은 범위의 펄스폭을 지원할 수 있다. 예를 들어, 개시된 해결책은 15ns 내지 2.5s 범위의 온-타임 값을 지원하는 벅 레귤레이터를 동기화할 수 있다.
도 1은 본 기술의 측면에 따라, PLL 캘리브레이트 스위칭 레귤레이터(100)의 예를 도시하는 고레벨 블록도이다. 도시된 모든 성분이 모든 구현에서 사용될 수 있는 것은 아니지만, 하나 이상의 구현은 도면에 도시된 것들보다 추가의 또는 이들과는 상이한 성분을 포함할 수 있다. 성분의 배열 및 유형에 변형은 본원에 개시된 청구 범위의 정신 또는 범위를 벗어나지 않고 이루어질 수 있다. 추가의 성분, 상이한 성분, 또는 더 적은 성분이 제공될 수 있다.
PLL 캘리브레이트 스위칭 레귤레이터(100)는 비-일정 주파수 스위칭 레귤레이터이며, 캘리브레이트 회로(110) 및 스위칭 레귤레이터(120)를 포함한다. 캘리브레이트 회로(110)는, 예를 들어, 스위칭 레귤레이터(120)의 스위칭 신호의 위상 및 주파수를 클록 신호(CLK)의 위상 및 주파수와 매칭시킴으로써, 스위칭 레귤레이터(120)를 기준 클럭 신호(CLK)와 동기화시킬 수 있다. 캘리브레이트 회로(110)는 디지털 캘리브레이트 회로(114)와, 타이머(112) 및 위상 검출 회로(116)를 포함하는 PLL 회로(105)를 포함한다. 타이머(112)는 단발 타이머(OST)일 수 있고, 위상 검출 회로(116)는 저역통과 필터(LPF)가 뒤 따르는 위상 검출기를 포함할 수 있다.
스위칭 레귤레이터(120)는 DC 전압 서플라이로부터 비-레귤레이트된 DC 전압을 수신하고 레귤레이트된 출력 전압을 제공할 수 있다. 일부 구현에서, 스위칭 레귤레이터는 스텝-다운(buck) 레귤레이터일 수 있다. 벅 레귤레이터에서, 비-레귤레이트된 DC 전압의 값에 대한 레귤레이트된 DC 전압의 값의 비는 스위칭 레귤레이터(120)를 DC 전압 서플라이에 결합시키는 스위치의 듀티 사이클에 의해 결정된다. 타이머(112)는 스위치의 온 및 오프 시간을 제어하는 스위칭 펄스(119)를 제공한다. 따라서, 스위치의 듀티 사이클은 스위칭 펄스(119)의 타이밍에 기초한다. 디지털 캘리브레이트 회로(114)는 타이머(112)의 노드(113)에 디지털 출력 신호를 보냄으로써 타이머(112)를 제어한다. 일부 구현에서, 노드(113)는 포트 또는 디지털 버스일 수 있다. 디지털 캘리브레이트 신호(예를 들어, 디지털 워드)는 하나 이상의 입력 노드(108)에서 수신된 신호에 기초하여, 스위칭 레귤레이터(120)에 보내질, 타이머(112)에 의해 제공되는 스위칭 펄스(119)의 펄스폭을 제어한다.
타이머(112) 및 위상 검출 회로(116)는 스위칭 레귤레이터(120)로부터 피드백 신호(122)를 수신한다. 일부 구현에서, 피드백 신호(122)는 듀티 사이클 정보 또는 주파수 정보를 포함할 수 있다. 피드백 신호(122)는 타이머(112)의 입력 노드(117)에 의해 수신되며, 이의 신호는 타이머(112)를 트리거하는데 사용된다. 위상 검출 회로(116)에서, 피드백 신호(122)는 클럭(CLK) 신호와 비교된다. 위상 검출 회로(116)는 피드백 신호(122)의 위상과 CLK 신호의 위상 사이의 위상차에 관계된 전압 제어 신호(137)를 발생한다. 타이머(112)는 제1 제어 입력(111)에서 전압 제어 신호(137)를 수신하고 이의 주파수를 전압 제어 신호(137)에 기초하여 조정한다. 디지털 캘리브레이트 회로(114)는 기준을 사용하여, 입력 노드(108)에서 수신된 전압 제어 신호(137)를 체크하고, 기준을 지나친 전압 제어 신호(137)에 기초하여 디지털 캘리브레이트 신호(115)를 조정한다. 예를 들어, 디지털 캘리브레이트 회로(114)는, 본원에서 더욱 기술되는 바와 같이, 전압 제어 신호(137)를 하한 및 상한에 대해 비교하고, 비교 결과에 기초하여 디지털 캘리브레이트 신호(115)를 조정할 수 있다. 하나 이상의 구현에서, 디지털 캘리브레이트 회로(114)는 전압 제어 신호(137)에 기초하여 디지털 캘리브레이트 신호(115)를 조정하기 위해 공지의 연속 근사 알고리즘 또는 공지의 이산-시간 필터를 사용할 수 있다.
도 2는 본 기술의 측면에 따라, PLL 캘리브레이트 스위칭 레귤레이터(200)의 예시적 구현을 도시한 개략도이다. 도시된 모든 성분이 모든 구현에서 사용될 수 있는 것은 아니지만, 하나 이상의 구현은 도면에 도시된 것들보다 추가의 또는 이들과는 상이한 성분을 포함할 수 있다. 성분의 배열 및 유형에 변형은 본원에 개시된 청구 범위의 정신 또는 범위를 벗어나지 않고 이루어질 수 있다. 추가의 성분, 상이한 성분, 또는 더 적은 성분이 제공될 수 있다.
PLL 캘리브레이트 스위칭 레귤레이터(200)는 비-일정 주파수 스위칭 레귤레이터이고, 캘리브레이트 회로(210) 및 스위칭 레귤레이터(220)를 포함한다. 캘리브레이트 회로(210) 및 스위칭 레귤레이터(220)는 도 1의 캘리브레이트 회로(110) 및 스위칭 레귤레이터(120)의 예시적 구현이다. 캘리브레이트 회로(210)는 스위치 회로(224)의 출력 노드에서 스위칭 레귤레이터(220)의 스위칭 출력 신호의 위상 및 주파수가 기준 클록 신호(235)의 위상 및 주파수와 매칭되도록 스위칭 레귤레이터(220)의 온-타임을 제어한다.
캘리브레이트 회로(210)는 디지털 캘리브레이트 회로(214), 타이머 회로("타이머"라고도 함)(212), 위상 검출기(PD)(230), 저역통과 필터(LPF)(232), 및 비교기(240, 242)를 포함한다. 하나 이상의 구현에서, 타이머 회로(212)는 입력 노드(211)에서 입력 신호를 수신하고 출력 노드(218)에서 소정의 폭을 갖는 출력 펄스(219)를 제공하는 단발 타이머(OST, 예를 들어, 단안정 모드에서 동작되는 555 타이머)이다. 디지털 캘리브레이트 신호(215)는 노드(213)에서 수신되고 타이머 회로(212)의 출력 펄스(219)의 폭을 조정하기 위해 사용된다. 타이머 회로(212)의 타이밍(예를 들어, 주파수)은 입력 노드(211)(예를 들어, 전압 제어 노드)에 인가되는 신호에 의해 제어된다.
PD(230)는 피드백 신호(222)의 위상을 클록 신호(235)의 위상과 비교하고, 피드백 신호(222)와 클록 신호(235)의 비교된 위상 간의 차이에 기초하여 위상 에러 신호(231)를 발생할 수 있다. LPF(232)는 타이머 회로(212)의 전압 제어 노드(211)에 인가되는 전압 제어 신호(237)를 발생하기 위해 에러 신호(231)를 스무딩할 수 있다.
하나 이상의 구현에서, 디지털 캘리브레이트 회로(214)는 업/다운 카운터이고, 디지털 캘리브레이트 신호(215)는 디지털 워드(예를 들어, 4 내지 8 비트를 갖는)이다. 디지털 캘리브레이트 회로(214)는 비교기(240, 242)의 출력 신호에 기초하여 디지털 워드를 조정할 수 있다. 비교기(240, 242)는 전압 제어 신호(237)를 제1 기준 전압(REF1, 예를 들어 ~1V와 같은 Vmin) 및 제2 기준 전압(REF2, 예를 들어 ~2V와 같은 Vmax)과 비교할 수 있다. 예를 들어, 전압 제어 신호(237)가 Vmin보다 작을 때(예를 들어, REF1), OST의 주파수는 감소되고, 디지털 캘리브레이트 회로(214)는 OST의 펄스폭을 적절하게 증가시키기 위해 디지털 워드를 감소시킬 수 있다. 반면, 전압 제어 신호(237)가 Vmax(예를 들어, REF2)보다 높을 때, OST의 주파수는 증가되고, 디지털 캘리브레이트 회로(214)는 OST의 펄스폭을 적절히 감소시키기 위해 디지털 워드를 증가시킬 수 있다. 하나 이상의 구현에서, 디지털 캘리브레이트 회로(214)는 전압 제어 신호(237)에 기초하여 디지털 캘리브레이트 신호(215)를 조정하기 위해 공지의 연속 근사 알고리즘 또는 이산-시간 필터를 사용할 수 있다. 하나 이상의 구현에서, 디지털 캘리브레이트 신호(215) 시간 오프셋, 주파수 오프셋, 또는 OST(212)의 이득을 제어할 수 있다.
일부 구현에서, 스위칭 레귤레이터(220)는 입력 DC 서플라이보다 작은 레귤레이트된 출력 전압을 갖는 벅(스텝-다운) 레귤레이터이지만 이에 국한되지는 않는다. 예를 들어, 스위칭 레귤레이터(220)는 입력 DC 서플라이 전압보다 큰 레귤레이트된 출력 전압을 제공할 수 있는 부스트(스텝-업) 레귤레이터일 수 있다. 스위칭 레귤레이터(220)(예를 들어, 벅 레귤레이터)는 스위치 회로(224), 전류 감지 회로(225), 인덕터(L), 제1 커패시터(C1), 에러 증폭기(226), 제2 커패시터(C2), 및 비교기(228)를 포함한다. 스위치 회로(224)는 스위치(S1, S2) 및 인버터(223)를 포함한다. 스위치 회로(224)는 스위치(S1, S2)의 상황에 따라, 전류 감지 회로(225)의 입력을 입력 DC 서플라이 전압(예를 들어, VIN) 또는 그라운드 전위에 연결할 수 있다. 스위치(S1, S2)의 상황은 타이머 회로(212)의 출력 노드(218)에 출력 펄스(219)에 의해 제어될 수 있다. 예를 들어, 스위치(S1, S2)는 스위치 중 하나에 대한 출력 펄스(219)를 반전시킴으로써 동시에 및 서로 상보적으로 스위칭될 수 있다. 출력 펄스(219)가 하이일 때, 스위치(S1)는 닫히고 입력 DC 서플라이 전압을 전류 감지 회로(225)에 연결한다. 한편, 출력 펄스(219)가 로우일 때, 인버터(223)는 출력 펄스(219)를 반전시키고, 스위치(S2)를 트리거하여 닫고, 스위치 전류 센싱 회로(225)를 그라운드 전위에 연결한다. 그러므로, 스위칭 레귤레이터(220)에 대해, 출력 펄스(219)에 의해 듀티 사이클이 설정된다. 인덕터(L) 및 제1 커패시터(C1)는 이들의 공지된 동작에 의해 스위칭 레귤레이터(220)의 부하 전류 및 레귤레이트된 출력 전압(VOUT)을 제공한다.
오차 증폭기(226)는 상호컨덕턴스 증폭기이고, 기준 전압(REF)에 출력 전압(VOUT)의 비교에 기초하여 출력 전류(229)를 발생할 수 있다. 출력 전류(229)는 전압 신호(230)를 제공하기 위해 제2 커패시터(C2)를 충전할 수 있다. 전압 신호(230)는, 비교기(228)에 의해, 전류 감지 회로(225)의 전류 감지 전압(221)과 비교된다. 피드백 신호(222)는 전압 신호(230)와 전류 감지 전압(221)과의 비교에 기초하여 비교기(228)에 의해 발생된다. 피드백 신호(222)는 전압 신호(230)가 전류 감지 전압(221)을 초과할 때 하이이다.
도 3은 본 기술의 측면에 따라, 주파수 카운터를 사용하는 예시적 PLL 캘리브레이트 스위칭 레귤레이터(300)를 도시하는 개략도이다. 도시된 모든 성분이 모든 구현에서 사용될 수 있는 것은 아니지만, 하나 이상의 구현은 도면에 도시된 것들보다 추가의 또는 이들과는 상이한 성분을 포함할 수 있다. 성분의 배열 및 유형에 변형은 본원에 개시된 청구 범위의 정신 또는 범위를 벗어나지 않고 이루어질 수 있다. 추가의 성분, 상이한 성분, 또는 더 적은 성분이 제공될 수 있다.
PLL 캘리브레이트 스위칭 레귤레이터(300)는 비-일정 주파수 스위칭 레귤레이터이며, 캘리브레이트 회로(310) 및 스위칭 레귤레이터(320)를 포함한다. 캘리브레이트 회로(310)는 도 1의 캘리브레이트 회로(110)의 예시적 구현이다. 캘리브레이트 회로(310)는 스위칭 레귤레이터(120)의 스위칭 출력 신호의 위상 및 주파수가 기준 클록(335)의 위상 및 주파수와 매칭되도록 스위칭 레귤레이터(320)의 온-타임을 제어한다. 캘리브레이트 회로(310)는 디지털 캘리브레이트 회로(314), 타이머 회로("타이머"라고도 함)(312), PD(330), LPF(332), 주파수 카운터(340, 342), 로직 AND 게이트들(344, 346), 및 로직 OR 게이트(345)를 포함한다.
하나 이상의 구현에서, 타이머 회로(312)는 도 2의 타이머 회로(212)와 유사하며, 단발 타이머(OST, 예를 들어, 555 타이머)일 수 있다. 타이머 회로(312)는 입력 노드(예를 들어, 전압 제어 노드)(311)에서 입력 신호를 수신하고 출력 노드(318)에서 소정의 폭을 가진 출력 펄스를 제공한다. 디지털 캘리브레이트 신호(315)는 노드(313)에서 수신되고, 타이머 회로(312)의 출력 펄스의 소정의 폭을 조정하기 위해 사용된다. 타이머 회로(312)의 주파수는 전압 제어 노드(311)에 인가된 신호에 의해 제어된다. PD(330) 및 LPF(332)는 도 2의 PD(230) 및 LPF(232)와 유사하다. 예를 들어, PD(230)는 피드백 신호(322)의 위상을 클록 신호(335)의 위상과 비교하고, 피드백 신호(322)와 클록 신호(335)의 비교된 위상들의 차이에 기초하여 위상 에러 신호(331)를 발생할 수 있다. LPF(332)는 타이머 회로(312)의 전압 제어 노드(311)에 인가되는 전압 제어 신호(337)를 발생하기 위해 에러 신호(331)를 스무딩할 수 있다.
하나 이상의 구현에서, 디지털 캘리브레이트 회로(314)는 업/다운 카운터이고 디지털 캘리브레이트 신호(315)는 디지털 캘리브레이트 워드(예를 들어, 4 비트 내지 8 비트를 갖는)이다. 디지털 캘리브레이트 회로(314)는 본원에서 논의된 바와 같이, 피드백 신호(322) 및 클록 신호(335)의 주파수에 기초한 AND 게이트(344, 346)의 디지털 출력에 기초하여 디지털 워드를 조정할 수 있다.
주파수 카운터(340, 342)는 클록 신호(335)(fCLK)의 주파수와 같은 입력 주파수 및 피드백 신호(322)(fDCL)의 주파수와 같은 출력 주파수를 측정할 수 있다. 주파수 카운터(340, 342)의 각각의 디지털 출력은 fCLK가 제1 소정의 값 N보다 크고 fDCL이 아직 제2 소정 값 M(M≤N)에 도달하지 않았을 때 로직 AND 게이트(344)가 트리거하도록 로직 AND 게이트(344, 346)에 결합된다. 즉, 로직 AND 게이트(344)는 fCLK가 ~N/M의 팩터만큼 fDCL보다 높을 때(예를 들어, 더 빠를 때) 트리거한다. 일단 로직 AND 게이트(344)가 트리거되면, 업/다운 카운터는 타이머 회로(312)의 온-타임을 증가시키기 위해 디지털 캘리브레이트 신호(315)(예를 들어, 디지털 캘리브레이트 워드)를 증가시킨다. 유사하게, 로직 AND 게이트(346)는 fDCL이 ~N/M의 팩터만큼 fCLK보다 높을 때(예를 들어, 더 빠를 때) 트리거한다. 일단 로직 AND 게이트(346)가 트리거되면, 업/다운 카운터는 타이머 회로(312)의 온-타임을 감소시키기 위해 디지털 캘리브레이트 신호(315)(예를 들어, 디지털 캘리브레이트 워드)를 감소시킨다. fDCL 및 fCLK가 서로의 비(N/M) 내에 있을 때, 어떠한 동작도 취해지지 않으며, PLL의 아날로그 부분(예를 들어, PD(330), LPF(332) 및 타이머 회로(312)를 포함하는)은 정상 동작 조건에서 동작하도록 허용된다. 주파수 카운터(340 또는 342) 둘 다는 주파수 카운터(340 또는 342) 중 어느 하나가 N을 초과할 때, 로직 OR 게이트(345)의 디지털 출력에 의해 리셋된다. 하나 이상의 구현에서, 디지털 캘리브레이트 신호(315)는 시간 오프셋, 주파수 오프셋 또는 OST(312)의 게인을 제어할 수 있다.
도 4는 본 기술의 측면에 따라, 디지털 캘리브레이트 회로를 채용함으로써 스위칭 레귤레이터를 동기화하는 방법(400)을 도시하는 흐름도이다. 설명의 목적으로, 방법(400)은 도 1의 PLL 캘리브레이트 스위칭 레귤레이터(100)를 참조하여 본원에서 주로 기술된다. 그러나, 방법(400)은 PLL 캘리브레이트 스위칭 레귤레이터(100)로 제한되지 않으며, 방법(400)의 하나 이상의 블록(또는 동작)은 PLL 캘리브레이트 스위칭 레귤레이터(100)의 하나 이상의 다른 성분에 의해 수행될 수 있다. 또한, 설명의 목적으로, 예시적 방법(400)의 블록은 본원에서 직렬 또는 선형으로 발생하는 것으로서 기술된다. 그러나, 예시적 방법(400)의 다수의 블록은 병렬로 발생할 수 있다. 또한, 예시적 방법(400)의 블록들은 도시된 순서로 수행될 필요가 없고, 및/또는 예시적 방법(400)의 블록들 중 하나 이상은 수행될 필요가 없다. 방법(400)은 한번만(예를 들어, 시스템 초기화에서) 적용될 수 있고, 다수 회 반복되거나(예를 들어, 동작 중에 주기적으로), 동작 중에 연속적으로 적용될 수 있다.
방법(400)은 스위칭 레귤레이터(예를 들어, 도 1의 120)(410)의 출력에 기초하여 하나 이상의 제어 신호(예를 들어, 도 1의 137)를, 위상 검출 회로(예를 들어, 도 1의 116)에 의해, 발생하는 단계를 포함한다. 방법(400)은 위상 검출 회로(420)의 하나 이상의 발생된 제어 신호(예를 들어, 도 1의 137)에 기초하여 타이머 회로(예를 들어, 도 1의 112)의 펄스폭을, 디지털 캘리브레이트 회로(예컨대, 도 1의 114)에 의해, 설정하는 단계를 더 포함한다. 하나 이상의 발생된 제어 신호는 타이머 회로(430)의 주파수를 조정하기 위해 기준 클록 신호(예를 들어, 도 1의 CLK)에 기초하여, 위상 검출 회로에 의해, 조정될 수 있다. 하나 이상의 발생된 제어 신호는 스위칭 레귤레이터가 기준 클록 신호와 동기화될 때까지 조정된다.
요약하여, 본 기술은 비-일정 주파수 스위칭 레귤레이터를 동기화하기 위한 PLL 캘리브레이트를 지원한다. 개시된 기술은 스위칭 출력의 위상 및 주파수가 기준 클록의 위상 및 주파수와 매칭되도록 벅 레귤레이터의 온-타임을 제어한다. 본 기술의 캘리브레이트 회로는 스위칭 레귤레이터에 스위칭 펄스를 제공하는 타이머 및 디지털 캘리브레이트 회로를 포함하는 위상 록 루프를 포함한다. 디지털 캘리브레이트 회로는 스위칭 펄스와 관련된 펄스폭을 제어할 수 있다. 디지털 캘리브레이트 회로의 하나 이상의 입력 신호는 타이머의 제어 입력 신호에 기초한다. 디지털 캘리브레이트 회로는 타이머의 적어도 하나의 파라미터를 제어하기 위해 디지털 출력 신호를 제공할 수 있다.
하나 이상의 구현에서, 디지털 캘리브레이트 회로는 업-다운 카운터를 포함하고, 디지털 캘리브레이트 회로의 디지털 출력 신호는 디지털 캘리브레이트 워드를 포함한다. 디지털 캘리브레이트 회로는 하나 이상의 입력 신호가 소정의 범위 내에 있을 때 디지털 출력 신호를 발생할 수 있다.
일부 구현에서, 위상 록 루프는 저역 통과 필터(LPF)에 결합된 위상 검출기를 더 포함하고, 디지털 캘리브레이트 회로의 하나 이상의 입력 신호는 LPF의 출력 신호로부터 도출된다. 스위칭 레귤레이터는 비-일정 주파수 스위칭 레귤레이터일 수 있으며, 스위칭 레귤레이터의 피드백 신호는 위상 검출기 및 타이머의 입력 노드로 피드백될 수 있다.
하나 이상의 구현에서, 디지털 캘리브레이트 회로는 연속 근사 알고리즘 또는 이산-시간 필터를 채용할 수 있다.
일부 구현에서, 디지털 캘리브레이트 회로는 하나 이상의 주파수 카운터를 포함하고, 주파수 카운터는 입력 주파수 및 출력 주파수를 직접 측정할 수 있다. 주파수 카운터는 입력 주파수에 대한 출력 주파수의 비가 소정의 값에 도달할 때 디지털 캘리브레이트 워드를 조정하는 것을 용이하게 할 수 있다.
하나 이상의 구현에서, 타이머는 단발 타이머(OST)이고, 타이머의 적어도 하나의 파라미터는 시간 오프셋, 주파수 오프셋, 또는 OST의 게인이다.
이전의 설명은 당업자가 본원에 기술된 다양한 측면을 실시할 수 있도록 제공된다. 이들 측면에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본원에서 정의된 일반적인 원리들은 다른 측면에 적용될 수 있다. 따라서, 청구항은 본원에 도시된 측면들로 제한되는 것으로 의도되지 않으며, 언어 청구항과 일관되는 전체 범위가 주어져야 하며, 단수의 요소에 대한 언급은 달린 언급되지 않는 한 "하나 및 단지 하나"가 아니라 "하나 이상"을 의미하게 하려는 것이다. 달리 명시하지 않는 한, "일부"라는 용어는 하나 이상을 지칭한다. 남성(예를 들어, 그의)의 대명사는 여성 및 중성(예를 들어, 그녀의 앤디트)을 포함하며 그 반대도 마찬가지이다. 제목 및 부제목은, 있다면, 편의로만 사용되며 본 개시를 제한하지 않는다.
"구성된", "동작가능한" 및 "프로그램된"이라는 술부 단어는 단순히 대상의 임의의 특정 실체 또는 무형의 수정을 의미하는 것이 아니라, 상호교환적으로 사용되게 의도된다. 예를 들어, 동작 또는 성분을 모니터링하고 제어하도록 구성된 프로세서는 또한 동작을 모니터링 및 제어하도록 프로그래밍된 프로세서 또는 동작을 모니터링하고 제어하도록 동작가능한 프로세서를 의미할 수 있다. 마찬가지로, 코드를 실행하도록 구성된 프로세서는 코드를 실행하도록 프로그램된 또는 코드를 실행하도록 동작가능한 프로세서로서 해석될 수 있다.
"측면"과 같은 어구는 이러한 측면이 본 기술에 필수적이거나 이러한 측면이 본 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 측면에 관계된 개시는 모든 구성 또는 하나 이상의 구성에 적용될 수 있다. 측면과 같은 어구는 하나 이상의 측면을 언급할 수 있으며 그 반대도 마찬가지이다. "구성"과 같은 어구는 이러한 구성이 본 기술에 필수적이거나 이러한 구성이 본 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 구성에 관계된 개시는 모든 구성 또는 하나 이상의 구성에 적용될 수 있다. 구성과 같은 어구는 하나 이상의 구성을 언급하며 그 반대도 마찬가지이다.
"예"라는 단어는 본원에서 "예 또는 예시로서 사용되는" 것을 의미하기 위해 사용된다. 본원에서 "예"로서 기술된 임의의 측면 또는 설계는 반드시 다른 측면 또는 설계보다 바람직하거나 유리한 것으로 해석되는 것은 아니다.
당업자에게 공지되거나 추후에 알려지게 될 이 개시 전체에 걸쳐 기술된 다양한 측면의 요소에 대한 모든 구조적 및 기능적 균등물은 본원에 참조로서 명시적으로 포함되며 청구 범위에 포함되는 것으로 의도된다. 또한, 본원에 개시된 어떠한 것도 이러한 개시가 청구 범위에 명시적으로 인용되었는지의 여부에 관계없이 일반에게 제공하려고 의도된 것이 아니다. 어떠한 청구항 요소도, 요소가 "수단"이라는 어구를 사용하여 명시적으로 인용되어 있지 않거나 방법 청구항의 경우에 "단계"라는 어구를 사용하여 인용되지 않는다면, 35 U.S.C.§112 6항의 규정에 따라 해석되어서는 안 된다. 또한, "포함한다", "갖는다", 등의 용어가 상세한 설명 또는 청구 범위에서 사용되는 정도까지, 이러한 용어는 "포함하는" 용어에 대해 "포함하는"이 청구항에서 전이어로서 채용될 때 "포함하는"이 해석되는 것과 유사한 방식을 포괄적인 것으로서 의도된다.

Claims (11)

  1. 스위칭 레귤레이터를 동기화하기 위한 캘리브레이트 회로에 있어서,
    상기 스위칭 레귤레이터의 출력에 기초하여 하나 이상의 제어 신호들을 발생하도록 구성된 위상 록 루프 회로;
    상기 위상 록 루프 회로로부터의 상기 하나 이상의 제어 신호들에 기초하여 복수의 비트들을 포함하는 디지털 출력 신호를 제공하도록 구성된 디지털 캘리브레이트 회로; 및
    상기 복수의 비트들에 의해 표현된 값에 기초하여 설정되는 폭을 갖는 하나 이상의 스위칭 펄스들을 상기 스위칭 레귤레이터에 제공하도록 구성된 타이머를 포함하고,
    상기 위상 록 루프 회로는 상기 스위칭 레귤레이터의 피드백 신호를 상기 기준 클럭 신호와 동기화시키기 위해 기준 클록 신호에 기초하여 상기 하나 이상의 제어 신호들을 조정하도록 구성되는, 캘리브레이트 회로.
  2. 청구항 1에 있어서, 상기 디지털 캘리브레이트 회로는 업-다운 카운터를 포함하고, 상기 디지털 캘리브레이트 회로의 상기 디지털 출력 신호는 디지털 캘리브레이트 워드를 포함하고, 상기 업-다운 카운터는 상기 하나 이상의 제어 신호들에 기초하여 상기 디지털 캘리브레이트 워드를 증가 또는 감소시키게 구성되고,
    상기 디지털 캘리브레이트 회로는 상기 하나 이상의 제어 신호들이 소정의 범위 내에 있을 때 상기 디지털 출력 신호를 발생하도록 구성되는, 캘리브레이트 회로.
  3. 청구항 1에 있어서, 상기 위상 록 루프 회로는 저역 통과 필터(LPF)에 결합된 위상 검출기를 포함하고, 상기 디지털 캘리브레이트 회로의 상기 하나 이상의 제어 신호들은 상기 LPF의 출력 신호를 포함하고,
    상기 스위칭 레귤레이터는 비-일정 주파수 벅 레귤레이터 또는 비-일정 주파수 부스트 레귤레이터 중 하나를 포함하고, 상기 스위칭 레귤레이터의 상기 피드백 신호는 상기 위상 검출기에 그리고 상기 타이머의 입력 노드에 피드백되는, 캘리브레이트 회로.
  4. 청구항 1에 있어서, 상기 디지털 캘리브레이트 회로는 하나 이상의 주파수 카운터들을 포함하고, 상기 하나 이상의 주파수 카운터들은 상기 기준 클록 신호 및 상기 피드백 신호에 각각 대응하는 입력 주파수 및 출력 주파수를 직접 측정하도록 구성되고,
    상기 하나 이상의 주파수 카운터들은 상기 입력 주파수에 대한 상기 출력 주파수의 비가 소정의 값을 초과할 때 디지털 캘리브레이트 워드를 조정하는 것을 용이하게 하도록 구성되며, 상기 디지털 캘리브레이트 워드는 상기 타이머 회로의 주파수를 조정함으로써 상기 스위칭 펄스들의 상기 펄스폭을 제어하도록 구성되고,
    상기 타이머는 단발 타이머(OST)를 포함하고, 상기 타이머 회로의 상기 적어도 하나의 파라미터는 시간 오프셋, 주파수 오프셋, 또는 상기 OST의 게인 중 적어도 하나를 포함하는, 캘리브레이트 회로.
  5. 디지털 캘리브레이트 회로를 채용함으로써 스위칭 레귤레이터를 동기화하는 방법에 있어서,
    위상 검출 회로에 의해, 상기 스위칭 레귤레이터의 출력에 기초하여 하나 이상의 제어 신호들을 발생하는 단계;
    상기 디지털 캘리브레이트 회로에 의해, 상기 위상 검출 회로의 상기 하나 이상의 발생된 제어 신호들에 기초하여
    복수의 비트들을 포함하는 디지털 출력 신호를 상기 타이머 회로에 제공함으로써 타이머 회로의 펄스폭을 설정하는 단계; 및
    상기 위상 검출 회로에 의해, 상기 타이머 회로의 주파수를 조정하기 위해 기준 클럭 신호에 기초하여 상기 하나 이상의 발생된 제어 신호들을 조정하는 단계를 포함하고,
    상기 하나 이상의 발생된 제어 신호들은 상기 스위칭 레귤레이터가 상기 기준 클록 신호와 동기화될 때까지 조정되는, 방법.
  6. 청구항 5에 있어서, 상기 디지털 캘리브레이트 회로는 업-다운 카운터를 포함하고, 상기 방법은, 상기 업-다운 카운터에 의해, 상기 타이머 회로의 상기 펄스폭을 설정하기 위해 디지털 캘리브레이트 워드를 상기 타이머 회로에 제공하는 단계를 더 포함하고,
    저역 통과 필터(LPF)를 사용함으로써 상기 하나 이상의 발생된 제어 신호들을 필터링하는 단계를 더 포함하고,
    상기 디지털 캘리브레이트 회로의 하나 이상의 입력 노드들에 상기 하나 이상의 필터링된 제어 신호들을 제공하는 단계를 포함하는, 방법.
  7. 청구항 6에 있어서, 상기 스위칭 레귤레이터는 비-일정 주파수 스위칭 레귤레이터를 포함하고, 상기 스위칭 레귤레이터의 상기 출력은 상기 스위칭 레귤레이터의 피드백 신호를 포함하고,
    상기 타이머 회로의 입력 노드에서, 상기 스위칭 레귤레이터의 상기 피드백 신호를 수신하는 단계를 더 포함하는, 방법.
  8. 청구항 5에 있어서, 상기 디지털 캘리브레이트 회로에 의해, 연속 근사화 알고리즘 또는 이산-시간 필터 중 적어도 하나를 채용함으로써 상기 하나 이상의 제어 신호들에 기초하여 상기 디지털 캘리브레이트 회로의 디지털 출력 신호를 조정하는 단계를 더 포함하는, 방법.
  9. 청구항 5에 있어서, 상기 디지털 캘리브레이트 회로는 하나 이상의 주파수 카운터들을 포함하고, 상기 방법은, 상기 하나 이상의 주파수 카운터들에 의해, 상기 기준 클럭 신호 및 상기 피드백 신호에 각각 대응하는 입력 주파수 및 출력 주파수를 직접 측정하는 단계를 더 포함하고,
    상기 하나 이상의 주파수 카운터들에 의해, 상기 입력 주파수에 대한 상기 출력 주파수의 비가 소정의 값을 초과할 때, 디지털 캘리브레이트 워드를 조정하는 것을 용이하게 하고, 상기 디지털 캘리브레이트 워드를 사용하여 상기 타이머 회로의 펄스폭의 설정을 조정하는 단계를 더 포함하는, 방법.
  10. 파워 관리 시스템에 있어서,
    하나 이상의 스위칭 레귤레이터들; 및
    상기 하나 이상의 스위칭 레귤레이터들 중 적어도 하나를 동기화하도록 구성된 캘리브레이트 회로를 포함하고, 상기 캘리브레이트 회로는,
    상기 하나 이상의 스위칭 레귤레이터들 중 상기 적어도 하나의 출력 신호에 기초하여 하나 이상의 제어 신호를 발생하도록 구성된 위상 록 루프 회로;
    상기 위상 록 루프 회로로부터 상기 하나 이상의 제어 신호들에 기초하여 복수의 비트들을 포함하는 디지털 출력 신호를 제공하도록 구성된 디지털 캘리브레이트 회로; 및
    상기 복수의 비트들에 의해 표현된 값에 기초하여 설정되는 폭을 갖는 하나 이상의 스위칭 펄스들을 상기 하나 이상의 스위칭 레귤레이터들 중 상기 적어도 하나에 제공하도록 구성된 타이머를 포함하고,
    상기 위상 록 루프 회로는 상기 하나 이상의 스위칭 레귤레이터들 중 상기 적어도 하나의 피드백 신호를 상기 기준 클럭 신호와 동기화시키기 위해 기준 클록 신호에 기초하여 상기 하나 이상의 제어 신호들을 조정하도록 구성되는, 파워 관리 시스템.
  11. 청구항 10에 있어서, 상기 디지털 캘리브레이트 회로는 주파수 카운터를 포함하고, 상기 주파수 카운터는 상기 기준 클럭 신호 및 상기 피드백 신호에 각각 대응하는 입력 주파수 및 출력 주파수를 직접 측정하도록, 그리고 상기 출력 주파수가 입력 주파수로부터 소정의 임계만큼 벗어날 때 상기 디지털 출력 신호를 조정하도록 구성되는, 파워 관리 시스템.
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