JP2002215262A - クロック制御方法及び回路 - Google Patents

クロック制御方法及び回路

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JP2002215262A JP2001042191A JP2001042191A JP2002215262A JP 2002215262 A JP2002215262 A JP 2002215262A JP 2001042191 A JP2001042191 A JP 2001042191A JP 2001042191 A JP2001042191 A JP 2001042191A JP 2002215262 A JP2002215262 A JP 2002215262A
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Abstract

(57)【要約】 【課題】帰還構成をとらずに、外部クロックに位相同期
可能とした、全く新規なクロック制御回路及び方法の提
供。 【解決手段】第１の遅延回路10と、第１の遅延回路の出
力を遅延時間ｔ２遅延させる第１の内分回路11とからな
るユニットをＮ段備えた遅延回路列と、入力クロックIN
と遅延回路列のから出力されるクロックENDとからクロ
ック周期と遅延回路列の遅延時間差を二つの信号の位相
差Ｔとして検出する位相差検知回路14と、第１の遅延回
路の出力を入力する複数の第２の内分回路１２は、位相
差Ｔに基づき、第１の遅延回路の出力の遷移エッジをｔ
２−ｎ×Ｔ／Ｎ遅延させて出力し、第２の内分回路はク
ロックサイクルの開始時点から、ｎ×ｔＣＫ／Ｎ遅れた
タイミングで遷移する信号をそれぞれ出力し、入力クロ
ックINと、１乃至Ｎ−１番目の第３の遅延回路の出力と
から、前記入力クロックのクロック周期ｔＣＫを等分し
てなる逓倍クロックを生成する合成回路13を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック制御方法
及び回路に関し、特に、外部クロックに同期した逓倍ク
ロックの生成に好適とされるクロック制御方法及び回路
に関する。
【０００２】
【従来の技術】近時、１チップに集積化可能な回路規模
の増大、及び動作周波数の上昇に伴い、クロックの供給
を受けて動作する同期回路を含む半導体集積回路におい
て、チップ外部とチップ内部のクロックの位相、及び周
波数を制御するためのクロック制御回路が設けられてい
る。
【０００３】クロック制御回路として、従来より、ＰＬ
Ｌ（Phase Locked Loop：位相同期ループ）回路、Ｄ
ＬＬ（遅延同期ループ）回路等の帰還系回路が用いられ
ている。このうちＰＬＬ回路は、基準クロックを入力す
る位相比較回路と、容量を充放電することで位相比較回
路から出力された位相差に応じた電圧を生成するチャー
ジポンプと、位相差に応じた電圧を平滑化するループフ
ィルタと、ループフィルタの電圧を制御電圧として入力
し該制御電圧に応じて発振周波数を可変する電圧制御発
振器と、電圧制御発振器の発振出力信号を分周し位相比
較回路に帰還入力する分周器とを備え、位相比較回路で
は基準クロックと分周器の出力の位相差を比較し、位相
比較結果に応じて、電圧制御発振器の発振周波数を制御
することで、電圧制御発振器から、入力される基準クロ
ックに位相同期したクロックが出力される。
【０００４】入力クロックを逓倍する回路として、ＰＬ
Ｌ回路とインターポレータ（内分回路）とを組み合わせ
たものも知られている。ＰＬＬとインターポレータとの
組み合わせからなるクロック制御回路として、例えば文
献１（ISSC 1993 p.p 160−161 Mark Horowitz et
al．，"PLL Design for 500MHz Interface"）が参
照される。なお、上記文献１のインターポレータは、二
つの入力を受ける差動回路からなるアナログ構成よりな
る。
【０００５】よく知られているように、ＰＬＬ回路を用
いた構成においては、位相同期に時間を要し、また帰還
系のループによるジッタが存在し、該ジッタにより、ロ
ックが外れたとき等に、位相が大きくずれる、という問
題点を有している。
【０００６】ＰＬＬ等の帰還系を用いない非帰還系の逓
倍クロック生成回路として、本願発明者は、特願平９−
１５７０２８号等において、図１２乃至図１５に示すよ
うな構成を提案している。図１２を参照すると、この逓
倍回路は、クロック１を入力として分周し多相クロック
３を生成する分周器２と、分周器２の出力３を入力とす
る多相クロック逓倍回路５と、固定段数のリングオシレ
ータとカウンタよりなり、クロック１の１周期中のリン
グオシレータの発振回数をカウントしてクロック１の周
期を検出し制御信号７を出力する周期検知回路６と、多
相クロック逓倍回路５の出力を合成し逓倍クロック９を
生成するクロック合成回路８と、を備えている。多相ク
ロック逓倍回路５は、２つの入力のタイミング差（位相
差）を内分（分割）した信号を出力する複数のタイミン
グ差分割回路４ａと、２つのタイミング差分割回路の出
力を多重化する複数の多重化回路４ｂとを備えている。
【０００７】複数のタイミング差分割回路４ａは、同一
相のクロックを入力とするタイミング差分割回路と、相
隣る２つのクロックを入力とするタイミング差分割回路
を備えている。周期検知回路６は、制御信号７を出力し
て、多相クロック逓倍回路５内のタイミング差分割回路
４ａの負荷容量を調整して、クロック周期を制御する。
【０００８】図１３は、クロック逓倍回路の一例とし
て、４相クロックを生成する４相クロック逓倍回路の構
成の具体例を示す図である。図１３に示すように、４相
クロック逓倍回路は、入力クロック２０５を４分周し４
相クロックＱ１〜Ｑ４を出力する１／４分周器２０１
と、ｎ段縦続接続された４相クロック逓倍回路２０２1
〜２０２nと、クロック合成回路２０３と、周期検知回
路２０４とを備えている。最終段の４相クロック逓倍回
路２０２nからは、２ｎ逓倍された４相クロックＱｎ１
〜Ｑｎ４が出力され、クロック合成回路２０３で合成さ
れ、逓倍クロック２０７が出力される。なお、４相クロ
ック逓倍回路の段数ｎは任意である。
【０００９】１／４分周器２０１は、入力クロック２０
５を１／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、
Ｑ４を生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を
４相クロック逓倍回路２０１1で逓倍した４相クロック
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４を生成し、同様にし
て、４相クロック逓倍回路２０２nから、２ｎ逓倍した
４相クロックＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
【００１０】周期検知回路２０４は、固定段数のリング
オシレータと、カウンタから構成され、クロック２０５
の周期中、リングオシレータの発振回数をカウンタでカ
ウントし、カウント数に応じて制御信号２０６を出力
し、４相クロック逓倍回路２０２内の負荷を調整する。
この周期検知回路２０４により、クロック周期の動作範
囲、デバイスの特性ばらつきが解消される。
【００１１】この４相クロック逓倍回路の動作の概略を
述べれば、４相のクロックを、図１３の４相クロック逓
倍回路２０２で、８相にした後、４相に戻すことで、連
続的に逓倍を行う。詳細を以下に説明する。
【００１２】図１４は、図１３に示した４相クロック逓
倍回路２０２ｎの構成の一例を示す図である。なお、図
１３に示した４相クロック逓倍回路２０２1〜２０２
nは、いずれも同一構成とされる。
【００１３】図１４（ａ）を参照すると、この４相クロ
ック逓倍回路２０２nは、８組のタイミング差分割回路
２０８〜２１５と、８個のパルス補正回路２１６〜２２
３と、４組の多重化回路２２４〜２２７から構成されて
いる。図１４（ｂ）は、パルス幅補正回路の構成を示す
図であり、第２の入力Ｔ２３をインバータＩＮＶで反転
した信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回
路からなる。図１４（ｃ）は、多重化回路の構成を示す
図であり、２入力ＮＡＮＤ回路からなる。
【００１４】図１５は、図１４に示した４相クロック逓
倍回路２０２のタイミング動作を示す信号波形図であ
る。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−
１）１の立ち上がりからタイミング差分割回路２０８の
内部遅延分の遅れで決定され、クロックＴ２２の立ち上
がりは、クロックＱ（ｎ−１）１の立ち上がりとクロッ
クＱ（ｎ−１）２の立ち上がりのタイミングのタイミン
グ差分割回路２０９でのタイミング分割と内部遅延分の
遅れで決定され、クロックＴ２３の立ち上がりは、クロ
ックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−
１）２の立ち上がりのタイミングのタイミング差分割回
路２１０でのタイミング分割と内部遅延分の遅れで決定
され、以下同様にして、クロックＴ２６の立ち上がりは
クロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ
−１）４の立ち上がりのタイミングのタイミング差分割
回路２１３でのタイミング分割と内部遅延分の遅れで決
定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ
−１）４の立ち上がりのタイミングのタイミング差分割
回路２１４での内部遅延分の遅れで決定され、クロック
Ｔ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上
がりとクロックＱ（ｎ−１）１の立ち上がりのタイミン
グのタイミング差分割回路２１５でのタイミング分割と
内部遅延分の遅れで決定される。
【００１５】タイミング差分割回路２０８と２１０から
出力されるクロックＴ２１とＴ２３はパルス幅補正回路
２１６に入力され、パルス幅補正回路２１６では、クロ
ックＴ２１で決定される立ち下がりエッジ、クロックＴ
２３で決定される立ち上がりエッジを有するパルスＰ２
１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路２２４で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。同様にして、
クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１
〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％
の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周
期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からク
ロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍
に逓倍される。
【００１６】図１６は、図１４に示したタイミング差分
割回路２０８、２０９の構成の一例を示す図である。タ
イミング差分割回路２０８では、２つの入力ＩＮ１、Ｉ
Ｎ２に、同一信号が入力され、タイミング差分割回路２
０９では、隣り合う２つの信号が入力されている。すな
わち、タイミング差分割回路２０８では、同一入力Ｑ
（ｎ−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイ
ミング差分割回路２０９ではＱ（ｎ−１）１とＱ（ｎ−
１）２が入力端ＩＮ１、ＩＮ２に入力されている。電源
ＶＤＤにソースが接続されドレインが内部ノードＮ１に
接続されたＰチャネルＭＯＳトランジスタＭＰ０１と、
入力信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭ
ＯＳトランジスタＭＰ０１のゲートに接続されたＯＲ回
路ＯＲ１と、内部ノードＮ１にドレインが接続され、ソ
ースが定電流源Ｉ0を介してグランドに接続され、ゲー
トに入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭ
ＯＳトランジスタＭＮ０１、ＭＮ０２を備え、内部ノー
ドＮ１は、インバータＩＮＶ０１の入力端に接続され、
内部ノードＮ１とグランド間には、ＮチャネルＭＯＳト
ランジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回
路、ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡ
Ｐ１２を直列接続した回路、…、ＮチャネルＭＯＳトラ
ンジスタＭＮ１５と容量ＣＡＰ１５を直列接続した回路
が、並列に接続され、各ＮチャネルＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、…、ＭＮ１５のゲートには、周期
検知回路２０４からの、５ビット幅の制御信号２０６が
それぞれ接続されてオン・オフ制御される。Ｎチャネル
ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、Ｍ
Ｎ１４、ＭＮ１５のゲート幅と容量ＣＡＰ１１、ＣＡＰ
１２、ＣＡＰ１３、ＣＡＰ１４、ＣＡＰ１５は、そのサ
イズ比が、例えば１６：８：４：２：１とされており、
周期検知回路２０４から出力される制御信号２０６に基
づき、共通ノードに接続される負荷を３２段階に調整す
ることで、クロック周期が設定される。
【００１７】タイミング差分割回路２０８については、
二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ
（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の
電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、
ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がイン
バータＩＮＶ０１のしきい値に達したところで、インバ
ータＩＮＶ０１の出力であるクロックＴ２１が立ち上が
る。インバータＩＮＶ０１のしきい値に達したところま
で引き抜く必要のあるノードＮ１の電荷をＣＶ（ただ
し、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳト
ランジスタによる放電電流をＩとすると、クロックＱ
（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流
値２Ｉの定電流で放電することになり、その結果、時間
ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエ
ッジから、クロックＴ２１の立ち上がりまでのタイミン
グ差（伝搬遅延時間）を表している。
【００１８】クロックＱ（ｎ−１）１がＬｏｗレベルの
とき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンと
され、ノードＮ１がＨｉｇｈに充電され、インバータＩ
ＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
【００１９】タイミング差分割回路２０９については、
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の
電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−
１）２の立ち上がりエッジから、ノードＮ１の電位がイ
ンバータＩＮＶ０１のしきい値に達したところで、クロ
ックＴ２２のエッジが立ち上がる。ノードＮ１の電荷を
ＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期
間を、定電流２Ｉで引き抜く結果、時間、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I ＝ＣＶ／２I＋ｔＣＫｎ／２ …(1) が、クロックＱ（ｎ−１）１の立ち上がりエッジから、
クロックＴ２２の立ち上がりエッジのタイミング差を表
している。
【００２０】すなわち、クロックＴ２２とクロックＴ２
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
【００２１】クロックＱ（ｎ−１）１とＱ（ｎ−１）２
がともにＬｏｗレベルとなり、ノードＮ１が、Ｐチャネ
ルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇ
ｈレベルに充電された場合、クロックＴ２２が立ち下が
る。クロックＴ２２〜Ｔ２８についても同様とされ、ク
ロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそ
れぞれｔＣＫｎ／２となる。
【００２２】パルス幅補正回路２１６〜２２３は、位相
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する（図１４参照）。
【００２３】多重化回路２２４〜２２７は、位相が９０
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する（図１４参照）。
【００２４】図１６のタイミング差分割回路は、使用さ
れるアプリケーションに応じて、適宜、変形される。例
えば、ＰチャネルＭＯＳトランジスタＭＰ０１のゲート
に、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする
否定論理積回路（ＮＡＮＤ）の出力信号を入力し、第１
の入力信号ＩＮ１、第２の入力信号ＩＮ２をインバータ
でそれぞれ反転した信号をＮチャネルＭＯＳトランジス
タＭＮ０１、ＭＮ０２のゲートに入力する構成としても
よい。この場合、第１、第２の入力信号ＩＮ１、ＩＮ２
がＨｉｇｈレベルのとき、ＰチャネルＭＯＳトランジス
タＭＰ０１がオン（導通）して内部ノードＮ１が充電さ
れ、インバータＩＮＶ０１の出力はＬｏｗレベルとさ
れ、第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両
方がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジス
タＭＰ０１がオフしＰチャネルＭＯＳトランジスタＭＮ
０１とＭＮ０２の一方又は両方がオンし、内部ノードＮ
１が放電され、内部ノードＮ１の電圧がインバータＩＮ
Ｖ０１のしきい値以下に下がった場合、インバータＩＮ
Ｖ０１の出力は立ち上がりＨｉｇｈレベルとなる。
【００２５】
【発明が解決しようとする課題】上記したように、ＰＬ
Ｌを用いたクロック制御回路では、電圧制御発振器（Ｖ
ＣＯ）の発振出力と、入力信号（基準信号）との位相を
合わせる構成とされており、ロックするまでに時間を要
し、ＰＬＬがアンロック状態またはクロック断状態にお
いて、到来した入力クロックの次のクロックサイクルか
ら直ちに該入力クロックに同期した信号を出力すること
は、回路構成上、困難である。
【００２６】また、従来のタイミング差分割回路を用い
たクロック逓倍回路においては、二つの入力信号の位相
差を内分した時間の信号は精度よく出力することはでき
るが、製造プロセス変動、電源変動等によってばらつく
と、タイミング差分割回路の遅延時間のばらつきとなっ
て現れる。例えば上式（１）のＣＶ／２Ｉにおいて、プ
ロセス、電源変動等によるしきい値Ｖ、定電流Ｉ（Ｎチ
ャネルＭＯＳトランジスタのドレイン電流）、容量値Ｃ
のばらつきがタイミング差分割回路の遅延時間に影響
し、このため、タイミング差分割回路を並列に複数段接
続して構成されるクロック逓倍回路において、出力信号
にジッタ等が生じる場合がある。
【００２７】そして、上記したタイミング差分割回路を
用いたクロック逓倍回路（図１２等参照）のように、Ｐ
ＬＬ回路等の帰還回路を用いない構成において、入力さ
れる外部クロック（ｅｘｔｅｒｎａｌ ｃｌｏｃｋ）に
位相同期した逓倍信号を生成することは、困難である。
【００２８】そして、タイミング差分割回路の出力信号
のジッタ等により、ＰＬＬ回路等の帰還回路を用いない
構成において、入力される外部クロック（ｅｘｔｅｒｎ
ａｌｃｌｏｃｋ）から、外部クロックの周期を分割し、
等しい時間間隔の逓倍信号を生成することは、困難であ
る。
【００２９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、帰還構成をとら
ずに、外部クロックに位相同期した多相クロック、及び
逓倍クロックを生成する、全く新規なクロック制御回路
及び該回路を備えた半導体集積回路装置、並びにクロッ
ク制御方法を提供することにある。
【００３０】本発明の他の目的は、帰還構成をとらず
に、簡易な構成により、各クロック間が等間隔の多相ク
ロック、及び逓倍クロックを生成する、全く新規なクロ
ック制御回路及び該回路を備えた半導体集積回路装置、
並びにクロック制御方法を提供することにある。
【００３１】
【課題を解決するための手段】前記目的を達成する本発
明は、入力した信号を第１の遅延時間遅延させて出力す
る第１の回路と、前記第１の回路の出力を第２の遅延時
間遅延させて出力する第２の回路とからなる遅延回路ユ
ニットを縦続形態に複数段備えた遅延回路列と、前記遅
延回路列に入力される入力クロックと、前記遅延回路列
から出力されるクロックとを入力し、前記入力クロック
のクロック周期と前記遅延回路列の遅延時間の時間差
を、前記二つのクロックの位相差として検出する位相差
検知回路と、複数の前記遅延回路ユニットの第１の回路
の出力をそれぞれ入力し、前記位相差を前記遅延回路ユ
ニット数で等間隔で分割した時間を単位として、前記第
１の回路が属する前記遅延回路ユニットが前記遅延回路
列内で何番目の段数であるかに応じて、該第１の回路の
出力信号の遷移エッジを、互いに異なる遅延時間分遅延
させてそれぞれ出力する複数の第３の回路と、を備え、
前記複数の第３の回路は、前記入力クロックのクロック
周期を、前記縦続形態に接続された前記遅延回路ユニッ
ト数で等分した時間間隔で遷移する複数の出力信号をそ
れぞれ出力する。
【００３２】本発明において、前記第３の回路は、容量
の充電及び放電を制御する回路と、前記容量の端子電圧
としきい値電圧との大小関係に応じた論理値を前記出力
信号として出力する回路と、を備え、前記位相差に相当
する期間、前記容量を放電又は充電し、前記第３の回路
に対応する遅延回路ユニットの第１の回路の出力信号が
遷移した際に、これを受けて、前記容量を、前記位相差
に相当する期間の放電又は充電につづいて再び放電又は
充電し、前記位相差を前記遅延回路ユニット数で等分し
た位相に、前記第３の回路に対応する遅延回路ユニット
が前記遅延回路列内で何段目であるかを表す値を乗じた
位相に相当する遅延時間を、前記第２の遅延時間から差
し引いた時間分、前記第３の回路に対応する遅延回路ユ
ニットの第１の回路の出力信号の立ち上がり又は立ち下
りの遷移エッジを、遅延させて出力する構成とされてい
る。
【００３３】本発明において、前記入力信号と、複数の
前記第３の回路の出力信号とに基づき、前記入力クロッ
クのクロック周期を等分割してなる、逓倍クロックを生
成する合成回路を備えている。
【００３４】本発明は、第１の遅延時間ｔ１の第１の遅
延回路と、前記第１の遅延回路の出力信号の立ち上がり
又は立ち下がり遷移エッジを第２の遅延時間ｔ２遅延さ
せて出力する第２の遅延回路とからなる遅延回路ユニッ
トを縦続形態に複数段（Ｎ段）備えた遅延回路列と、前
記遅延回路列の初段の遅延回路ユニットに入力される周
期ｔＣＫの入力クロックと、最終段の遅延回路ユニット
の出力との位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣ
Ｋ）を検出する位相差検知回路と、を備え、１段目から
（Ｎ−１）段目の遅延回路ユニットの第１の遅延回路の
出力をそれぞれ入力する第３の遅延回路を（Ｎ−１）個
備え、ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅
延回路は、前記位相差検知回路で検出された位相差Ｔに
基づき、対応するｎ段目の遅延回路ユニットの第１の遅
延回路の遷移エッジを、遅延時間ｔ２−ｎ×Ｔ／Ｎ遅延
させて出力し、ｎ番目（ただし、ｎは１乃至Ｎ−１）の
第３の遅延回路は、前記入力クロックの遷移エッジか
ら、時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）遅れたタイミング
で遷移する信号をそれぞれ出力し、前記入力信号と、１
乃至Ｎ−１番目の第３の遅延回路の出力とから、前記入
力クロックのクロック周期ｔＣＫをＮ等分してなるＮ逓
倍クロックを生成する合成回路を備える。
【００３５】本発明は、遅延時間ｔ１の第１の遅延回路
を縦続形態に複数段（Ｎ段）接続してなる遅延回路列を
備え、前記遅延回路列には、初段の第１の遅延回路か
ら、周期ｔＣＫの入力クロックが入力され、前記遅延回
路列の最終段の第１の遅延回路から出力される出力クロ
ックと、前記遅延回路列に入力される入力クロックとか
ら、前記遅延回路列の遅延時間と、前記入力クロックの
クロック周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ
＝ｔＣＫ−Ｎ×ｔ１）を検出する位相差検知回路を備
え、１段目からＮ段目の前記第１の遅延回路の出力をそ
れぞれ入力する第２の遅延回路をＮ個備え、ｎ番目（た
だし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路
は、前記位相差検知回路で検出された位相差Ｔに基づ
き、対応するｎ段目の第１の遅延回路の出力の遷移エッ
ジを、前記第２の遅延回路の固有の遅延時間ｔｐｄか
ら、前記位相差Ｔを前記第１の遅延回路の総数Ｎで等分
した位相Ｔ／Ｎと、前記Ｎと記第１の遅延回路の前記遅
延回路列内での段数ｎと差から規定される時間（Ｎ−
ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出力し、ｎ
番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅
延回路は、前記入力クロックのクロックサイクルの開始
時点から、ｔｐｄ＋ｎ×（ｔ１＋Ｔ／Ｎ）−Ｔ遅れたタ
イミングで立ち上がり又は立ち下がり遷移する信号をそ
れぞれ出力し、１乃至Ｎ番目の前記第２の遅延回路の出
力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロックが生成さ
れる構成とされる。
【００３６】上記目的は、上記構成とは、別の構成の本
発明によっても達成される。本発明は、遅延回路が複数
段縦続形態に接続された第１の遅延回路列と、遅延回路
が複数段縦続形態に接続された第２の遅延回路列と、を
備え、前記第１の遅延回路列の初段の前記遅延回路から
入力された入力クロックは、前記第１の遅延回路列を伝
搬し前記第１の遅延回路列の最終段をなす遅延回路から
出力されて前記第２の遅延回路列の初段の前記遅延回路
に入力され前記第２の遅延回路列を伝搬し、前記第１、
及び第２の遅延回路列の各段の遅延回路に対応して並設
されており、入力される二つの信号の位相差を予め定め
られた内分比で分割した時間で規定される遅延時間の出
力信号を出力する複数の内分回路を備え、前記並設され
る複数の内分回路のうちの１番目の前記内分回路には、
前記第１の遅延回路列から出力され前記第２の遅延回路
列の初段の遅延回路に入力されるクロックと次サイクル
の入力クロックとが入力され、ｎ＋１番目（ただし、ｎ
＋１は２以上であり前記第１の遅延回路列の最終段の遅
延回路の段数以下の数である）の前記内分回路には、前
記内分回路に対応する前記第２の遅延回路列のｎ段目の
遅延回路の出力と、次サイクルの入力クロックを入力し
た前記第１の遅延回路列のｎ段目の遅延回路の出力とが
入力され、複数の前記内分回路の内分比は、前記内分回
路の順番に対応して単位値ごとに大に設定されており、
入力クロックの周期をｔＣＫとして、前記第１の遅延回
路列の最終段の遅延回路の段数をＮ段とし、前記各遅延
回路の遅延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄであ
る場合、複数の前記内分回路は、順番に、それぞれの遅
延時間を単位時間Ｔ／Ｎ毎に増加させており、相隣る二
つの内分回路の出力の位相差はｔＣＫ／Ｎとされ、１番
目の前記内分回路の出力とＮ番目の前記内分回路の出力
の時間差は、前記入力クロックの周期ｔＣＫである構成
としてもよい。一例として、遅延回路が２Ｎ段（ただ
し、Ｎは１以上の整数）縦続形態に接続された遅延回路
列を備え、前記遅延回路列の初段の前記遅延回路から入
力された入力クロックが前記遅延回路列を伝搬し、入力
される二つの信号の位相差を予め定められた内分比で分
割した時間で規定される遅延時間の出力信号を出力する
内分回路を少なくともＮ個備え、複数の前記内分回路の
内分比は互いに異なる値に設定されており、１番目の前
記内分回路には、Ｎ段目の前記遅延回路の出力と次サイ
クルの入力クロックとが入力され、ｉ番目（ただし、ｉ
は２乃至Ｎの整数）の前記内分回路には、（Ｎ＋ｉ−
１）段目の前記遅延回路の出力と、次サイクルの入力ク
ロックの（ｉ−１）段目の前記遅延回路の出力とが入力
され、１番目乃至Ｎ番目の前記内分回路からは、前記入
力クロックの周期をＮ等分した位相差の多相クロックが
出力される構成とされる。上記目的は、特許請求の範囲
の各請求項の発明によっても同様にして達成されるもの
であることは、以下の説明からも直ちに明らかとされる
であろう。
【００３７】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して説明する。図１は、本発明の好まし
い一実施の形態の構成を示す図である。図１を参照する
と、本発明のクロック制御回路は、その好ましい一実施
の形態において、第１の遅延時間ｔ１の第１の遅延回路
１０と、第１の遅延回路１０の出力信号の立ち上がり又
は立ち下がり遷移エッジを第２の遅延時間ｔ２遅延させ
て出力する第２の遅延回路（第１の内分回路からなる）
１１とからなる遅延回路ユニットを、複数段（Ｎ段）縦
続形態に接続して遅延回路列を構成している。この遅延
回路列には、周期ｔＣＫの入力クロックＩＮが入力さ
れ、遅延回路列に入力されたクロックは、遅延時間Ｎ×
（ｔ１＋ｔ２）遅延され、クロックＥＮＤとして出力さ
れる。
【００３８】本発明の一実施の形態においては、遅延回
路列の最終段の第２の遅延回路（第１の内分回路）１１
ｎの出力ＥＮＤと、周期ｔＣＫの入力クロックＩＮとの
遷移エッジの位相差Ｔを検出する位相差検知回路１４を
備えている。位相差検知回路１４は、遅延回路列からの
出力クロックＥＮＤの立ち上がり遷移エッジ（又は立ち
下がり遷移エッジ）と、前記出力クロックに対応する入
力クロックの１クロック周期ｔＣＫ後（次のクロックサ
イクル）の入力クロックの立ち上がりエッジ（又は立ち
下がり遷移エッジ）間の位相差Ｔを検出する。
【００３９】ここで、位相差Ｔは、 Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ …(2) であることから（Ｔは、遅延回路列の遅延時間とクロッ
ク周期ｔＣＫの時間差に等しい）、式（２）より、クロ
ック周期ｔＣＫをＮ等分した時間は、 ｔＣＫ／Ｎ＝ｔ１＋ｔ２−Ｔ／Ｎ …(3) となる。
【００４０】本発明の一実施の形態においては、１段目
から（Ｎ−１）段目の遅延回路ユニットの第１の遅延回
路１０の出力をそれぞれ入力して遅延出力する第３の遅
延回路１２（第２の内分回路からなる）を（Ｎ−１）個
備え、入力クロックと（Ｎ−１）個の第３の遅延回路１
２の出力から、入力クロックの周期ｔＣＫをＮ等分した
時間間隔で出力される逓倍クロックＯＵＴを生成する合
成回路１３を備えている。
【００４１】ｎ番目（ただし、ｎは１乃至Ｎ−１）の第
３の遅延回路１２は、位相差検知回路１４で検出された
位相差Ｔに基づき、対応するｎ段目の遅延回路ユニット
の第１の遅延回路１０の出力の遷移エッジを、遅延時間
ｔ２−ｎ×Ｔ／Ｎ遅延させて出力するものであり、ｎ番
目（ただし、ｎは１乃至Ｎ−１）の第２の内分回路は、
前記入力クロックの遷移エッジであるクロックサイクル
開始時点から、（ｎ−１）段の遅延回路ユニットの遅延
時間（ｎ−１）×（ｔ１＋ｔ２）にｎ段の遅延回路ユニ
ットの第１の遅延回路１０の遅延時間ｔ１を加算した時
間に、さらに遅延時間ｔ２−ｎ×Ｔ／Ｎ遅れたタイミン
グである、 ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ） ＝ｎ×ｔＣＫ／Ｎ …(4) に立ち上がり又は立ち下がり遷移する信号をそれぞれ出
力する。
【００４２】すなわち、１乃至Ｎ−１番目の第３の遅延
回路１２は、 １×ｔＣＫ／Ｎ、 ２×ｔＣＫ／Ｎ、…、 （Ｎ−１）×ｔＣＫ／Ｎ のタイミングで遷移するクロックを出力し、合成回路１
３は、これらの信号と入力クロックから、入力クロック
の周期ｔＣＫをＮ等分してなるＮ逓倍クロックを生成す
る。
【００４３】本発明において、第２の遅延回路１１は、
内分比（重み）固定の内分回路から構成されており、図
５を参照すると、入力信号（第１の遅延回路１０の出
力）が第２の値のとき、内部ノードＮ１の容量の電源か
らの充電経路をオンさせるスイッチＭＰ０１と、入力信
号が第１の値のときに、前記容量に蓄積された電荷をグ
ランドへ放電する放電経路のオン及びオフを制御する、
互いに並列接続されたＮ個のスイッチＭＮ０１１〜ＭＮ
０１Ｎと、内部ノード（容量の端子電圧）としきい値の
大小関係に応じた論理値を出力するバッファ回路ＩＮＶ
０３と、を備えた第１の内分回路よりなる。
【００４４】この第１の内分回路において、容量の充
電、放電の制御、及びバッファ回路を反転型のインバー
タとするか、正転型バッファ回路とするかは、アプリケ
ーションのロジックに応じて、適宜変更される。入力信
号の遷移に応じて、容量を充電し、容量の端子電圧がし
きい値電圧を超えたときに出力を可変する構成の第１の
内分回路は、入力される信号が第２の値のとき容量の放
電経路をオンさせるスイッチと、入力される信号が第１
の値のとき、前記容量の充電をオンする、互いに並列接
続されたＮ個のスイッチと、前記容量の前記端子電圧と
しきい値の大小関係に応じた論理値を出力するバッファ
回路と、を備えて構成される。
【００４５】１乃至Ｎ−１番目の第３の遅延回路１２
は、それぞれの内分比が異なった値（Ｆ1〜ＦN-1）に設
定されている１乃至Ｎ−１の第２の内分回路よりなる。
図６を参照すると、ｎ番目の第２の内分回路は、放電の
前の所定のタイミングで内部ノードＮ５１の容量Ｃへの
電源からの充電経路をオンさせるスイッチＭＰ１と、ス
イッチＭＰ１がオンのときに充電される容量Ｃの蓄積電
荷のグランドへの放電経路をオン及びオフを制御する、
並列接続された複数のスイッチＭＮ１１〜ＭＮ１Ｎ、Ｍ
Ｎ２１〜ＭＮ２Ｎと、容量Ｃの端子電圧（内部ノードＮ
５１の電圧）としきい値の大小関係にしたがった論理値
を出力するバッファ回路ＩＮＶ５０と、を少なくとも備
え、複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜Ｍ
Ｎ２Ｎのうちのｎ個のスイッチＭＮ１１〜ＭＮ１Ｎは、
位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）でオン
及びオフ制御され、位相差検知回路１４で検知された位
相差Ｔに対応する期間分オン状態とされ、ｎ個のスイッ
チＭＮ１１〜ＭＮ１Ｎを介してグランドへの放電経路が
形成され、容量Ｃの蓄積電荷が一部放電される。
【００４６】そして、蓄積電荷が一部放電された状態の
容量Ｃに対して（Ｄｉｆｆ．Ｓｉｇが第１の値の期間経
過後、ｎ個のスイッチＭＮ１１〜ＭＮ１Ｎはオフし、容
量Ｃの電荷は保持される）、ｎ番目の第１の遅延回路の
出力が遷移した時点から、ｎ番目の第１の遅延回路の出
力ｄnに基づきオン及びオフ制御されるＮ個のスイッチ
ＭＮ２１〜Ｍ２Ｎがオンされ、容量Ｃの電荷を放電し、
容量Ｃの端子電圧が下降し、バッファ回路ＩＮＶ５０か
らの出力値が変化する。
【００４７】ｎ番目の第２の内分回路１２ｎにおいて、
複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２
Ｎにそれぞれ接続されるスイッチＭＮ３１〜ＭＮ３Ｎ、
ＭＮ４１〜ＭＮ４Ｎは、各制御端子に入力される制御信
号１〜制御信号Ｎ、制御信号１Ｂ〜制御信号ＮＢにより
オン、オフ制御され、ｎ番目の第２の内分回路は、スイ
ッチＭＮ３１〜ＭＮ３Ｎのうちｎ個がオンとされ、スイ
ッチＭＮ４１〜ＭＮ４Ｎはいずれもオン状態とされる。
【００４８】ｎ番目の第２の内分回路１２ｎのバッファ
回路ＩＮＶ５０において、しきい値に達したところまで
引き抜く必要のある容量の電荷Ｑ＝Ｃ×Ｖ（Ｃは容量の
容量値、Ｖは容量の端子電圧）とすると、位相差検知回
路１４の出力（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間
中、上記したｎ個のスイッチＭＮ１１〜ＭＮ１Ｎをオン
としており、電荷ＣＶから、位相差検知回路１４の出力
が第１の値の期間Ｔ、ｎ個のスイッチをオンとして電流
ｎＩで放電しているため、位相差Ｔ（Ｄｉｆｆ．Ｓｉ
ｇ）で放電後の容量Ｃの蓄積電荷量は、 ＣＶ−ｎ×Ｉ×Ｔ …(5) とされる。
【００４９】容量Ｃの蓄積電荷量がこの状態で、次に、
ｎ番目の前記第１の遅延回路の出力ｄｎが第１の値への
遷移してから、第２の内分回路１２のＮ個のスイッチＭ
Ｎ２１〜ＭＮ２Ｎをオンとして、電流Ｎ×Ｉで電荷を放
電しており、ｎ番目の前記第１の遅延回路１０の出力ｄ
nの遷移時点から、第２の内分回路１２のバッファ回路
ＩＮＶ５０の出力信号ｎ−ｔａｐが遷移するまでの遅延
時間は、 （ＣＶ−ｎ×Ｉ×Ｔ）／（Ｎ×Ｉ） ＝ＣＶ／ＮＩ−ｎＴ／Ｎ …(6) となる。
【００５０】ここで、第１の内分回路１１の遅延時間ｔ
２（入力信号が遷移したときに第１の内分回路１１の出
力が遷移するまでの遅延時間）は、ＣＶ／ＮＩとされ
る。すなわち、第１の内分回路１１において、充電され
た容量を、しきい値に達したところまで引き抜く必要の
ある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量
の端子電圧）とすると、入力信号（前段の第１の遅延回
路１０の出力）が第２の値から第１の値へ遷移した際
に、第１の内分回路１１の容量Ｃに蓄積された電荷をＮ
個のスイッチＭＮ０１１〜ＭＮ０１Ｎ（図５参照）をオ
ンして、電流ＮＩで放電する構成とされており、その遅
延時間ｔ２は、ＣＶ／ＮＩとされている。
【００５１】ｎ番目の第２の内分回路１２は、ｎ番目の
第１の遅延回路１０nの出力のタイミングである、（ｎ
−１）×（ｔ１＋ＣＶ／ＮＩ）＋ｔ１から、遅延時間Ｃ
Ｖ／ＮＩ−ｎＴ／Ｎのタイミングで遷移する出力信号を
出力する。この出力信号はその遷移タイミングが、入力
クロックＩＮの立ち上がり遷移エッジであるクロックサ
イクル開始時点から、 ｎ×ｔ１＋（ｎ−１）×ＣＶ／ＮＩ＋ＣＶ／ＮＩ−ｎＴ／Ｎ ＝ｎ（ｔ１＋ＣＶ／ＮＩ−Ｔ／Ｎ） ＝ｎ×ｔＣＫ／Ｎ …(7) とされ（ただし、ｎ＝１、２、…、Ｎ−１）、合成回路
１３では、Ｎ−１個の内分回路１２から、ｔＣＫ／Ｎの
時間間隔でそれぞれ出力されるクロック、及び入力クロ
ックを入力して一つの信号を合成し、入力クロックの周
期ｔＣＫを等分した逓倍したクロックを生成する。
【００５２】本発明は、別の実施の形態において、図１
０を参照すると、縦続形態に複数段（Ｎ段）接続された
遅延時間ｔ１の遅延回路１０1〜１０Nを備えた遅延回路
列に、周期ｔＣＫの入力クロックを入力し、時間Ｎ×ｔ
１だけ遅延された信号ＥＮＤが出力され、入力クロック
ＩＮと、遅延回路列から出力される出力クロックＥＮＤ
とを入力し、遅延回路列の遅延時間とクロック周期との
時間差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を、前記出力クロッ
クと、前記出力クロックに対応する入力クロックの次サ
イクルの入力クロックとの位相差として検出し、前記位
相差Ｔ分、アクティブ状態の出力信号を出力する位相差
検知回路１４を備えている。
【００５３】１段目からＮ段目の第１の遅延回路１０1
〜１０Nにそれぞれ対応させて１番目からＮ番目の内分
回路１２1〜１２Nを備えている。この内分回路１２1〜
１２Nは、前記した実施の形態の第２の内分回路１２1〜
１２Nと同様の構成とされており、ｎ番目の第１の遅延
回路１０ｎの出力を入力とするｎ番目の内分回路は、図
６を参照すると、放電の前の所定のタイミングで内部ノ
ードＮ５１の容量Ｃへの電源からの充電経路をオンさせ
るスイッチＭＰ１と、スイッチＭＰ１がオンのときに充
電される容量Ｃの蓄積電荷のグランドへの放電経路をオ
ン及びオフを制御する、並列接続された複数のスイッチ
ＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、容量Ｃの
端子電圧（内部ノードＮ５１の電圧）としきい値の大小
関係にしたがった論理値を出力するバッファ回路ＩＮＶ
５０と、を少なくとも備え、複数のスイッチＭＮ１１〜
ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのうちの（Ｎ−ｎ）個の
スイッチＭＮ１１〜ＭＮ１Ｎ−ｎは、位相差検知回路１
４の出力（Ｄｉｆｆ．Ｓｉｇ）でオン及びオフ制御さ
れ、位相差検知回路１４で検知された位相差Ｔに対応す
る期間分オン状態とされ、（Ｎ−ｎ）個のスイッチＭＮ
１１〜ＭＮ１Ｎ−ｎを介してグランドへの放電経路が形
成され、容量Ｃの蓄積電荷が一部放電される。
【００５４】そして、蓄積電荷が一部放電された状態の
容量Ｃに対して（Ｄｉｆｆ．Ｓｉｇが第１の値の期間経
過後、（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎ
はオフし、容量Ｃの電荷は保持される）、ｎ番目の第１
の遅延回路１０nの出力が遷移した時点から、ｎ番目の
第１の遅延回路１０nの出力ｄnに基づきオン及びオフ制
御されるＮ個のスイッチＭＮ２１〜Ｍ２Ｎがオンされ、
容量Ｃの電荷を放電し、容量Ｃの端子電圧が下降し、バ
ッファ回路ＩＮＶ５０からの出力値が変化する。
【００５５】第２の内分回路において、複数のスイッチ
ＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎにそれぞれ接
続されるスイッチＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ
４Ｎは、各制御端子に入力される制御信号１〜制御信号
Ｎ、制御信号１Ｂ〜制御信号ＮＢによりオン、オフ制御
され、ｎ番目の第２の内分回路は、スイッチＭＮ３１〜
ＭＮ３Ｎのうち（Ｎ−ｎ）個がオンとされ、スイッチＭ
Ｎ４１〜ＭＮ４Ｎはいずれもオン状態とされる。
【００５６】ｎ番目の第２の内分回路１２のバッファ回
路ＩＮＶ５０において、しきい値に達したところまで引
き抜く必要のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量
値、Ｖは容量の端子電圧）とすると、位相差検知回路１
４の出力（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間中、上
記した（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎ
をオンとしており、電荷ＣＶから、位相差検知回路１４
の出力が第１の値の期間Ｔ、（Ｎ−ｎ）個のスイッチを
オンとして電流（Ｎ−ｎ）Ｉで放電しているため、位相
差Ｔ（Ｄｉｆｆ．Ｓｉｇ）で放電後の容量Ｃの蓄積電荷
量は、 ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ …(8) とされる。
【００５７】容量Ｃの蓄積電荷量がこの状態で、次に、
ｎ番目の第１の遅延回路の出力ｄｎが第１の値への遷移
してから、第２の内分回路１２のＮ個のスイッチＭＮ２
１〜ＭＮ２Ｎをオンとして、電流Ｎ×Ｉで電荷を放電し
ており、ｎ番目の前記第１の遅延回路１０の出力ｄnの
遷移時点から、第２の内分回路１２のバッファ回路ＩＮ
Ｖ５０の出力信号ｎ−ｔａｐが遷移するまでの遅延時間
は、 （ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ）／（Ｎ×Ｉ） ＝ＣＶ／ＮＩ−（Ｎ−ｎ）×Ｔ／Ｎ …(9) となる。
【００５８】ｎ番目の第２の内分回路１２nは、ｎ番目
の第１の遅延回路１０nの出力のタイミングである、ｎ
×ｔ１から、遅延時間ＣＶ／ＮＩ−(Ｎ−ｎ)×Ｔ／Ｎの
タイミングで遷移する出力信号ｎ−ｔａｐを出力する。
この出力信号ｎ−ｔａｐはその遷移タイミングが、入力
クロックＩＮの立ち上がり遷移エッジであるクロックサ
イクル開始時点から、 ｎ×ｔ１＋ＣＶ／ＮＩ−（Ｎ−ｎ）×Ｔ／Ｎ ＝ＣＶ／ＮＩ＋ｎ×ｔ１＋ｎＴ／Ｎ−Ｔ …(10) とされ（ただし、ｎ＝１、２、…、Ｎ−１）、隣り合う
出力信号ｎ−ｔａｐと、（ｎ＋１）−ｔａｐ間の時間差
は、ｔ１＋Ｔ／Ｎとされ、Ｎ個の第２の内分回路１２1
〜１２Nからは、等間隔の位相差（＝ｔ１＋Ｔ／Ｎ）の
多相クロック（クロック周期はｔＣＫ）が出力される。
【００５９】合成回路１３では、Ｎ個の第２の内分回路
１２1〜１２Nから、等間隔の時間間隔でそれぞれ出力さ
れるクロック、及び入力クロックを入力して一つの信号
を合成し逓倍クロックを生成する。
【００６０】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図２は、本発明の一実施例の構成
を示す図である。
【００６１】図２を参照すると、第１の遅延時間ｔ１の
第１の遅延回路１０と、第１の遅延回路１０の出力信号
の立ち上がり又は立ち下がりエッジを第２の遅延時間ｔ
２遅延させる第１の内分回路１１とからなる遅延回路ユ
ニットを縦続形態に複数段（Ｎ段）備え、初段に入力さ
れる周期ｔＣＫの入力クロックを、時間Ｎ×（ｔ１＋ｔ
２）だけ遅延させて出力する遅延回路列と、位相差検知
回路１４と、周期検知回路１５とを備えている。
【００６２】周期検知回路１５は、固定段数のリングオ
シレータと、カウンタよりなり、入力クロックＩＮの１
周期中のリングオシレータの発振回数をカウントして、
クロックＩＮの周期を検出し、クロック周期を示す制御
信号１６を出力し、クロック周期に対応させて第１の遅
延回路１０1〜１０Nと第１の内分回路１１1〜１１Nの遅
延時間を調整する。なお、入力クロックＩＮが高速の場
合、周期検知回路１５では、入力クロックＩＮを分周し
た信号の１周期中のリングオシレータの発振回数をカウ
ンタでカウントすることで周期を検出する構成としても
よい。
【００６３】位相差検知回路１４は、遅延回路列から出
力されるクロックＥＮＤの立ち上がり遷移エッジ（又は
立ち下がり遷移エッジ）と、該出力クロックに対応する
入力クロックの１クロック周期ｔＣＫ後の入力クロック
の立ち上がりエッジ（又は立ち下がり遷移エッジ）の位
相差Ｔを検出する。この位相差Ｔは、遅延回路列全体の
遅延時間とクロック周期ｔＣＫの時間差に対応してい
る。位相差検知回路１４からは、位相差Ｔ（＝Ｎ×（ｔ
１＋ｔ２）−ｔＣＫ）の期間（時間幅）アクティブ（例
えばＨｉｇｈレベル）とされる信号(Ｄｉｆｆ．Ｓｉｇ)
が出力される。クロック周期ｔＣＫと、遅延時間ｔ１、
ｔ２、位相差Ｔの間には以下の関係が成り立つ。
【００６４】ｔＣＫ／Ｎ＝ｔ１＋ｔ２−Ｔ／Ｎ １〜Ｎ−１個の遅延回路ユニットの第１の遅延回路１０
1〜１０N-1にそれぞれ対応してＮ−１個の第２の内分回
路１２1〜１２N-1を備えている。ｎ番目の第１の遅延回
路１０nの出力を入力とするｎ番目（ただし、ｎは１乃
至Ｎ）の内分回路１２nは、位相差検知回路１４の出力
で、並列接続された放電パスのｎ個のスイッチがｎ個オ
ンし、位相差検知回路１４から出力される位相差Ｔに対
応する期間分、内分回路１２nの容量の蓄積電荷が電流
ｎＩで放電され（放電電荷＝ｎＩ×Ｔ）、容量の蓄積電
荷が一部放電された状態の容量に対して、ｎ番目の第１
の遅延回路１０nの出力ｄnが第１の値に遷移した時点か
ら、並列接続されたＮ個の放電パスのスイッチがオンさ
れ、前記容量の電荷を電流ＮＩで放電し、前記容量の端
子電圧が下降し、前記バッファ回路からの出力値が変化
する、構成とされている。
【００６５】ｎ番目の第２の内分回路１２のバッファ回
路において、しきい値に達したところまで引き抜く必要
のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容
量の端子電圧）とすると、位相差検知回路１４の出力
（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間中、上記した通
り、放電パスのｎ個のスイッチをオンとしており、電荷
ＣＶから、位相差検知回路１４の出力が第１の値の期間
Ｔ、電流ｎＩで放電しているため、位相差Ｔ（Ｄｉｆ
ｆ．Ｓｉｇ）で放電後の容量Ｃの蓄積電荷量は、ＣＶ−
ｎ×Ｉ×Ｔとされる。容量Ｃの蓄積電荷量がこの状態
で、次に、ｎ番目の前記第１の遅延回路の出力が第１の
値への遷移してから、第２の内分回路１２のＮ個のスイ
ッチをオンとして、電流Ｎ×Ｉで電荷を放電しており、
ｎ番目の前記第１の遅延回路１０の出力ｄnの遷移時点
から、第２の内分回路１２のバッファ回路ＩＮＶ５０の
出力信号ｎ−ｔａｐが遷移するまでの遅延時間は、 （ＣＶ−ｎ×Ｉ×Ｔ）／（Ｎ×Ｉ）＝ＣＶ／ＮＩ−ｎＴ
／Ｎ となる。
【００６６】ここで、第１の内分回路１１の遅延時間ｔ
２はＣＶ／ＮＩとされる。すなわち、第２の遅延回路１
１を構成する第１の内分回路において、充電された容量
を、しきい値に達したところまで引き抜く必要のある容
量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子
電圧）とすると、入力信号が第２の値から第１の値へ遷
移した際に、容量Ｃに蓄積された電荷をＮ個のスイッチ
ＭＮ０１１〜ＭＮ０１Ｎをオンして、電流ＮＩで放電す
る構成とされており、その遅延時間ｔ２はＣＶ／ＮＩと
されている。
【００６７】ｎ番目の第２の内分回路１２は、ｎ番目の
第１の遅延回路１０nの出力のタイミング（入力クロッ
クの遷移エッジからのタイミング）である、（ｎ−１）
×（ｔ１＋ＣＶ／ＮＩ）＋ｔ１から、遅延時間ＣＶ／Ｎ
Ｉ−ｎＴ／Ｎのタイミングで遷移する出力信号を出力
し、前記出力信号はその遷移タイミングが、入力クロッ
クの遷移時点から、ｔ１×ｎ＋（ｎ−１）×ＣＶ／ＮＩ
＋ＣＶ／ＮＩ−ｎＴ／Ｎ＝ｎ（ｔ１＋ＣＶ／ＮＩ−１／
Ｔ）＝ｎ×ｔＣＫ／Ｎとされ（ただし、ｎ＝１、２、
…、Ｎ−１）、合成回路１３では、Ｎ−１個の内分回路
１２から出力される多相クロック、及び入力クロックを
入力して一つの信号を合成し、入力クロックの周期ｔＣ
ＫをＮ等分した逓倍クロックを生成する。
【００６８】合成回路１３は、入力した信号を多重して
一本の出力信号ＯＵＴとして出力する回路であれば任意
の回路構成とされる。例えば、合成回路１３は、入力さ
れた信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上
がりエッジを検出して所定のパルス幅の信号を生成する
回路を入力信号の本数分備え、該回路の出力の論理和を
とることで、一本の信号に多重させる構成としてもよ
い。
【００６９】本発明の一実施例において、周期検知回路
１５は、装置初期化時等に、入力クロックのクロック周
期を検知し、検知されたクロック周期に相当する制御信
号１６を第１の遅延回路１０、第１の内分回路１１に出
力し、各回路の遅延時間を可変に設定する。図２に示し
た構成において、クロック周期が予めわかっている場
合、周期検知回路１５は省略してもよい。
【００７０】なお、図２に示した回路構成では、第２の
内分回路１２をＮ個備えた構成とされ、Ｎ番目の第２の
内分回路１２Nは、入力クロックＩＮを１クロック周期
ｔＣＫ遅延させた信号が出力される。すなわち第２の内
分回路１２Nの出力信号Ｎ−ｔａｐは、クロックサイク
ル開始時点から、Ｎ×ｔＣＫ／Ｎのタイミングで遷移す
る信号を出力する。合成回路１３は、入力クロックＩＮ
のかわりに、第２の内分回路１２Nの出力信号Ｎ−ｔａ
ｐを用いて逓倍信号を生成してもよい。
【００７１】図３は、図１及び図２を参照して説明した
第１の遅延回路１０の構成を示す図である。第１の遅延
回路１０は、その基本構成として、偶数段のインバータ
列より構成されている（図３（ａ）参照）。
【００７２】また図２に示した実施例の回路構成におい
て、周期検知回路１５で入力クロックＩＮのクロック周
期を検知し、該クロック周期に応じて制御信号１６によ
り、遅延時間を可変に設定する場合、図３（ｂ）に示す
ように、遅延回路（インバータ列）の遅延出力を取り出
すタップを、制御信号１６に基づき、セレクタ１７で選
択する構成としてもよい。
【００７３】位相差検知回路１４は、入力クロックＩＮ
と、該入力クロックの１クロック前に遅延回路列に入力
されて遅延回路列内を伝搬して遅延され、遅延回路列か
ら出力されるクロックパルスである信号ＥＮＤとの位相
差（したがって、クロック周期ｔＣＫと遅延回路列の遅
延時間の時間差）を検出し、該位相差に対応した時間幅
の信号を出力する回路であれば任意の構成であってよ
く、図４に、その回路構成の例を示しておく。
【００７４】図４（ａ）を参照すると、位相差検知回路
１４は、遅延回路列から出力される遅延クロックＥＮＤ
を反転遅延させる奇数段（図４（ａ）では５段）のイン
バータ列ＩＮＶ１１〜１５と、該インバータ列の出力と
遅延クロックＥＮＤを入力とする第１のＮＡＮＤ回路Ｎ
ＡＮＤ１と、入力クロックＩＮを反転遅延させる奇数段
（図４（ａ）では５段）のインバータ列ＩＮＶ２１〜２
５と、入力クロックＩＮと、インバータ列の出力を入力
とする第２のＮＡＮＤ回路ＮＡＮＤ２と、出力と入力が
交差接続された第３、第４のＮＡＮＤ回路ＮＡＮＤ３、
４からなるＲＳフリップフロップ（「ＲＳ型ラッチ」と
もいう）からなる。
【００７５】図４（ａ）を参照して、この位相差検知回
路１４の動作について説明する。入力クロックＩＮ（ク
ロックパルス）がＬｏｗレベルからＨｉｇｈレベルに遷
移した時点で、インバータ列ＩＮＶ２１〜２５の遅延時
間分のパルス幅（Ｌｏｗレベル）の信号がＮＡＮＤ２か
ら出力され、これを受けたＮＡＮＤ４は、その出力（位
相差検知回路１４の出力）をＨｉｇｈレベルとし（セッ
ト状態）、ＮＡＮＤ３はＬｏｗレベルを出力し、この状
態を保持する。つづいて、遅延回路列から出力される信
号ＥＮＤがＬｏｗレベルからＨｉｇｈレベルに遷移した
時点で、インバータ列ＩＮＶ１１〜１５の遅延時間分の
パルス幅（Ｌｏｗレベル）の信号がＮＡＮＤ１から出力
され、これを受けたＮＡＮＤ３は、その出力をＨｉｇｈ
レベルとし、これを受けて、ＮＡＮＤ４の出力は、Ｌｏ
ｗレベルとなる（リセットされる）。
【００７６】この結果、位相差検知回路１４のＲＳ型の
フリップフロップ回路からは、信号ＥＮＤのクロックパ
ルスの立ち上がりエッジのタイミングから、信号ＥＮＤ
のクロックパルスに対応する入力クロック（この入力ク
ロックが遅延回路列で遅延されて信号ＥＮＤのクロック
パルスが出力される）の次のサイクルの入力クロックの
立ち上がりエッジのタイミングまでの期間（＝位相差
Ｔ）、Ｈｉｇｈレベルの信号が出力される。
【００７７】図４（ｂ）を参照すると、位相差検知回路
１４は、簡易な構成として、入力クロックをインバータ
ＩＮＶ１で反転した信号と、信号ＥＮＤをインバータＩ
ＮＶ２、３で遅延させた信号を入力とするＮＡＮＤ５
と、ＮＡＮＤ５の出力を反転するインバータＩＮＶ５と
を備えている。この位相差検知回路１４は、入力クロッ
クがＬｏｗレベルで、信号ＥＮＤがＨｉｇｈレベルの期
間（上記位相差Ｔに対応する）、Ｈｉｇｈレベルの信号
を出力する。インバータＩＮＶ４は、入力クロック信号
ＩＮと信号ＥＮＤをそれぞれ入力する経路の負荷調整用
の回路である。なお、信号配線の引き回し、信号遅延等
の点から、位相差検知回路１４を、第２の内分回路内
に、それぞれ設けるようにしてもよい。
【００７８】図５は、本発明の一実施例における第１の
内分回路１１の構成の一例を示す図である。図５を参照
すると、第１の内分回路１１は、基本的に、図１４に示
したタイミング差分割回路から構成されており、電源Ｖ
ＤＤと内部ノードＮ１間に接続されるＰチャネルＭＯＳ
トランジスタＭＰ０１と、二つの入力端ＩＮ１、ＩＮ２
からの信号を入力し、出力端がＰチャネルＭＯＳトラン
ジスタＭＰ０１のゲートに接続され、二つの入力端ＩＮ
１、ＩＮ２に共通入力される入力信号がＬｏｗのときＰ
チャネルＭＯＳトランジスタＭＰ０１をオンさせる論理
和回路ＯＲ１と、内部ノードＮ１が入力端に接続された
インバータＩＮＶ０３と、内部ノードＮ１とグランド間
に接続され、入力端ＩＮ１に入力される入力信号がそれ
ぞれゲートに共通に供給されるｍ個のＮチャネルＭＯＳ
トランジスタと、内部ノードＮ１とグランド間に接続さ
れ、入力端ＩＮ２に入力され入力信号がそれぞれ、ゲー
トに供給されるＮ−ｍ個のＮチャネルＭＯＳトランジス
タ（合計Ｎ個のＮチャネルＭＯＳトランジスタＭＮ０１
1〜ＭＮ０１N）を備え、内部ノードＮ１とグランド間
に、ＮチャネルＭＯＳトランジスタと容量からなる直列
回路を、複数本並列に備え（ＭＮ１１とＣＡＰ１１、Ｍ
Ｎ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４
とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）、直列回路を構
成する前記スイッチ（ＭＮ１１〜ＭＮ１５）は、周期検
知回路（図２の１５）から出力される制御信号１６によ
り、オン及びオフされ、クロック周期に応じて、内部ノ
ードＮ１に付加される容量の容量値が可変される。
【００７９】なお、図１及び図２に示す構成において、
図５に示した第１の内分回路１１の二つの入力端ＩＮ
１、ＩＮ２には、前段の第１の遅延回路１０からの出力
信号が共通に入力される。換言すれば、第１の内分回路
１１は、共通に入力される入力信号がＬｏｗレベルのと
きオンするＰチャネルＭＯＳトランジスタＭＰ０１を電
源ＶＤＤと、容量が接続される内部ノードＮ１の間に接
続し、入力信号がＨｉｇｈレベルのときオンするＮ個の
ＮチャネルＭＯＳトランジスタＭＮ０１１〜ＭＮ０１Ｎ
を内部ノードとグランド間に並列に接続し、内部ノード
Ｎ１を反転バッファをなすインバータＩＮＶ０３に接続
した構成よりなる。
【００８０】図５を参照して、第１の内分回路１１の動
作について説明する。入力信号がＬｏｗレベルとされ、
ＰチャネルＭＯＳトランジスタＭＰ０１がオンとされ、
内部ノードＮ１が電源電圧によって充電されている状態
において、インバータＩＮＶ０３の出力が反転するまで
に放電される電荷量ＱをＣＶとすると、入力信号がＬｏ
ｗレベルからＨｉｇｈレベルに立ち上がり、Ｎ個のＮチ
ャネルＭＯＳトランジスタＭＮ０１１〜ＭＮ０１Ｎがオ
ンして、電荷量ＱをＣＶを定電流ＮＩで放電し、内部ノ
ードＮ１の電位がしきい値以下となり、インバータＩＮ
Ｖ０３の出力がＬｏｗレベルからＨｉｇｈレベルに立ち
上がる。この第１の内分回路１１において、入力信号の
立ち上がり遷移から出力信号の立ち上がり遷移の遅延時
間は、ＣＶ／ＮＩとなる。
【００８１】ＮチャネルＭＯＳトランジスタＭＮ１１〜
ＭＮ１５のゲートには、周期検知回路１５からの制御信
号１６が供給されてオン、オフ制御され、検知されたク
ロック周期ｔＣＫが長い場合には、内部ノードＮ１に付
加される容量の値を増加させ、検知されたクロック周期
が短い場合には、内部ノードＮ１に付加される容量の値
を減少させる。このような構成により、クロック周期に
応じて内部ノードＮ１に付加される容量が可変されるた
め、広い周波数範囲の入力クロックに対応可能とされて
いる。
【００８２】なお、第１の内分回路１１において、入力
信号の論理値と充放電の関係は逆にしてもよいことは勿
論である。例えば、Ｎ個のＰチャネルＭＯＳトランジス
タを電源ＶＤＤと内部ノードＮ１間に並列に接続し、Ｎ
個のＰチャネルＭＯＳトランジスタのうちｍ個は、入力
ＩＮ１をインバータで反転した信号がゲートに接続さ
れ、Ｎ個のＰチャネルＭＯＳトランジスタのうちＮ−ｍ
個は、入力ＩＮ２をインバータで反転した信号がゲート
に接続され、内部ノードとグランド間に１個のＮチャネ
ルＭＯＳトランジスタを接続し、入力ＩＮ１、ＩＮ２の
ＮＯＲをとる論理回路の出力を、ＮチャネルＭＯＳトラ
ンジスタのゲートに接続する構成としてもよい。この場
合、入力ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき、
内部ノードとグランド間のＮチャネルＭＯＳトランジス
タがオンとなり、容量が放電され、入力ＩＮ１、ＩＮ２
がＨｉｇｈレベルに遷移するとき、電源ＶＤＤと内部ノ
ードＮ１間のＰチャネルＭＯＳトランジスタが導通し、
内部ノードＮ１が充電される。そして、入力ＩＮ１、Ｉ
Ｎ２のＬｏｗからＨｉｇｈへの遷移に対して、出力をＬ
ｏｗからＨｉｇｈに遷移させる場合、内部ノードには、
インバータの代わりに、正転バッファ回路（あるいはイ
ンバータ２段）が接続される。
【００８３】図６は、本発明の一実施例における第２の
内分回路１２の構成の一例を示す図である。図６を参照
すると、第２の内分回路１２は、ｎ段目の遅延回路ユニ
ットの第１の遅延回路の出力ｄnと、該出力ｄnを奇数段
（図６では３段）のインバータ列ＩＮＶ４４〜４６で反
転遅延させた信号から、第１の遅延回路の出力ｄnがＬ
ｏｗからＨｉｇｈレベルへ遷移する時に、インバータ列
ＩＮＶ４４〜４６の遅延時間分に対応した期間、Ｌｏｗ
レベルとされる第１のパルス信号を出力するＮＡＮＤ回
路ＮＡＮＤ４２と、位相差検知回路１４の出力Ｄｉｆ
ｆ．Ｓｉｇと、該出力Ｄｉｆｆ．Ｓｉｇを奇数段(図６
では３段)のインバータ列ＩＮＶ４１〜４３で反転遅延
させた信号から、位相差検知回路１４の出力Ｄｉｆｆ．
ＳｉｇがＬｏｗレベルからＨｉｇｈレベルへ遷移する時
に、インバータ列ＩＮＶ４１〜４３の遅延時間分に対応
した期間、Ｌｏｗとされる第２のパルス信号を出力する
ＮＡＮＤ回路ＮＡＮＤ４１と、を備え、ＮＡＮＤ回路Ｎ
ＡＮＤ４３、４４の入力と出力をたすき掛け接続した順
序論理回路よりなり、ＮＡＮＤ４２から出力される第１
のパルス信号をＮＡＮＤ４３が受けてＮＡＮＤ４３はＨ
ｉｇｈレベルを出力し（セットされる）、ＮＡＮＤ４１
からから出力される第２のパルス信号をＮＡＮＤ４４が
受けてＬｏｗレベルを出力する（リセットされる）ＲＳ
フリップフロップ回路と、を備えている。
【００８４】さらに図６を参照すると、第２の内分回路
１２は、電源ＶＤＤと内部ノードＮ５１間に接続され、
ＮＡＮＤ４１からの第２のパルス信号がＬｏｗのとき、
オンされるＰチャネルＭＯＳトランジスタＭＰ１と、内
部ノードＮ５１とグランド間に接続される容量Ｃと、内
部ノードＮ５１が入力端に接続され出力端から出力信号
（ｎ−ｔａｐ）が取り出されるインバータＩＮＶ５０
と、を備え、内部ノードＮ５１にドレインが接続され、
互い並列に接続された２Ｎ個のＮチャネルＭＯＳトラン
ジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２
Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１
Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ
接続され、ソースがグランドに接続された２Ｎ個のＮチ
ャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４
１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳト
ランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯ
ＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、イン
バータ列ＩＮＶ４１〜４３での反転出力をさらにインバ
ータＩＮＶ４７で反転した、位相差検知回路１４の出力
信号Ｄｉｆｆ．Ｓｉｇが共通に入力され、２Ｎ個のＮチ
ャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮ
チャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲー
トには、ＮＡＮＤ４３の出力端（ＲＳフリップフロップ
の出力端）が共通接続されている。
【００８５】ｎ番目の第２の内分回路１２において、Ｎ
チャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ
４１〜ＭＮ４Ｎのゲートに入力される制御信号１〜Ｎ、
制御信号１Ｂ〜ＮＢにより、ＮチャネルＭＯＳトランジ
スタＭＮ３１〜ＭＮ３Ｎのうちｎ個がオンとされ、Ｎチ
ャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎはオンに
固定されている。ＮチャネルＭＯＳトランジスタＭＮ４
１〜ＭＮ４Ｎのゲートは電源ＶＤＤに接続してもよい。
【００８６】図６を参照して、ｎ番目の第２の内分回路
１２の動作について説明する。信号Ｄｉｆｆ．Ｓｉｇが
ＬｏｗレベルからＨｉｇｈレベルへ遷移した時に、イン
バータ列ＩＮＶ４１〜４３の遅延時間分に対応した期
間、Ｌｏｗとされる第２のパルス信号を出力するＮＡＮ
Ｄ４１の出力をゲートに入力とするＰチャネルＭＯＳト
ランジスタＭＰ１は、ＮＡＮＤ４１の出力がＬｏｗの期
間オンし、電源からの電流で容量Ｃを充電する。
【００８７】そして、ＮＡＮＤ４１の出力のＬｏｗレベ
ル期間（インバータ列ＩＮＶ４１〜４３の遅延時間分の
期間）からＨｉｇｈレベルの遷移とともに、インバータ
列ＩＮＶ４１〜４３、インバータＩＮＶ４７で遅延され
た信号Ｄｉｆｆ.ＳｉｇのＨｉｇｈレベルが、Ｎチャネ
ルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートに、
位相差Ｔの間、印加され、この間、ＮチャネルＭＯＳト
ランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮ
チャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソー
スに接続され、ソースがグランドに接続され、ゲートに
制御信号１〜Ｎが入力されるＮチャネルＭＯＳトランジ
スタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされ
たｎ個のＮチャネルＭＯＳトランジスタのパスを介し
て、容量Ｃの蓄積電荷が一部放電される。
【００８８】ｎ番目の遅延回路の出力ｄnを入力とする
ｎ番目の第２の内分回路１２nでは、ＮチャネルＭＯＳ
トランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオ
ンとされたｎ個のＮチャネルＭＯＳトランジスタ（ドレ
イン電流Ｉ）を介して容量Ｃが期間Ｔの間放電され、そ
の結果、インバータＩＮＶ５０が反転するまでの電荷は
ＣＶ−ｎＴＩとなる。
【００８９】信号Ｄｉｆｆ.ＳｉｇのＨｉｇｈレベル期
間はＴであり、期間Ｔが経過した後、インバータＩＮＶ
４７の出力はＬｏｗレベルとなり、インバータＩＮＶ４
７の出力をゲートに入力するＮチャネルＭＯＳトランジ
スタＭＮ１１〜ＭＮ１Ｎは、いずれもオフ状態とされ、
放電経路はオフされる。このため、容量Ｃの蓄積電荷
は、ＣＶ−ｎＴＩに保持される。なお、容量Ｃに蓄積さ
れた電荷のリーク電流による電圧降下は、回路動作周波
数から無視できるものとする。換言すれば、リーク電流
による電圧降下が問題となる前に、次の放電動作が行わ
れる。
【００９０】すなわち、ｎ番目の第１の遅延回路１０の
出力ｄnのＬｏｗレベルからＨｉｇｈレベルへの立ち上
がり遷移時に、インバータ列ＩＮＶ４４〜４６の遅延時
間相当の期間、ＮＡＮＤ４２はＬｏｗレベルを出力し、
これを受けて、ＲＳフリップフロップ回路を構成するＮ
ＡＮＤ４３の出力がＨｉｇｈレベルとなり（セット状態
はリセットされるまで保持される）、ＮＡＮＤ４３の出
力がゲートに接続されたＮチャネルＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２Ｎをオンし、ドレインがＮチャネルＭ
ＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続さ
れ、ソースが接地され、ゲートに制御信号が入力される
ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎは常
時導通状態とされているため、容量Ｃの蓄積電荷ＣＶ−
ｎＴＩを、電流ＮＩで放電することになる。
【００９１】このため、ｎ番目の第１の遅延回路１０の
出力ｄｎのＬｏｗレベルからＨｉｇｈレベルへの遷移の
タイミングから、遅延時間（ＣＶ−ｎＴＩ）／ＮＩ経過
したタイミングで、ｎ−ｔａｐ信号がＬｏｗレベルから
Ｈｉｇｈレベルに遷移する。
【００９２】第２の内分回路１２において、入力信号の
論理と容量の充電、放電関係を図６に示したものと逆と
してもよいことは勿論である。この場合、図６の内部ノ
ードＮ５１とグランド間に接続されたＮチャネルＭＯＳ
トランジスタを、内部ノードＮ５１と電源ＶＤＤ間に接
続されるＰチャネルＭＯＳトランジスタとし、電源ＶＤ
Ｄと内部ノードＮ５１間に接続されるＰチャネルＭＯＳ
トランジスタを、内部ノードＮ５１とグランド間に接続
されるＮチャネルＭＯＳトランジスタに置き換え、図６
のＮＡＮＤ４１の出力をインバータで反転した信号を、
内部ノードＮ５１とグランド間に接続されるＮチャネル
ＭＯＳトランジスタに接続し、インバータＩＮＶ４７の
出力信号、ＮＡＮＤ４３の出力信号をそれぞれインバー
タで反転した信号を、置き換えられたＰチャネルＭＯＳ
トランジスタのゲートに接続し、制御信号１、２、Ｎ、
制御信号１Ｂ、２Ｂ、ＮＢはＰチャネルＭＯＳトランジ
スタのゲートに接続されるため、Ｌｏｗレベルのときア
クティブとされ、ＰチャネルＭＯＳトランジスタがオン
する。
【００９３】第２の内分回路１２において、Ｐチャネル
ＭＯＳトランジスタＭＰ１をオンするタイミングでリセ
ットされ、第１の遅延回路１０ｎの出力信号ｄnのＨｉ
ｇｈレベルへの遷移でセットされるＮＡＮＤ４３、ＮＡ
ＮＤ４４からなるＲＳフリップフロップ回路の代わり
に、第１の遅延回路１０ｎの出力信号ｄnのＬｏｗレベ
ルからＨｉｇｈレベルへの遷移でＨｉｇｈレベルの出力
信号をＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２
Ｎのゲートに出力し、第１の遅延回路１０ｎの出力信号
ｄnのＨｉｇｈレベルからＬｏｗレベルへの遷移で、Ｌ
ｏｗレベルの出力信号をＮチャネルＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２Ｎのゲートに出力する回路構成として
もよい。この場合、ｎ番目の第２の内分回路１２nから
出力される出力信号ｎ−ｔａｐは、第１の遅延回路１０
ｎの出力信号ｄnのＨｉｇｈレベルからＬｏｗレベルへ
の遷移に同期して、ＨｉｇｈレベルからＬｏｗレベルに
遷移し、１乃至Ｎの第２の内分回路１２1〜１２Nから出
力される１−ｔａｐ〜Ｎ−ｔａｐは、位相が、ｔＣＫ／
Ｎ毎にずれた、多相クロックとなる。
【００９４】図７は、本発明の一実施例において、入力
クロックＩＮの周期ｔＣＫを４等分（Ｎ＝４）する場合
の動作原理を説明するための模式図である。図７を参照
して、本発明の一実施例の動作原理について説明する。
【００９５】第１の遅延回路１０の遅延時間をｔ１、第
１の内分回路１１の遅延時間をｔ２とすると、遅延回路
列の遅延時間は４×（ｔ１＋ｔ２）となり、位相検知回
路１４で検知される位相差Ｔは、 Ｔ＝４×（ｔ１＋ｔ２）−ｔＣＫ、 したがって、 ｔＣＫ／４＝ｔ１＋ｔ２−Ｔ／４となる。
【００９６】１番目の第２の内分回路１２1は、１番目
の第１の遅延回路１０1の出力を受け、ｔ２−Ｔ／４の
遅延時間で信号１−ｔａｐを出力する。このため、入力
クロックＩＮのＬｏｗからＨｉｇｈへの遷移時点（クロ
ックサイクル開始時点）から信号１−ｔａｐが出力され
るまでの時間は、ｔ１＋ｔ２−Ｔ／４となり、ｔＣＫ／
４となる。
【００９７】２番目の第２の内分回路１２2は、２番目
の第１の遅延回路１０2の出力を受け、ｔ２−２×Ｔ／
４の遅延時間で信号２−ｔａｐを出力する。このため、
クロックサイクル開始時点から信号２−ｔａｐが出力さ
れるまでの時間は、ｔ１＋ｔ２＋ｔ１＋ｔ２−２×Ｔ／
４となり、２×ｔＣＫ／４となる。
【００９８】３番目の第２の内分回路１２3は、３番目
の第１の遅延回路１０3の出力を受け、ｔ２−３×Ｔ／
４の遅延時間で信号３−ｔａｐを出力する。このため、
クロックサイクル開始時点から信号３−ｔａｐが出力さ
れるまでの時間は、ｔ１＋ｔ２＋ｔ１＋ｔ２＋ｔ１＋ｔ
２＋ｔ２−３×Ｔ／４となり、３×ｔＣＫ／４となる。
【００９９】図８は、図７を参照して説明した、入力ク
ロックＩＮの周期ｔＣＫを４等分（Ｎ＝４）する構成と
した場合の動作を説明するためのタイミングチャートで
ある。ＩＮは入力クロック、ｄ１〜ｄ４は１〜４番目の
第１の遅延回路１０1〜１０4の出力、ＥＮＤは、４番目
の第１の内分回路１１4の出力、Ｄｉｆｆ．Ｓｉｇは位
相検知回路１４の出力、１−ｔａｐ〜３−ｔａｐは、１
乃至３番目の第１の内分回路１２1〜１２3の出力、ＯＵ
Ｔは合成回路１３で一本の出力に多重された逓倍クロッ
クである。
【０１００】図８に示すように、１クロック周期を４等
分した周期のクロックを出力する場合（Ｎ＝４）、１乃
至３番目の第１の内分回路１２1〜１２3の出力１−ｔａ
ｐ〜３−ｔａｐのＬｏｗからＨｉｇｈへの遷移エッジ
は、ｔＣＫ／４、２ｔＣＫ／４、３ｔＣＫ／４となる。
【０１０１】なお、合成回路１３において、ｔＣＫ／３
周期の４逓倍クロックを生成する代わりに、入力クロッ
クと２−ｔａｐ、あるいは２−ｔａｐと３−ｔａｐか
ら、ｔＣＫ／２周期の２逓倍クロックを生成してもよい
ことは勿論である。
【０１０２】このように、本発明によれば、帰還回路構
成を用いることなく、入力クロックの周期ｔＣＫを等分
した時間間隔で遷移する複数のクロック（多相クロッ
ク）、及び、入力クロックに同期した逓倍クロックを生
成することができる。
【０１０３】次に、本発明の別の実施例について説明す
る。図９は、本発明の別の実施例に係る第２の内分回路
１２の構成を示す図である。前記実施例では、複数の第
２の内分回路１２は、その回路構成を共通とし（複数の
第２の内分回路は、同一構成の内分回路を複数個配置す
ることで構成される）、第２の内分回路に入力される制
御信号１〜Ｎ、制御信号１Ｂ〜ＮＢでオン、オフさせる
スイッチ（ＮチャネルＭＯＳトランジスタＭＮ３１〜Ｍ
Ｎ３Ｎ、ＭＮ４１〜ＭＮ４Ｎ）を各第２の内分回路１２
で変えることで、各第２の内分回路１２のタイミングの
内分比を異ならせている。すなわち、１番目の第２の内
分回路１２1では、制御信号により、ＮチャネルＭＯＳ
トランジスタＭＮ３１〜ＭＮ３Ｎのうち１個のトランジ
スタをオンとし、ＮチャネルＭＯＳトランジスタＭＮ４
１〜ＭＮ４Ｎをすべてオンとし、２番目の第２の内分回
路１２2では、制御信号により、ＮチャネルＭＯＳトラ
ンジスタＭＮ３１〜ＭＮ３Ｎのうち２個のトランジスタ
をオンとし、ＮチャネルＭＯＳトランジスタＭＮ４１〜
ＭＮ４Ｎをすべてオンとし、以下同様に、ｎ番目の第２
の内分回路１２nでは、制御信号により、ＮチャネルＭ
ＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうちｎ個のトラ
ンジスタをオンとし、ＮチャネルＭＯＳトランジスタＭ
Ｎ４１〜ＭＮ４Ｎをすべてオンとしている。
【０１０４】この実施例では、１番目の第２の内分回路
１２1では、内部ノードＮ５１とグランド間に接続され
るＮチャネルＭＯＳトランジスタとして、１つのＮチャ
ネルＭＯＳトランジスタＭＮ１１と、Ｎ個のＮチャネル
ＭＯＳトランジスタＭＮ２１〜２Ｎを備え、位相差検知
回路１４から出力されるＤｉｆｆ．Ｓｉｇをインバータ
列ＩＮＶ４１〜４３、ＩＮＶ４７で遅延させた信号が１
つのＮチャネルＭＯＳトランジスタＭＮ１１に入力さ
れ、ＲＳフリップフロップ回路を構成するＮＡＮＤ４３
の出力がＮ個のＮチャネルＭＯＳトランジスタＭＮ２１
〜２Ｎのゲートに入力され、ｎ番目の第２の内分回路１
２nでは、内部ノードＮ５１とグランド間に接続される
ＮチャネルＭＯＳトランジスタとして、ｎ個のＮチャネ
ルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと、Ｎ個のＮ
チャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎを備
え、位相差検知回路１４から出力されるＤｉｆｆ．Ｓｉ
ｇをインバータ列ＩＮＶ４１〜４３、ＩＮＶ４７で遅延
させた信号がｎ個のＮチャネルＭＯＳトランジスタＭＮ
１１〜ＭＮ１ｎに入力され、ＲＳフリップフロップ回路
を構成するＮＡＮＤ４３の出力がＮ個のＮチャネルＭＯ
ＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートに入力され
る構成とされる。
【０１０５】この実施例では、複数の第２の内分回路１
２1〜１２nはそれぞれ、その回路構成が相違している
が、前記実施例と較べて、素子数を縮減している。
【０１０６】なお、第２の内分回路１２において、ｎ個
のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎの
ソースとグランド間、Ｎ個のＮチャネルＭＯＳトランジ
スタＭＮ２１〜ＭＮ２Ｎのソースとグランド間に定電流
源を挿入してもよいことは勿論である。
【０１０７】上記のように構成されてなる本発明によれ
ば、外部入力されるクロックの周期を等分割したタイミ
ングで遷移するクロック、及び、該入力クロックに同期
した逓倍クロックを生成するものであり、ＰＬＬ回路の
ように、発振器の分周出力を帰還させて入力クロックと
の位相を合わせるという構成をとらず、このため、入力
クロックＩＮが供給されてから該クロックを遅延させた
クロックと、次のサイクルのクロックとの位相差Ｔを検
出後、直ちに、入力クロックに同期した逓倍クロックを
出力することができる。
【０１０８】本発明のさらに別の実施例について説明す
る。図１０は、本発明の別の実施例の構成を示す図であ
る。図１０を参照すると、縦続形態にＮ段接続されてい
る、遅延時間ｔ１の第１の遅延回路１０1〜１０Nよりな
る遅延回路列を備え、この遅延回路列には、初段の第１
の遅延回路１０1から、クロック周期ｔＣＫの入力クロ
ックＩＮが入力され、遅延回路列の最終段の第１の遅延
回路１０Nから出力される出力クロックＥＮＤと、遅延
回路列に入力される入力クロックＩＮとから、遅延回路
列の遅延時間（＝Ｎ×ｔ１）と、入力クロックのクロッ
ク周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ＝ｔＣ
Ｋ−Ｎ×ｔ１）を検出する位相差検知回路４を備えてい
る。１段目からＮ段目の前記第１の遅延回路１０1〜１
０Nの出力をそれぞれ入力する第２の内分回路１２1〜１
２NをＮ個備え、ｎ番目（ただし、ｎは１乃至Ｎの正整
数）の第２の内分回路１２nは、位相差検知回路１４で
検出された位相差Ｔに基づき、対応するｎ段目の第１の
遅延回路１０nの出力の遷移エッジを、前記第２の内分
回路の固有の遅延時間（ｔｄ、後述するＣＶ／ＮＩ）か
ら、（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて
出力し、１乃至Ｎ番目の第２の内分回路１２1〜１２
Nは、入力クロックのクロックサイクルの開始時点か
ら、ｎ×ｔ１＋ｔｐｄ−（Ｔ−ｎ×Ｔ／Ｎ）遅れたタイ
ミングで立ち上がり又は立ち下がり遷移する信号をそれ
ぞれ出力し、１乃至Ｎ番目の前記第２の内分回路１２1
〜１２Nの出力から、時間間隔（位相差）ｔ１＋Ｔ／Ｎ
の多相クロック（クロックの周期はｔＣＫ）が生成され
る構成とされる。
【０１０９】この実施例においては、前記実施例の遅延
回路列から第１の内分回路１１を省略し、遅延回路列の
遅延時間が、クロック周期ｔＣＫよりも短い場合に、等
しい時間間隔で離間した多相クロックを生成している。
【０１１０】位相差検知回路４は、図４に示した回路構
成とされ、例えば図４（ａ）のＩＮ入力に、図１０の出
力クロックＥＮＤを供給し、図４（ａ）のＥＮＤ入力
に、図１０の入力クロックＩＮが供給され、位相差検知
回路４からは、出力クロックＥＮＤの立ち上がり遷移で
Ｈｉｇｈとなり、入力クロックＩＮの立ち上がり遷移で
Ｌｏｗレベルとなる信号が出力される。図１０の周期検
知回路１５は、前記実施例のものと同様の構成とされ、
図１０の第１の遅延回路１０は、図３を参照して説明し
た前記実施例のものと同様の構成とされる。
【０１１１】第２の内分回路１２は、図６、図９を参照
して説明した前記実施例の第２の内分回路１２の構成と
同様とされている。しかしながら、１乃至Ｎ番目の第２
の内分回路１２1〜１２Nにおける遅延時間の大小関係の
設定が、前記実施例と相違している。すなわち、本実施
例では、１番目の第２の内分回路１２1から第Ｎ番目の
内分回路１２Nにしたがい、遅延時間が順にＴ／Ｎづつ
増加しており、第Ｎ番目の内分回路１２Nで最大の遅延
時間とされている。
【０１１２】ｎ番目の第２の内分回路１２ｎは、図６を
参照すると、回路内の容量Ｃの充電パスをオン及びオフ
制御する第１のスイッチ（ＰチャネルＭＯＳトランジス
タＭＰ１）と、容量Ｃの放電パスをオン及びオフ制御す
る、並列接続された複数の第２のスイッチ（Ｎチャネル
ＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜Ｍ
Ｎ２Ｎ）と、容量Ｃの端子電圧としきい値の大小関係に
応じた論理値を出力するバッファ回路（図６では、反転
型のインバータＩＮＶ５０）を備え、複数の第２のスイ
ッチ（ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１
Ｎ）のうちのＮ−ｎ個の第２のスイッチは、位相差検知
回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）によってオン及び
オフ制御され、位相差検知回路１４で検出された位相差
Ｔに対応する期間分、オン状態とされて容量Ｃの蓄積電
荷が一部放電され、蓄積電荷が一部放電された状態の容
量Ｃに対して、ｎ番目の第１の遅延回路１０ｎの出力ｄ
ｎが遷移した時点から、第１の遅延回路１０ｎの出力ｄ
ｎによってオン及びオフ制御されるＮ個の第２のスイッ
チ（ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２
Ｎ）がオンされ、容量Ｃの電荷が放電されて容量Ｃの端
子電圧が下降し、バッファ回路（図６のインバータＩＮ
Ｖ５０）からの出力値が変化する。なお、第２の内分回
路１２を、図６に示した回路構成とした場合、複数の第
２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ１１
〜ＭＮ１Ｎ）のうちのＮ−ｎ個の第２のスイッチは、Ｈ
ｉｇｈレベルの制御信号１〜制御信号Ｎ−ｎが制御端子
に入力されオン状態とされたスイッチ群（ＮチャネルＭ
ＯＳトランジスタＭＮ３１〜ＭＮ３ＮのうちのＮ−ｎ
個）を介してグランドに接続され、スイッチ群（Ｎチャ
ネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ）のうち残
りのｎ個のスイッチは、制御信号によりオフ状態に設定
されている。第１の遅延回路１０ｎの出力ｄｎによって
オン及びオフ制御されるＮ個の第２のスイッチ（Ｎチャ
ネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎ）は、制御
信号１Ｂ〜制御信号ＮＢにより、常時オン状態とされた
スイッチ（ＮチャネルＭＯＳトランジスタＭＮ４１〜Ｍ
Ｎ４Ｎ）を介してグランドに接続される。
【０１１３】ｎ番目の第２の遅延回路１０ｎにおいて、
容量Ｃが充電された状態から、バッファ回路（図６のイ
ンバータＩＮＶ５０）の出力が反転するまでに放電され
る電荷をＣＶとすると、Ｎ−ｎ個の第２のスイッチが、
位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）によっ
て、遅延回路列の出力ＥＮＤの立ち上がりから次のクロ
ックサイクルの入力クロックＩＮの立ち上がりまでの間
の期間Ｔオン状態とされる。
【０１１４】オン状態とされた第２のスイッチに流れる
電流（ＮチャネルＭＯＳトランジスタのドレイン電流）
をＩとすると、この間、（Ｎ−ｎ）×ＩＴ分の電荷が放
電され、つづいてｎ番目の第１の遅延回路１０ｎの出力
ｄｎが遷移した時点から、第１の遅延回路１０ｎの出力
ｄｎによってオン及びオフ制御されるＮ個の第２のスイ
ッチ（図６のＭＮ２１〜ＭＮ２Ｎ）がオンされ、容量Ｃ
の電荷（ＣＶ−（Ｎ−ｎ）×ＩＴ）が電流ＮＩで放電さ
れ、容量Ｃの端子電圧が下降し、バッファ回路（図６の
インバータＩＮＶ５０）からの出力値が変化する。
【０１１５】第１の遅延回路１０ｎの出力ｄｎ（第２の
内分回路１２ｎの入力）がＬｏｗレベルからＨｉｇｈレ
ベルへ遷移してから第２の内分回路１２ｎの出力がＬｏ
ｗレベルからＨｉｇｈレベルに遷移するまでの伝搬遅延
時間は、 （ＣＶ−（Ｎ−ｎ）×ＩＴ）／ＮＩ ＝ＣＶ／ＮＩ＋（ｎ−Ｎ）Ｔ／Ｎ で与えられる。
【０１１６】すなわち、１番目の第２の内分回路１２1
から第Ｎ番目の内分回路１２N-1にしたがい、遅延時間
は、順に、Ｔ／Ｎづつ増加している。
【０１１７】１番目の第２の内分回路１２1の出力１−
ｔａｐは、クロックサイクルの開始時点から、 ｔ１＋ＣＶ／ＮＩ＋（１−Ｎ）Ｔ／Ｎ、 ２番目の第２の内分回路１２2の出力２−ｔａｐは、ク
ロックサイクルの開始時点から、 ２ｔ１＋ＣＶ／ＮＩ＋（２−Ｎ）Ｔ／Ｎ、 Ｎ−１番目の第２の内分回路１２N-1の出力（Ｎ−１）
−ｔａｐは、クロックサイクルの開始時点から、 （Ｎ−１）×ｔ１＋ＣＶ／ＮＩ＋（Ｎ−１−Ｎ）Ｔ／
Ｎ、 Ｎ番目の第２の内分回路１２Nの出力Ｎ−ｔａｐは、ク
ロックサイクルの開始時点から、 Ｎ×ｔ１＋ＣＶ／ＮＩ のタイミングでそれぞれ出力される。ここで、ＣＶ／Ｎ
Ｉは、Ｎ個の第２の内分回路１２1〜１２Nに固有の遅延
時間である。
【０１１８】第２の内分回路１２1〜１２Nからの出力１
−ｔａｐ〜Ｎ−ｔａｐは、隣り合う出力の間の時間差
が、 ｔ１＋Ｔ／Ｎ とされており、等間隔（等位相差）で遷移する多相クロ
ックが得られる。次のクロックサイクルにおいても、１
番目の第２の内分回路１２1の出力１−ｔａｐは、クロ
ックサイクルの開始時点から、 ｔ１＋ＣＶ／ＮＩ＋（１−Ｎ）Ｔ／Ｎ のタイミングで遷移し、出力１−ｔａｐは、周期Ｎ×ｔ
１＋Ｔ＝ｔＣＫのクロックとなる。第１乃至第Ｎの第２
の内分回路１２2〜１２Nからのそれぞれの出力２−ｔａ
ｐ〜Ｎ−ｔａｐの周期も、同様とされる。
【０１１９】合成回路１３は、入力クロックＩＮと、第
２の内分回路１２1〜１２Nからの出力１−ｔａｐ〜Ｎ−
ｔａｐから一本の信号に合成し、逓倍クロックを出力す
る。なお、合成回路１３において、第２の内分回路１２
1〜１２NからのＮ本の出力１−ｔａｐ〜Ｎ−ｔａｐを用
いてクロック周期ｔＣＫをＮ分割した周期のＮ逓倍クロ
ックを生成するか、あるいは、例えば第２の内分回路１
２1〜１２NからのＮ本の出力を１本おきに用いて（信号
間の位相差は２ｔ１＋２／Ｔ）、クロック周期ｔＣＫを
Ｎ／２分割した周期のＮ／２逓倍クロックを生成するか
は任意である。
【０１２０】図１１は、図１０に示した本発明の別の実
施例において、遅延時間ｔｄの第１の遅延回路を縦続形
態に４（Ｎ＝４）段接続して遅延回路列を構成した場合
の動作の一例を示すタイミング図である。遅延回路列の
出力ＥＮＤと次サイクルの入力クロックの位相差Ｔは、
クロック周期ｔＣＫから４ｔｄを差し引いた値であり、
１番目の第２の内分回路１２1から第Ｎ番目の内分回路
１２N-1にしたがい、その遅延時間が順にＴ／４づつ増
加している。
【０１２１】第２の内分回路１２ｎの入力がＬｏｗレベ
ルからＨｉｇｈレベルへ遷移してから第２の内分回路１
２ｎの出力がＬｏｗレベルからＨｉｇｈレベルに遷移す
るまでの伝搬遅延時間は、ＣＶ／４Ｉ＋（ｎ−４）Ｔ／
４で与えられる。
【０１２２】１番目の第２の内分回路１２1の出力１−
ｔａｐは、クロックサイクルの開始時点から、ｔｄ＋Ｃ
Ｖ／４Ｉ−３Ｔ／４、２番目の第２の内分回路１２2の
出力２−ｔａｐは、クロックサイクルの開始時点から、
２ｔｄ＋ＣＶ／４Ｉ−２Ｔ／４、３番目の第２の内分回
路１２3の出力３−ｔａｐは、クロックサイクルの開始
時点から、３×ｔｄ＋ＣＶ／４Ｉ−Ｔ／４、４番目の第
２の内分回路１２4の出力４−ｔａｐは、クロックサイ
クルの開始時点から、４×ｔｄ＋ＣＶ／４Ｉのタイミン
グで出力される。次のクロックサイクルにおいても、１
番目の第２の内分回路１２1の出力１−ｔａｐは、クロ
ックサイクルの開始時点から、ｔｄ＋ＣＶ／４Ｉ−３Ｔ
／４のタイミングで遷移し、出力１−ｔａｐの周期は、
４×ｔｄ＋Ｔ＝ｔＣＫとなり、内分回路１２2〜１２4か
らの出力２−ｔａｐ〜４−ｔａｐの周期についても同様
とされる。
【０１２３】第２の内分回路１２1〜１２4からの出力１
−ｔａｐ〜４−ｔａｐは、隣り合う出力の間の時間差
が、ｔ１＋Ｔ／４とされており、出力１−ｔａｐと出力
４−ｔａｐの間は、クロック周期ｔＣＫとなり、等間隔
で遷移する多相クロックが得られ、合成回路１３から
は、入力クロックを４逓倍した出力信号ＯＵＴが出力さ
れる。
【０１２４】本発明のクロック制御回路は、回路構成を
簡易化し、ＰＬＬ回路を用いた場合と較べて、回路規模
を縮減し、外部クロック等の同期に要する時間を短縮し
ている。このため、内部回路が内部クロック信号に同期
して動作する半導体集積回路装置（ＬＳＩ）において、
外部クロックから該外部クロックに同期した内部クロッ
クを生成するクロック制御回路に、本発明を適用して好
適とされる。
【０１２５】本発明を半導体集積回路装置に実施した例
として、クロック端子から入力バッファを介して入力さ
れる外部クロックに同期した多相のクロック、又は、逓
倍クロックを生成して、生成したクロックを内部クロッ
クとして、クロックドライバから、半導体集積回路装置
の内部回路をなす同期回路（順序回路）に供給するクロ
ック制御回路を備えた半導体集積回路装置において、ク
ロック制御回路として、ＰＬＬ回路の代わりに、図１、
図２、図１０等に示した実施例に即して説明した、本発
明に係るクロック制御回路を備えることで、回路規模の
縮減、同期に要する時間の短縮において、顕著な効果を
奏する。半導体集積回路装置のクロック制御回路におい
て、入力クロックＩＮは、入力バッファを介して入力さ
れた外部クロックよりなり、内部クロックとして多相ク
ロックを供給する場合、複数の第２の内分回路１２の出
力が用いられ、逓倍クロックを供給する場合、合成回路
１３からの逓倍出力信号が用いられる。
【０１２６】また、本発明は、水晶発振回路等より供給
されるクロックを外部クロックとして入力しその逓倍ク
ロックを生成する装置、あるいは、クロック周期ｔＣＫ
を等分割したタイミングで信号を生成するタイミング生
成装置、あるいは周波数可変のパルス信号を生成する信
号生成装置等に用いて好適とされる。
【０１２７】［発明のさらに別の実施の形態］本発明の
さらに別の実施の形態と実施例について以下に説明す
る。前記実施例では、遅延回路列の出力ＥＮＤと入力ク
ロックＩＮの位相差Ｔ＝（Ｎ×（ｔ１＋ｔ２）−ｔＣ
Ｋ）を位相差検知回路１４で検出し、この位相差Ｔを第
２の内分回路１２の容量の蓄積電荷で記憶する構成とし
たが、以下に説明する各実施例では、前記実施例の位相
差検知回路１４を用いない構成としたものである。
【０１２８】本発明は、別の実施の形態において、遅延
回路が複数段縦続形態に接続された第１の遅延回路列
（図１７の１０1〜１０N）と、遅延回路が複数段縦続形
態に接続された第２の遅延回路列（図１７の１０N＋1〜
１０2N）と、を備え、第１の遅延回路列の初段の遅延回
路（図１７の１０1）から入力された入力クロックは第
１の遅延回路列を伝搬し第１の遅延回路列の最終段をな
す遅延回路（図１７の１０N）から出力されて第２の遅
延回路列の初段の前記遅延回路（図１７の１０N＋ １）
に入力され第２の遅延回路列を伝搬し、第１、及び第２
の遅延回路列の各段の遅延回路に対応して並設されてお
り、入力される二つの信号の位相差を予め定められた内
分比で分割した時間で規定される遅延時間の出力信号を
出力する複数の内分回路（図１７の１２0〜１２N）を備
え、並設される複数の内分回路（図１７の１２0〜１
２N）のうち１番目の内分回路（図１７の１２0）には、
第１の遅延回路列から出力され前記第２の遅延回路列の
初段の遅延回路に入力されるクロック（ｄＮ）と次サイ
クルの入力クロック（ＩＮ）とが入力され、ｎ＋１番目
（ただし、ｎ＋１は２以上であり第１の遅延回路列の最
終段の遅延回路の段数以下）の内分回路（図１７の１２
ｎ）には、該内分回路に対応する第２の遅延回路列のｎ
段目の遅延回路（図１７の１０Ｎ＋ｎ）の出力（ｄ（Ｎ
＋ｎ））と、次サイクルの入力クロックを入力した前記
第１の遅延回路列のｎ段目の遅延回路（図１７の１
０ｎ）の出力（ｄｎ）とが入力される。複数の内分回路
（図１７の１２0〜１２N）の内分比は、前記内分回路の
順番に対応して単位値ごとに大に設定されており、入力
クロックの周期をｔＣＫとして、第１の遅延回路列の最
終段の遅延回路の段数をＮ段とし、前記各遅延回路の遅
延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合、
複数の前記内分回路は、順番に、それぞれの遅延時間を
単位時間Ｔ／Ｎ毎に増加させており、相隣る二つの内分
回路の出力の位相差はｔＣＫ／Ｎとされ、１番目の前記
内分回路の出力とＮ番目の前記内分回路の出力の時間差
は、前記入力クロックの周期ｔＣＫである構成とされ
る。
【０１２９】Ｎ段の第１、第２の遅延回路列をつなげて
２段の一つの遅延回路列としてもよい。また各遅延回路
の遅延時間は同一（ｔｄ）とされる。この場合、遅延時
間が同一の遅延回路が２Ｎ段縦続形態に接続された遅延
回路列（図１７の１０1〜１０2N）を備え、入力クロッ
クが初段の遅延回路（図１７の１０1）に入力され縦続
形態に接続された前記遅延回路を伝搬し、入力される二
つの信号の位相差を予め定められた内分比（内分比は互
いに異なる）で分割した時間で規定される遅延時間の出
力信号を出力する内分回路（図１７の１２0〜１２N-1）
を少なくともＮ個備え、ｉ番目（ただし、ｉは０〜Ｎの
整数）の内分回路には、（Ｎ＋ｉ）段目の前記遅延回路
の出力と、次サイクルの入力クロックのｉ段目の遅延回
路の出力（０段目の場合、入力クロック）が入力され、
０番目乃至（Ｎ−１）番目の内分回路（１２0〜１
２N-1）からは、前記入力クロックの周期をＮ等分した
位相差の多相クロックが出力される。０番目乃至（Ｎ−
１）番目の内分回路から出力される多相クロックを入力
し一つの信号に合成する合成回路（図１７の１３）を備
え、Ｎ逓倍クロックを出力する構成としてもよい。
【０１３０】本発明は、さらに別の実施の形態におい
て、遅延時間が同一の遅延回路がＮ段（ただし、Ｎは１
以上の整数）縦続形態に接続された第１の遅延回路列
（図１９の１０1〜１０N）と、遅延時間が同一の遅延回
路がＮ段縦続形態に接続された第２の遅延回路列（図１
９の１０N+1〜１０2N）と、を備え、入力クロック（Ｉ
Ｎ）は前記第１の遅延回路列の初段の前記遅延回路に入
力され、前記第１の遅延回路列の各遅延回路の出力を入
力としこのうちの一つを逓倍数決定信号（図１９の１
８）で指定された逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下
の整数）に応じて選択出力する選択回路（図１９の１
９）を備えている。この選択回路（図１９の１９）の出
力は、前記第２の遅延回路列の初段の遅延回路（図１９
の１０N+1）に入力される。入力される二つの信号の位
相差を予め定められた内分比で分割した時間で規定され
る遅延時間の出力信号を出力する内分回路を少なくとも
Ｎ個並設し（図１９の１２0〜１２N-1）、前記各内分回
路の内分比は互いに異なり、前記逓倍数決定信号で指定
された逓倍数Ｋで規定される。
【０１３１】０番目の内分回路（図１９の１２0）に
は、選択回路（図１９の１９）の出力と次サイクルの入
力クロック（ＩＮ）とが入力され、ｉ番目（ただし、ｉ
は１〜Ｎの整数）の内分回路（図１９の１２i）には、
第２の遅延回路列のｉ段目の遅延回路(図１９の１
２N+i)の出力と、次サイクルのクロックの前記第１の遅
延回路列のｉ段目の遅延回路(図１９の１２i)の出力と
が入力され、０番目乃至（Ｋ−１）番目の前記内分回路
からは、前記入力クロックの周期をＫ等分した位相差の
多相クロックが出力される。Ｋ個の前記内分回路から出
力される多相クロックを合成回路に入力して一つの信号
に合成してＫ逓倍クロックを出力するようにしてもよ
い。
【０１３２】本発明は、さらに別の実施の形態におい
て、遅延時間が同一の遅延回路が２Ｎ段（ただし、Ｎは
１以上の整数）縦続形態に接続された第１の遅延回路列
（図２０の１０1〜１０2N）を備え、正相クロック（Ｃ
ＬＫ）が初段の遅延回路（図２０の１０1）に入力され
て第１の遅延回路列を伝搬し、遅延時間が同一の遅延回
路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接
続された第２の遅延回路列（図２０の１０B1〜１
０B2N）を備え、逆相クロック（ＣＬＫＢ）は第２の遅
延回路の初段の遅延回路（図２０の１０B1）に入力され
て第２の遅延回路列を伝搬し、入力される二つの信号の
位相差を予め定められた内分比で分割した時間で規定さ
れる遅延時間の出力信号を出力する、Ｎ＋１個の内分回
路よりなる第１、第２群の内分回路を備え、第１、第２
群の内分回路のそれぞれにおいて、Ｎ＋１個の前記内分
回路の内分比は互いに異なる値に設定されている。
【０１３３】第１群の内分回路の０番目の内分回路（図
２０の１２0）には、前記第２の遅延回路列のＮ段目の
前記遅延回路（図２０の１０BN）の出力（ｄＮ＋π）と
次サイクルの正相クロック（ＣＬＫ）とが入力され、第
１群の内分回路のｉ番目（ただし、ｉは１〜Ｎの整数）
の内分回路（図２０の１２i）には、前記第２の遅延回
路列の（Ｎ＋ｉ）段目の遅延回路（図２０の１０BN+i）
の出力（ｄ（Ｎ＋ｉ）+π）と、次サイクルの正相クロ
ックが入力される第１の遅延回路列のｉ段目の前記遅延
回路（図２０の１０N+i）の出力（ｄ（Ｎ＋ｉ））とが
入力され、前記第１群の内分回路の０番目乃至Ｎ番目の
内分回路（図２０の１２0〜１２Ｎ）からは、前記入力
クロックの周期の半分（位相π）をＮ等分した位相差の
多相（Ｎ相）クロックが出力される。
【０１３４】第２群の内分回路の０番目の内分回路（図
２０の１２B0）には、前記第１の遅延回路列のＮ段目の
前記遅延回路（図２０の１０N）の出力（ｄＮ）と次サ
イクルの逆相クロック（ＣＬＫＢとが入力され、第２群
の内分回路のｉ番目（ただし、ｉは１〜Ｎの整数）の前
記内分回路（図２０の１２Bi）には、第１の遅延回路列
の（Ｎ＋ｉ）段目の前記遅延回路（図２０の１０N+i）
の出力（ｄ（Ｎ＋ｉ））と、次サイクルの逆相クロック
が入力される第２の遅延回路列のｉ段目の前記遅延回路
（図２０の１０BN+i）の出力（ｄ（Ｎ＋ｉ）＋π）とが
入力され、前記第２群の内分回路の０番目乃至Ｎ番目の
内分回路（図２０の１２Ｂ0〜１２ＢＮ）からは、第１
群の０番目乃至Ｎ番目の内分回路（図２０の１２0〜１
２Ｎ）の出力から位相πずれて、前記入力クロックの周
期の半分（位相π）をＮ等分した位相差の多相（Ｎ相）
クロックが出力される。
【０１３５】［他の実施例］上記した別の実施の形態の
構成の詳細に説明すべく本発明の他の実施例について図
面を参照して説明する。図１７は、本発明の実施例の構
成を示す図である。図１７を参照すると、Ｎ逓倍信号を
生成する構成において、２Ｎ段直列に接続される遅延回
路１０1〜１０2Nを備え、重み付け（内分比）がＦ0〜Ｆ
NのＮ＋１個の第２の内分回路１２0〜１２Nを備え、第
２の内分回路１２0〜１２Nの出力０−ｔａｐ〜Ｎ−ｔａ
ｐは合成回路１３に入力されて合成され、入力クロック
ＩＮをＮ逓倍したクロックＯＵＴが合成回路１３から出
力される。
【０１３６】入力クロックＩＮは、初段の遅延回路１０
1から入力され、Ｎ段の遅延回路１０1〜１０2Nで遅延さ
れ、第２の内分回路１２0には、遅延回路１０Nの出力ｄ
Ｎと、次のサイクルの入力クロックＩＮとが入力され
る。第２の内分回路１２1には、遅延回路１０N+1の出力
ｄ（Ｎ＋１）と、次のサイクルの入力クロックＩＮを遅
延回路１０1で遅延させた出力ｄ１とが入力される。第
２の内分回路１２2には、遅延回路１０N+2の出力ｄ（Ｎ
＋２）と、次のサイクルの入力クロックＩＮの遅延回路
１０2の出力ｄ２とが入力され、以下同様にして、第２
の内分回路１２Nには、遅延回路１０2Nの出力ｄ（２
Ｎ）と、次のサイクルの入力クロックＩＮの遅延回路１
０Nの出力ｄＮとが入力される。
【０１３７】図１７において、遅延回路１０1〜１０2N
は、図５に示した回路構成において、入力ＩＮ１、ＩＮ
２に共通の信号を入力して構成される。
【０１３８】図１７において、周期検知回路１５は、図
２を参照して説明した前記実施例と同様の構成とされ
る。周期検知回路１５から出力される制御信号は、図５
に示した構成の遅延回路１０1〜１０2Nの制御信号とし
て供給され、クロックの周波数に応じて容量値を決定し
ている。あるいは、図３（ｂ）に示した構成としてもよ
い。この場合、クロック周期に応じて図３（ｂ）のセレ
クタ１７で遅延時間を可変に設定している。
【０１３９】次に、図１７に示した回路の動作原理につ
いて以下に説明する。遅延回路１０ 1〜１０2Nの遅延時
間はすべて等しくｔｄとすると、Ｎ段直列に接続される
遅延回路１０1〜１０Nの遅延時間はＮ×ｔｄである。入
力クロックＩＮの１周期をｔＣＫとすると、遅延回路１
０1〜１０Nの遅延時間とｔＣＫとの差Ｔ（ただし、ｔＣ
Ｋ＞Ｎ×ｔｄ）は、 Ｎ×ｔｄ＋Ｔ＝ｔＣＫ …(11) したがって、 Ｔ＝ｔＣＫ−Ｎ×ｔｄ …(12)
【０１４０】第２の内分回路１２0〜１２Nに入力される
二つの信号として、入力クロックを、遅延回路で遅延さ
せた第１の入力信号と、次サイクルのクロック又は次サ
イクルのクロックを遅延回路で遅延させた第２の入力信
号を供給する構成とし、入力クロックＩＮの周期をｔＣ
Ｋとして、各遅延回路の遅延時間をｔｄとし、Ｔ＝ｔＣ
Ｋ−Ｎ×ｔｄである場合（後に説明されるように、この
時間Ｔは内分回路１２ 0〜１２Nに入力される二つの信号
の位相差でもある）、複数の第２の内分回路１２0〜１
２Nは、順番に、それぞれの遅延時間を単位時間（Ｔ／
Ｎ）（但し、Ｔ＝ｔＣＫ−Ｎ×ｔｄ）毎に増加させてお
り、相隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎ
とされ、１番目の前記内分回路の出力とＮ番目の前記内
分回路の出力の時間差は、前記入力クロックの周期ｔＣ
Ｋ（２π）である。
【０１４１】より詳細には、第２の内分回路１２0は、
クロックサイクルの開始時点から、遅延時間Ｎ×ｔｄで
立ち上がるクロック信号（遅延回路１０Nの出力ｄＮ）
の立ち上がりエッジと次のクロックサイクルのクロック
の立ち上がりエッジとの位相差を、内分比（重み）Ｆ0
で分割したタイミングで遷移する出力信号０−ｔａｐを
出力する。第２の内分回路１２1は、クロックサイクル
の開始時点から遅延時間（Ｎ＋１）×ｔｄで立ち上がる
クロック信号（遅延回路１０N+1の出力ｄ（Ｎ＋１））
と、次のクロックサイクルのクロックを遅延回路１０1
で遅延させた出力ｄ１の立ち上がりエッジとの位相差
を、内分比（重み）Ｆ1で分割したタイミングで遷移す
る出力信号１−ｔａｐを出力する。以下同様に、第２の
内分回路１２N-1は、クロックサイクルの開始時点から
遅延時間（２Ｎ−１）×ｔｄで立ち上がるクロック信号
（遅延回路１０2N-1の出力ｄ（２Ｎ−１））と次のクロ
ックサイクルのクロックを遅延回路１０N-1の出力ｄ
（Ｎ−１）の立ち上がりエッジの位相差を、内分比（重
み）ＦＮ−１で分割したタイミングで遷移する出力信号
（Ｎ−１）−ｔａｐを出力する。第２の内分回路１２N
は、クロックサイクルの開始時点から遅延時間２Ｎｔｄ
で立ち上がるクロック信号（遅延回路１０2Nの出力
ｄ2N）と次のクロックサイクルのクロックを遅延回路１
０Nの出力ｄNの立ち上がりエッジとの位相差を、内分比
（重み）ＦNで分割したタイミングで遷移する出力信号
Ｎ−ｔａｐを出力する。
【０１４２】次に、図１７に示した第２の内部回路１２
0〜１２Nの回路構成について説明する。図２２は、二つ
の入力信号の時間差Ｔを分解能Ｎで分割し（１／Ｎで分
割）、その整数倍のタイミングで出力する第２の内部回
路１２0〜１２Nの構成を示す図である。なお、図１７の
Ｎ＋１個の第２の内部回路１２0〜１２Nの基本構成は共
通とされており、内分比（重み付け）を決定する制御信
号の設定値が互いに相違している。
【０１４３】図１７に示した第２の内分回路１２n（た
だし、ｎは０〜Ｎの整数）は、図２２を参照すると、二
つの入力端子ＩＮ１、ＩＮ２の信号を入力とする論理和
回路ＯＲ６０と、電源（ＶＤＤ；高位側電源）にソース
が接続され、内部ノードＮ６１にドレインが接続され、
論理和回路ＯＲ６０の出力端にゲートが接続されたＰチ
ャネルＭＯＳトランジスタＭＰ６１と、ドレインが内部
ノードＮ６１に共通接続され、ゲートが入力端子ＩＮ１
に共通接続されたＮチャネルＭＯＳトランジスタＭＮ１
１〜ＭＮ１Ｎと、ドレインがＮチャネルＭＯＳトランジ
スタＭＮ１１〜ＭＮ１Ｎのソースにそれぞれ接続されソ
ースがグランド（ＶＳＳ；低位側電源）に共通接続さ
れ、ゲートが制御信号１〜制御信号Ｎにそれぞれ接続さ
れたＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ
と、ドレインが内部ノードＮ６１に共通接続され、ゲー
トが入力端子ＩＮ２に共通接続されたＮチャネルＭＯＳ
トランジスタＭＮ２１〜ＭＮ２Ｎと、ドレインがＮチャ
ネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに
それぞれ接続されソースがグランド（ＶＳＳ）に共通接
続され、ゲートが制御信号１Ｂ〜制御信号ＮＢにそれぞ
れ接続されたＮチャネルＭＯＳトランジスタＭＮ４１〜
ＭＮ４Ｎと、を備え、共通ノードＮ６１とグランド間に
は容量Ｃが接続されており、共通ノードＮ６１を入力端
に入力とするインバータＩＮＶ６０の出力端から、ｎ番
目の第２の内分回路１２nの出力信号ｎ−ｔａｐが出力
される。
【０１４４】第２の内分回路１２nにおいて、並列接続
されるＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１
Ｎ、ＭＮ２１〜ＭＮ２Ｎにそれぞれ接続されるＮチャネ
ルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜
ＭＮ４Ｎは、各ゲート端子に入力される制御信号１〜制
御信号Ｎ、制御信号１Ｂ〜制御信号ＮＢによりオン、オ
フ制御され、これにより、出力信号の遅延時間を規定す
る二つの入力信号の時間差の内分比が決定される。例え
ば、内分比がＦnのｎ番目の第２の内分回路１２nでは、
入力される制御信号１〜制御信号Ｎにより、Ｎチャネル
ＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち（Ｎ−
ｎ）個がオン状態に設定されており、ＮチャネルＭＯＳ
トランジスタＭＮ４１〜ＭＮ４Ｎは、制御信号１Ｂ〜制
御信号ＮＢにより、ｎ個がオン状態に設定されている。
このとき、入力信号ＩＮ１、ＩＮ２のタイミング差Ｔの
内分比 ｘ：（１−ｘ）のｘは、ｎ／Ｎで与えられる
（詳細は以下に説明される）。これを重み付けがｎであ
るともいう。
【０１４５】次に、第２の内分回路１２ｎの動作を説明
する。第２の内分回路１２n（ただし、ｎは０以上、Ｎ
以下の整数）において、入力信号ＩＮ１、ＩＮ２がとも
にＬｏｗレベルのとき、ＯＲ回路６０の出力はＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ６１を
介して電源ＶＤＤから容量Ｃに充電され（容量Ｃの端子
電圧は電源電圧ＶＤＤ）、インバータＩＮＶ６０の出力
はＬｏｗレベルである。
【０１４６】第２の内分回路１２nにおいて、この容量
Ｃの充電状態から、インバータＩＮＶ６０のしきい値に
達したところまで引き抜く必要のある電荷をＱ＝ＣＶ
（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのう
ち制御信号により（Ｎ−ｎ）個がオンに設定されてお
り、入力信号ＩＮ１のみがＬｏｗレベルから立ち上がっ
てＨｉｇｈレベルである期間Ｔ（この間、入力信号ＩＮ
２はＬｏｗレベル）、ＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１Ｎがオンとされるが、ＮチャネルＭＯＳ
トランジスタＭＮ３１〜ＭＮ３Ｎのうち（Ｎ−ｎ）個が
オンであることから、ＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１Ｎのうち（Ｎ−ｎ）個のトランジスタに
電流が流れ、容量Ｃの蓄積電荷を電流値（Ｎ−ｎ）×Ｉ
で放電する。このため、時間Ｔ後の容量Ｃの蓄積電荷量
は、 ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ …(13) とされる。
【０１４７】つづいて入力信号ＩＮ２が立ち上がり、Ｎ
チャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオン
とされるが、第２の内分回路１２nにおいて、前述した
ように、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ
４Ｎのうちｎ個が制御信号１Ｂ〜ＮＢでオン状態とされ
ているため、ＮチャネルＭＯＳトランジスタＭＮ２１〜
ＭＮ２Ｎのうちｎ個のトランジスタに電流が流れ、入力
信号ＩＮ１をゲートに入力とするＮチャネルＭＯＳトラ
ンジスタＭＮ１１〜ＭＮ１Ｎのうち電流が流れるＮ−ｎ
個のトランジスタとともに、合計、 （Ｎ−ｎ）＋ｎ＝Ｎ 個分のトランジスタの電流値Ｎ×Ｉで、容量Ｃの蓄積電
荷を放電する。
【０１４８】このため、第２の内分回路１２nに入力信
号ＩＮ１（位相が進んだ入力信号）として入力される遅
延回路１０N+nの出力ｄ（Ｎ＋ｎ）の立ち上がり遷移時
点から、第２の内分回路１２nのインバータＩＮＶ６０
の出力信号ｎ−ｔａｐが遷移するまでの伝搬遅延時間
は、 ｔｐｄ＝（ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ）／（Ｎ×Ｉ） ＝ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ …(14) となる。
【０１４９】重みが０の内分回路１２０の内分比Ｆ０は
０：１となり、伝搬遅延時間ｔｐｄはＣＶ／ＮＩ−Ｔと
なり、最も短くなる。重みｎがＮの内分回路の内分比は
１：０となり、伝搬遅延時間ｔｐｄはＣＶ／ＮＩとな
り、最も長くなる。
【０１５０】ｎ番目の第２の内分回路１２nの出力信号
ｎ−ｔａｐは、（Ｎ＋ｎ）番目の遅延回路１０N+nの出
力ｄ（Ｎ＋n）の立ち上がりタイミングである、（Ｎ＋
ｎ）×ｔｄから、 遅延時間ｔｐｄ（＝ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ） のタイミングで、ＬｏｗレベルからＨｉｇｈレベルに遷
移する。
【０１５１】したがって、ｎ番目の第２の内分回路１２
nの出力信号ｎ−ｔａｐの立ち上がり遷移のタイミング
は、入力クロックの立ち上がり遷移エッジであるクロッ
クサイクル開始時点から、次式（１５）で表される。 （Ｎ＋ｎ）×ｔｄ＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ ＝ｎ（ｔｄ＋Ｔ／Ｎ）＋Ｎ×ｔｄ＋ＣＶ／ＮＩ−Ｔ …(15)
【０１５２】第２の内分回路の入力信号ＩＮ１をなすｄ
（Ｎ＋ｎ）の立ち上がり遷移と、遅れて立ち上がる入力
信号ＩＮ２をなすｄｎの立ち上がり遷移との位相差Ｔ
は、 Ｔ＝ｔＣＫ＋ｎ×ｔｄ−（Ｎ＋ｎ）×ｔｄ ＝ｔｃＫ−Ｎ×ｔｄ…(16) で与えられる。
【０１５３】Ｎ×ｔｄ＋Ｔ＝ｔＣＫより、上式（１５）
は、 ｎ×ｔＣＫ／Ｎ＋定数 （ただし、ｎ＝０、１、２、…、Ｎ−１、Ｎ） …(17) と表される。
【０１５４】上式（１７）より、第２の内分回路１２0
〜１２Nの出力信号０−ｔａｐ、１−ｔａｐ、…、Ｎ−
ｔａｐにおいて隣接する出力信号の位相差は、ｔＣＫ／
Ｎとなり、等間隔であることがわかる。すなわち、第２
の内分回路１２0〜１２Nから、クロック周期ｔＣＫをＮ
で等間隔に分割した多相クロックが得られる。なお、第
２の内分回路１２Nの出力Ｎ−ｔａｐと第２の内分回路
１２0の０−ｔａｐとの位相差は２π（＝時間差ｔＣ
Ｋ）である。
【０１５５】合成回路１３では、前記した実施例と同様
に、ｔＣＫ／Ｎの位相差でそれぞれ出力される信号０−
ｔａｐ、１−ｔａｐ、…、Ｎ−ｔａｐを入力して、一つ
の信号を合成し（多重化し）、入力クロックＩＮの周期
ｔＣＫをＮ等分した逓倍したクロックを生成する。合成
回路１３では、信号０−ｔａｐ、１−ｔａｐ、…、Ｎ−
ｔａｐをｍ個毎に間引きして入力クロックＩＮの周期ｔ
ＣＫをＮ／ｍ等分した逓倍したクロックを生成するよう
にしてもよい。
【０１５６】図１８は、図１７に示した回路において、
Ｎを４とした場合の動作を説明するためのタイミング図
である。図１８において、ｄ１〜ｄ８は、図１７の遅延
回路１０1〜１０8の出力であり、０−ｔａｐ〜４−ｔａ
ｐは、図１７の第２の内分回路１２0〜１２4の出力であ
り、ＯＵＴは合成回路１３の出力である。
【０１５７】第２の内分回路１２0〜１２4の出力ｎ−ｔ
ａｐ（ｎは０〜４）は、上式（１５）から、クロックＩ
Ｎの立ち上がりから、 ｎ（ｔｄ＋Ｔ／Ｎ）＋Ｎ×ｔｄ＋ＣＶ／ＮＩ−Ｔ （ただし、Ｎ＝４）のタイミングで立ち上がる。すなわ
ち、出力信号０−ｔａｐの立ち上がりエッジのタイミン
グは、ｎ＝０より、４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
出力信号１−ｔａｐの立ち上がりエッジのタイミング
は、ｎ＝１より、ｔｄ＋Ｔ／４＋４×ｔｄ＋ＣＶ／４Ｉ
−Ｔとなる。出力信号２−ｔａｐの立ち上がりエッジの
タイミングは、ｎ＝２より、２（ｔｄ＋Ｔ／４）＋４×
ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。出力信号３−ｔａｐの立
ち上がりエッジのタイミングは、ｎ＝３より、３（ｔｄ
＋Ｔ／４）＋４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。出力信
号４−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝
４より、４（ｔｄ＋Ｔ／４）＋４×ｔｄ＋ＣＶ／４Ｉ−
Ｔとなる。
【０１５８】４ｔｄ＋Ｔ＝ｔＣＫであることから、出力
０−ｔａｐ〜４−ｔａｐは、それぞれ等間隔の位相ｔＣ
Ｋ／４ずつ相違して遷移する４相クロックとされ、４相
クロックを合成回路１３で合成することで、入力クロッ
クを４逓倍した出力クロックが得られる。
【０１５９】本発明のさらに別の実施例について説明す
る。図１９は、本発明のさらに別の実施例の構成を示す
図である。図１９を参照すると、この実施例は、図１７
に示した実施例と同様に位相差検知回路を具備してい
ず、そのかわりに、選択回路を備えたものであるが、第
２の出力回路１２0〜１２Nから出力される多相クロック
の位相差が可変に設定可能としている点が、図１７に示
した実施例と相違している。後に詳細に説明されるが、
この実施例では、入力クロックＩＮの周期ｔＣＫに対し
て、隣り合う第２の出力回路の出力信号の位相差をｔＣ
Ｋ／Ｋとし、Ｋが１〜Ｎの範囲で可変に設定される。合
成回路１３では、位相差がｔＣＫ／Ｋの多相クロックを
合成して、入力クロックＩＮの周波数をＫ逓倍したクロ
ックを出力する。
【０１６０】より詳細には、図１９を参照すると、図１
７に示した回路構成に、選択回路１９があらたに追加さ
れており、逓倍数決定信号１８が、選択回路１９及び第
２の内分回路１２0〜１２Nに入力されている。なお、図
１９において、周期検知回路１５、遅延回路１０1〜１
０2N、第２の内分回路１２0〜１２N、及び、合成回路１
３の構成は、図１７に示したものと同様とされている。
ただし、第２の内分回路１２0〜１２Nは、図２２に示し
た回路構成とされており、制御信号１〜Ｎ、制御信号１
Ｂ〜ＮＢとして、逓倍数決定信号１８が用いられてい
る。
【０１６１】選択回路１９は、前段のＮ個の遅延回路１
０1〜１０Nの出力ｄ１〜ｄＮを入力し、逓倍数決定信号
１８に基づき、そのうちの一つを出力し、後段のＮ個の
遅延回路列の最初の遅延回路１０N+1と、第２の内分回
路１２0に出力する。
【０１６２】逓倍数決定信号１８に基づき、Ｎ逓倍と
し、Ｎ個の遅延回路１０1〜１０Nを入力とする選択回路
１９で、遅延回路１０Nの出力ｄＮを選択した場合、図
１７の構成と同一とされ、ｔＣＫをＮ等分に分割した多
相クロックが出力され、合成回路１３からはＮ逓倍クロ
ックが出力される。
【０１６３】この実施例は、逓倍数がＮ逓倍のほか、Ｎ
よりも小さな逓倍数Ｋに可変に設定可能であることが構
成上の特徴である。
【０１６４】選択回路１９では、Ｋ逓倍のときは、逓倍
決定信号１８の値に基づき、遅延回路１０1〜１０Nの出
力ｄ１〜ｄＮのうち、Ｋ番目の遅延回路１０Kの出力ｄ
Ｋ（遅延時間はＫ×ｔｄ）を選択出力する。
【０１６５】逓倍数決定信号１８は、図２２に示した第
２の内分回路において、制御信号１〜Ｎ、制御信号１Ｂ
〜ＮＢとして入力され、Ｋ逓倍のときは、並列配置され
るスイッチトランジスタであるＮチャネルＭＯＳトラン
ジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎ（図２
２参照）のうち全体でＫ個がオンとなるように設定され
る。
【０１６６】逓倍数決定信号１８がＫ逓倍に設定されて
いる場合、重み付けがｍ（ただし、ｍは０〜Ｋの整数）
の第２の内分回路１２mにおいて、図２２を参照する
と、入力信号ＩＮ１の立ち上がりで（クロックサイクル
開始時点から、Ｋ×ｔｄ＋ｍ×ｔｄのタイミングで立ち
上がる）、ＮチャネルＭＯＳトランジスタＭＮ１１〜Ｍ
Ｎ１Ｎのうち、（Ｋ−ｍ）個のトランジスタがオンし、
時間Ｔ後の入力信号ＩＮ２の立ち上がりで、Ｎチャネル
ＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのうちｍ個のト
ランジスタがオンする（全体でＫ個がオンする）。
【０１６７】この場合、図２２において、容量Ｃの充電
状態から、インバータＩＮＶ６０のしきい値に達したと
ころまで引き抜く必要のある電荷をＱ＝ＣＶ（Ｃは容量
の容量値、Ｖは容量の端子電圧）とすると、入力信号１
の立ち上がりから （ＣＶ−（Ｋ−ｍ）×ＩＴ）／ＫＩ ＝ＣＶ／ＫＩ＋ｍ×Ｔ／Ｋ−Ｔ …(18) のタイミングで出力信号が立ち上がる。
【０１６８】したがって、クロックサイクルの開始時点
を基準として、 のタイミングで、第２の内分回路１２mの出力信号が立
ち上がることになる。
【０１６９】第２の内分回路１２mに入力される入力信
号ＩＮ２（図２２参照）は、次の入力クロックＩＮを、
ｍ個の遅延回路１０1〜１０m（図１９参照）で遅延させ
た信号であるため、第２の内分回路１２mに入力される
入力信号ＩＮ１と入力信号ＩＮ２の位相差Ｔは、次式
（１８）で与えられる。 Ｔ＝ｔＣＫ−（Ｋ＋ｍ）ｔｄ＋ｍ×ｔｄ ＝ｔＣＫ−Ｋ×ｔｄ …(20)
【０１７０】したがって、ｔｄ＋Ｔ／Ｋ＝ｔＣＫ／Ｋと
なり、上式（１７）より、第２の内分回路１２mの出力
信号ｍ−ｔａｐは、クロックサイクルの開始時点を基準
として、次式（２０）のタイミングで立ち上がる。 ｍ×ｔＣＫ／Ｋ＋定数 …(21)
【０１７１】すなわち、互いに隣り合うＫ個の第２の内
分回路１２0〜１２K-1の０−ｔａｐ〜（Ｋ−１）−ｔａ
ｐの出力は、クロック周期ｔＣＫを等間隔で分割したＫ
相の多相クロックとなり、これらを合成回路１３で合成
することで、Ｋ逓倍のクロックが得られる。
【０１７２】次に、本発明のさらに別の実施例について
説明する。図２０は、この実施例の構成を示す図であ
り、高速クロック伝送に好適とされている。図１７に示
した実施例では、不平衡型のクロック伝送方式であるの
に対し、本発明の第５の実施例は、図２０を参照する
と、平衡型（balanced）のクロック伝送路で構成し、ク
ロックＣＬＫと、クロックＣＬＫとは逆相（１８０度
（π）位相が異なる）の相補クロックＣＬＫＢとに対し
て、それぞれ、２Ｎ個の遅延回路１０1〜１０2Nと２Ｎ
個の遅延回路１０B1〜１０Ｂ2Nを備え、各クロックのそ
れぞれに対して、内分回路１２0〜１２N、内分回路１２
B0〜１２BNを備え、内分回路１２0〜１２N、内分回路１
２B0〜１２BNからはクロック周期ｔＣＫを２Ｎ等分した
多相クロックが生成される。遅延回路１０1〜１０2N、
遅延回路１０B1〜１０Ｂ2Nは、図１７に示した遅延回路
１０1〜１０2Nと同一の構成としてもよい。内分回路１
２0〜１２ N、１２B0〜１２BNは、図１７、及び図２２を
参照して説明した第２の内分回路0〜１２Nと同一の構成
とされている。
【０１７３】各遅延回路１０1〜１０2N、１０B1〜１０
Ｂ2Nの遅延時間は全て等しくｔｄであるものとし、 Ｎ×ｔｄ＋Ｔ＝ｔＣＫ／２（半周期） …(22) とする。
【０１７４】内分回路１２0は、逆相クロックＣＬＫＢ
の遅延回路１０BNの出力ｄＮ＋πと、次サイクルの正相
クロックＣＬＫの時間差Ｔを内分比（重み付け）Ｆ0で
分割したタイミングの出力信号（０／Ｎ）πを出力す
る。内分回路１２1は、逆相クロックＣＬＫＢのＮ＋１
段目の遅延回路１０BN+1の出力ｄ（Ｎ＋１）＋πと、次
サイクルの正相クロックＣＬＫの遅延回路１０1の出力
ｄ１との時間差を内分比Ｆ1で分割したタイミングの出
力信号（１／Ｎ）πを出力する。内分回路１２N-1は、
逆相クロックＣＬＫＢの遅延回路１０B2N-1の出力ｄ
（２Ｎ−１）＋πと、次サイクルの正相クロックＣＬＫ
の遅延回路１０N-1の出力ｄ（Ｎ−１）との時間差を内
分比ＦN-1で分割したタイミングの出力信号（（Ｎ−
１）／Ｎ）πを出力する。内分回路１２Nは、逆相クロ
ックＣＬＫＢの遅延回路１０B2Nの出力ｄ（２Ｎ）＋π
と、次サイクルの正相クロックの遅延回路１０Nの出力
ｄＮとの時間差を内分比ＦNで分割したタイミングの出
力信号πを出力する。
【０１７５】クロックサイクルの開示時点を基準とし
て、内分回路１２n（ｎは０〜Ｎの整数）の出力信号
（ｎπ）／Ｎの立ち上がりのタイミングは、上式（１
５）において、 （Ｎ＋ｎ）×ｔｄ＋π＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ ＝ｎ（ｔｄ＋Ｔ／Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ ＝ｎ（ｔＣＫ／２Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ ＝ｎ（π／２Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ…(23) となる。
【０１７６】内分回路１２B0は、正相クロックＣＬＫの
遅延回路１０Nの出力ｄＮ（遅延時間Ｎ×ｔｄ）と、逆
相クロックＣＬＫＢ（正相クロックＣＬＫとの位相差＝
ｔＣＫ／２）の時間差Ｔ（ｔＣＫ／２−Ｎ×ｔｄ）を内
分比（重み付け）Ｆ0で分割したタイミングの出力信号
πを出力する。内分回路１２B1は、正相クロックＣＬＫ
のＮ＋１段目の遅延回路１０N+1の出力ｄ（Ｎ＋１）
と、逆相クロックＣＬＫＢの遅延回路１０B1の出力ｄ１
＋πとの時間差を内分比Ｆ1で分割したタイミングの出
力信号（（Ｎ＋１）／Ｎ）πを出力する。内分回路１２
BN-1は、正相クロックＣＬＫの遅延回路１０2N-1の出力
ｄ（２Ｎ−１）と逆相クロックＣＬＫの遅延回路１０
BN-1の出力ｄ（Ｎ−１）＋πとの時間差を内分比ＦN-1
で分割したタイミングの出力信号（（２Ｎ−１）／Ｎ）
πを出力する。内分回路１２BNは、逆相クロックＣＬＫ
Ｂの遅延回路１０B2Nの出力ｄ（２Ｎ）＋πと、次サイ
クルの正相クロックの遅延回路１０Nの出力ｄＮとの時
間差を内分比ＦNで分割したタイミングの出力信号２π
を出力する。
【０１７７】クロックサイクルの開示時点を基準とし
て、内分回路１２Bn（ｎは０〜Ｎの整数）の出力信号
（（Ｎ＋ｎ）／Ｎ）πの立ち上がりのタイミングは、上
式（１５）において、 （Ｎ＋ｎ）×ｔｄ＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ ＝ｎ（ｔｄ＋Ｔ／Ｎ）＋ＣＶ／ＮＩ−Ｔ ＝ｎ（ｔＣＫ／２Ｎ）＋ＣＶ／ＮＩ−Ｔ ＝ｎ（π／２Ｎ）＋ＣＶ／ＮＩ−Ｔ…(24) となる。
【０１７８】内分回路１２nの出力信号（ｎ／Ｎ）π
と、内分回路１２Bnの出力信号（（Ｎ＋ｎ）／Ｎ）πと
は、位相がπずれている。また、内分回路１２nの出力
信号（ｎ／Ｎ）πと内分回路１２n+1の出力信号（（ｎ
＋１）／Ｎ））πとは位相がπ／２Ｎずれており、内分
回路１２Bnの出力信号（（Ｎ＋ｎ）／Ｎ）πと、内分回
路１２Bn+1の出力信号（（Ｎ＋ｎ＋１）／Ｎ）πと、は
位相がπ／２Ｎずれている。内分回路１２0〜１２Nの出
力、内分回路１２Ｂ0〜１２ＢNの出力を用いて、クロッ
ク周期ｔＣＫを２Ｎ等分した多相クロックが生成され
る。これらの多相クロックから２Ｎ逓倍のクロックを生
成するようにしてもよい。
【０１７９】図２１は、図２０に示した回路において、
Ｎ＝４の場合の、ｄ１〜ｄ８、ｄ１＋π〜ｄ８＋π、内
分回路１２0〜１２Nの出力信号（ｎ／Ｎ）πと、内分回
路１２B0〜１２BNの出力信号（（Ｎ＋ｎ）／Ｎ）π（但
し、Ｎ＝４、ｎ＝０、１、２、３）を示す図である。
【０１８０】内分回路１２0〜１２4の出力、内分回路１
２B0〜１２B4の出力を用いて、クロック周期ｔＣＫを２
Ｎ等分した多相クロックが生成される。
【０１８１】なお、図２０に示す回路に、周期検知回路
（図１７の１５）を備え、遅延回路１０１〜１０２N、
遅延回路１０Ｂ１〜１０Ｂ２Nを、周期検知回路で検知
されたクロック周期に基づき遅延時間を可変に調整する
ようにしてもよいことは勿論である。この場合、遅延回
路１０１〜１０２N、遅延回路１０Ｂ１〜１０Ｂ２Nは、
図５、または図３（ｂ）等に示した回路構成とされる。
【０１８２】図２３は、図２０に示した内分回路１２0
〜１２N、内分回路１２B0〜１２BNの構成の一例を示す
図であり、逓倍数Ｎ＝４、内分比を１：３（内分比は、
二つの入力信号のうち早く遷移する方の信号による放電
（充電）電流（トランジスタの数）と、遅く遷移する方
の信号による放電（充電）電流（トランジスタの数）の
比で規定される）とした場合の貫通電流抑圧型の回路構
成を示している。図２４は、図２３に示した内分回路の
動作を説明するためのタイミング図である。
【０１８３】図２３を参照すると、この内分回路は、電
源ＶＤＤにソースが接続されたＰチャネルＭＯＳトラン
ジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０
４と、ＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ
１０２、ＭＰ１０３、ＭＰ１０４のドレインと共通ノー
ドＮ１０１間に接続されているＰチャネルＭＯＳトラン
ジスタＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０
４と、共通ノードにドレインが接続されたＮチャネルＭ
ＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０
３、ＭＮ２０４と、ＮチャネルＭＯＳトランジスタＭＮ
２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４のソース
とグランド間に接続されたＮチャネルＭＯＳトランジス
タＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４
と、を備えており、ＰチャネルＭＯＳトランジスタＭＰ
１０１のゲートがグランドに接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ１０２、ＭＰ１０３、ＭＰ１０４は
入力信号ＩＮ２に接続され、ＰチャネルＭＯＳトランジ
スタＭＰ２０１のゲートが入力信号ＩＮ２に接続され、
ＰチャネルＭＯＳトランジスタＭＰ２０２、ＭＰ２０
３、ＭＰ２０４は入力信号ＩＮ１に接続されている。Ｎ
チャネルＭＯＳトランジスタＭＮ１０１のゲートが電源
ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＭＮ
１０２、ＭＮ１０３、ＭＮ１０４は入力信号ＩＮ２に接
続され、ＮチャネルＭＯＳトランジスタＭＮ２０１のゲ
ートが入力信号ＩＮ２に接続され、ＮチャネルＭＯＳト
ランジスタＭＮ２０２、ＭＮ２０３、ＭＮ２０４は入力
信号ＩＮ１に接続されている。
【０１８４】また電源ＶＤＤにソースとドレインが接続
されたＰチャネルＭＯＳトランジスタＭＰ１０５を備
え、グランドにソースとドレインが接続されたＮチャネ
ルＭＯＳトランジスタＭＮ１０５を備え、共通ノードＮ
１０１はインバータＩＮＶ１０１の入力端に接続され、
インバータＩＮＶ１０１の出力端ＯＵＴから信号が出力
される。
【０１８５】図２３及び図２４を参照して、この内分回
路の動作を説明する。入力信号ＩＮ１、ＩＮ２がＬｏｗ
レベルからＨｉｇｈレベルに遷移するとき、Ｎチャネル
ＭＯＳトランジスタ側がインターポレータ（内分回路）
として動作する。入力信号ＩＮ２がＨｉｇｈレベルとな
るとＮチャネルＭＯＳトランジスタＭＮ２０１がオン
し、ＮチャネルＭＯＳトランジスタＭＮ１０２〜１０４
もオンし、トランジスタＭＮ２０１を介して電流値Ｉ
（トランジスタＭＮ２０１のドレイン電流）で共通ノー
ドＮ１０１の電荷を放電し、時間差Ｔ後に、入力信号Ｉ
Ｎ１がＨｉｇｈレベルとなると、ＮチャネルＭＯＳトラ
ンジスタＭＮ２０２〜２０４がオンし、電流４×Ｉで共
通ノードＮ１０１の電荷を放電する。容量Ｃｎは、共通
ノードＮ１０１がＨｉｇｈレベルの期間にのみＮＭＯＳ
の下に反転層が形成されるため、ＮＭＯＳ動作のときだ
け容量として機能する。共通ノードＮ１０１の電位を入
力とするインバータＩＮＶ１０１の出力を反転させるた
めの電荷をＣＶとすると、入力信号ＩＮ２がＬｏｗレベ
ルからＨｉｇｈレベルに遷移したとき、トランジスタＭ
Ｎ２０１を介して電流値Ｉで時間Ｔ放電したときの電荷
はＣＶ−Ｉ×Ｔであり、つづいて電流４×Ｉで放電する
ため、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベ
ルに遷移してから出力信号がＬｏｗレベルからＨｉｇｈ
レベルに反転する遅延時間は、(ＣＶ−Ｉ)／４Ｉで与え
られる。
【０１８６】入力信号ＩＮ１、ＩＮ２が、Ｈｉｇｈレベ
ルからＬｏｗレベルに遷移するとき、ＰチャネルＭＯＳ
トランジスタ側がインターポレータとして動作する。入
力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルとなる
と、ＰチャネルＭＯＳトランジスタＭＰ２０１がオン
し、ＰチャネルＭＯＳトランジスタＭＰ１０２〜１０４
もオンし、トランジスタＭＰ１０１、ＭＰ２０１を介し
て電流値Ｉ（トランジスタＭＰ２０１のドレイン電流）
で共通ノードＮ１０１の電荷を充電し、時間（位相差）
Ｔ後に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレ
ベルとなると、ＰチャネルＭＯＳトランジスタＭＰ２０
２〜２０４がオンして、電流４×Ｉで共通ノードＮ１０
１を充電する。容量Ｃｐは、共通ノードＮ１０１がＬｏ
ｗレベルの期間にのみ、ＰＭＯＳの下に反転層が形成さ
れるため、ＰＭＯＳ動作のときだけ、容量（ＭＯＳキャ
パシタ）として機能する。共通ノードＮ１０１の電位を
入力とするインバータＩＮＶ１０１の出力を反転させる
ための電荷をＣＶTHとすると、入力信号ＩＮ２がＨｉｇ
ｈレベルからＬｏｗレベルに遷移したとき、トランジス
タＭＰ２０１を介して電流値Ｉで時間Ｔ充電したときの
電荷はＩ×Ｔであり、つづいて電流４×Ｉで充電するた
め、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベル
に遷移してから出力信号がＨｉｇｈレベルからＬｏｗレ
ベルに反転する遅延時間は、(ＣＶTH−Ｉ)／４Ｉで与え
られる。
【０１８７】逓倍数Ｎ、内分回路の重み付けｍの場合、
並列接続される電源側のＰチャネルＭＯＳトランジスタ
ＭＰ１０１〜ＭＰ１０４、共通ノード側のＰチャネルＭ
ＯＳトランジスタＭＰ２０１〜ＭＰ２０４、並列接続さ
れる接地電位側のＮチャネルＭＯＳトランジスタＭＮ１
０１〜ＭＮ１０４、共通ノード側のＮチャネルＭＯＳト
ランジスタＭＮ２０１〜ＭＮ２０４の並列数をいずれも
Ｎとし、電源側のＰチャネルＭＯＳトランジスタにおい
て、ＩＮ２にゲートが接続されるトランジスタの個数を
ｍ個とし、残りのトランジスタのゲートを接地電位と
し、共通ノード側のＰチャネルＭＯＳトランジスタにお
いて、ＩＮ１にゲートが接続されるトランジスタの個数
をｍ個とし、残りのトランジスタのゲートをＩＮ２に接
続し、接地電位側のＮチャネルＭＯＳトランジスタの並
列体において、ＩＮ１にゲートが接続されるトランジス
タの個数をｍ個とし、残りのトランジスタのゲートを電
源電位とし、共通ノード側のＮチャネルＭＯＳトランジ
スタにおいて、ＩＮ１にゲートが接続されるトランジス
タの個数をｍ個とし、残りのトランジスタのゲートをＩ
Ｎ２に接続している。
【０１８８】図２３に示した構成の内分回路において
は、入力信号が、ＨｉｇｈレベルからＬｏｗレベルに遷
移するとき、ＰチャネルＭＯＳトランジスタ側が動作
し、ＬｏｗレベルからＨｉｇｈレベルに遷移するとき
は、ＮチャネルＭＯＳトランジスタ側が動作する構成と
され、入力信号の遷移における、電源ＶＤＤからグラン
ド（ＶＳＳ）側へ流れる貫通電流を抑制している。
【０１８９】図１７、図１９、図２０を参照して説明し
たクロック制御回路は、回路構成を簡易化しており、内
部回路が内部クロック信号に同期して動作する半導体集
積回路装置（ＬＳＩ）において、外部クロックから該外
部クロックに同期した内部クロックを生成するクロック
制御回路に、本発明を適用して好適とされる。クロック
端子から入力バッファを介して入力される外部クロック
に同期した多相のクロック、又は、逓倍クロックを生成
して、生成したクロックを内部クロックとして、クロッ
クドライバから、半導体集積回路装置の内部回路をなす
同期回路（順序回路）に供給するクロック制御回路を備
えた半導体集積回路装置において、クロック制御回路と
して、ＰＬＬ回路の代わりに、図１７、図１９、図２０
等に示した実施例に即して説明した、本発明に係るクロ
ック制御回路を備えることで、回路規模の縮減、同期に
要する時間の短縮において、顕著な効果を奏する。
【０１９０】また、図１７、図１９、図２０等に示した
回路は、水晶発振回路等より供給されるクロックを外部
クロックとして入力しその逓倍クロックを生成する装
置、あるいは、クロック周期ｔＣＫを等分割したタイミ
ングで信号を生成するタイミング生成装置、あるいは逓
倍周波数可変の信号を生成する信号生成装置等に用いて
好適とされる。
【０１９１】
【発明の効果】以上説明したように、本発明によれば、
帰還系の回路構成をとらずに、入力されるクロックに、
位相同期した逓倍クロックを出力することができる、と
いう効果を奏する。
【０１９２】また本発明によれば、簡易な構成により、
外部入力されるクロックの周期を等分割したタイミング
で遷移するクロック、及び、外部入力されるクロックに
同期した逓倍クロックを生成することができる、という
効果を奏する。
【０１９３】さらに本発明によれば、帰還系の回路構成
をとらずに、簡易な構成により、入力クロックのクロッ
ク周期を等間隔に分割した位相差の多相クロック及び逓
倍クロックを生成することができる、という効果を奏す
る。
【０１９４】さらに本発明によれば、位相差検知回路を
用いず、遅延回路列と内分回路に基く簡易な構成によ
り、入力クロックのクロック周期を等間隔に分割した位
相差の多相クロック及び逓倍クロックを生成することが
できる、という効果を奏する。
【０１９５】さらにまた本発明によれば、位相差検知回
路を用いず、遅延回路列と内分回路に基く簡易な構成に
より、逓倍数を可変に設定した逓倍クロックを生成する
ことができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】（ａ）、（ｂ）は本発明の一実施例における遅
延回路の構成を示す図である。
【図４】（ａ）、（ｂ）は本発明の一実施例における位
相検知回路の構成を示す図である。
【図５】本発明の一実施例における第１の内分回路の構
成を示す図である。
【図６】本発明の一実施例における第２の内分回路の構
成を示す図である。
【図７】本発明の一実施例の動作原理を説明するための
図である。
【図８】本発明の一実施例の動作を説明するためのタイ
ミング図である。
【図９】本発明の別の実施例における第２の内分回路の
構成を示す図である。
【図１０】本発明のさらに別の実施例の構成を示す図で
ある。
【図１１】本発明のさらに別の実施例の動作を説明する
ためのタイミング図である。
【図１２】従来のクロック逓倍回路の構成を示す図であ
る。
【図１３】従来のクロック逓倍回路の構成を示す図であ
る。
【図１４】図１１の４相クロック逓倍回路の構成を示す
図である。
【図１５】図１２の４相クロック逓倍回路の動作を説明
するためのタイミング図である。
【図１６】タイミング差分割回路の構成の一例を示す図
である。
【図１７】本発明のさらに別の実施例の構成を示す図で
ある。
【図１８】図１７に示した本発明のさらに別の実施例の
動作を説明するためのタイミング図である。
【図１９】本発明のさらに別の実施例の構成を示す図で
ある。
【図２０】本発明のさらに別の実施例の構成を示す図で
ある。
【図２１】図２０に示した本発明のさらに別の実施例の
動作を説明するためのタイミング図である。
【図２２】内分回路の構成の一例を示す図である。
【図２３】内分回路の構成の別の例を示す図である。
【図２４】図２３に示した内分回路の動作を説明するた
めのタイミング図である。
【符号の説明】
１ クロック ２ 分周器 ３ 多相クロック ４ａ タイミング差分割回路 ４ｂ 多重化回路 ５ 多相クロック逓倍回路 ８ クロック合成回路 ９ 逓倍クロック １０ 第１の遅延回路 １１ 第１の内分回路 １２ 第２の内分回路 １３ 合成回路 １４ 位相差検知回路 １５ 周期検知回路 １６ 制御信号 １７ 選択回路（セレクタ） １８ 逓倍数決定信号 １９ 選択回路 ２０１ １／４分周器 ２０２ ４相クロック逓倍回路 ２０３ クロック合成回路 ２０４ 周期検知回路 ２０６ 制御信号 ２０７ 逓倍クロック ２０８〜２１５ タイミング差分割回路 ２１６〜２２３ パルス補正回路 ２２４〜２２７ 多重化回路

Claims (58)

    【特許請求の範囲】
  1. 【請求項１】入力した信号を第１の遅延時間遅延させて
    出力する第１の回路と、前記第１の回路の出力を第２の
    遅延時間遅延させて出力する第２の回路とからなる遅延
    回路ユニットを縦続形態に複数段接続してなる遅延回路
    列と、 前記遅延回路列に入力される入力クロックと、前記遅延
    回路列から出力されるクロックとを入力し、前記入力ク
    ロックのクロック周期と前記遅延回路列の遅延時間の時
    間差を、前記入力される二つのクロックの位相差として
    検出する位相差検知回路と、 複数の前記遅延回路ユニットの第１の回路の出力をそれ
    ぞれ入力し、前記位相差を前記遅延回路列における前記
    遅延回路ユニットの個数で等間隔に分割した時間を単位
    として、前記第１の回路が属する前記遅延回路ユニット
    が前記遅延回路列内で何番目の段数であるかに応じて、
    前記第１の回路の出力信号の遷移エッジを、互いに異な
    る遅延時間分遅延させてそれぞれ出力する複数の第３の
    回路と、 を備え、 前記複数の第３の回路は、前記入力クロックのクロック
    周期を、前記遅延回路列における前記遅延回路ユニット
    の個数で等分した時間間隔で遷移する複数の出力信号を
    それぞれ出力する、ことを特徴とするクロック制御回
    路。
  2. 【請求項２】前記第３の回路が、容量の充電及び放電を
    制御する回路と、 前記容量の端子電圧としきい値との大小関係に応じた論
    理値を前記出力信号として出力する回路と、を備え、 前記位相差に相当する期間、前記容量を放電又は充電
    し、前記第３の回路に対応する遅延回路ユニットの前記
    第１の回路の出力信号が遷移した際に、これを受けて、
    前記容量を、前記位相差に相当する期間の放電又は充電
    につづいて、再び放電又は充電し、 前記位相差を、前記遅延回路ユニットの数で等分した位
    相に、前記第３の回路に対応する前記遅延回路ユニット
    が前記遅延回路列内で何段目であるかを表す値を乗じた
    位相に相当する遅延時間を、前記第２の遅延時間から差
    し引いた時間分、前記第３の回路に対応する前記遅延回
    路ユニットの前記第１の回路の出力信号の立ち上がり又
    は立ち下りの遷移エッジを、遅延させて出力する構成と
    されている、ことを特徴とする請求項１に記載のクロッ
    ク制御回路。
  3. 【請求項３】前記入力信号と、複数の前記第３の回路の
    出力信号とに基づき、前記入力クロックのクロック周期
    を等分割してなるクロック周期の逓倍クロックを生成し
    て出力する合成回路を備えた、ことを特徴とする請求項
    １又は２に記載のクロック制御回路。
  4. 【請求項４】第１の遅延時間ｔ１の第１の遅延回路と、
    前記第１の遅延回路の出力の立ち上がり又は立ち下がり
    の遷移エッジを第２の遅延時間ｔ２遅延させて出力する
    第２の遅延回路とからなる遅延回路ユニットを縦続形態
    に複数段（Ｎ段）接続してなる遅延回路列を備え、 前記遅延回路列には、初段の遅延回路ユニットから、ク
    ロック周期ｔＣＫの入力クロックが入力され、 前記遅延回路列の最終段の遅延回路ユニットから出力さ
    れる出力クロックと、前記遅延回路列に入力される入力
    クロックとから、前記遅延回路列の遅延時間と、前記入
    力クロックのクロック周期ｔＣＫとの時間差に対応する
    位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を検出す
    る位相差検知回路を備え、 １段目から（Ｎ−１）段目の前記遅延回路ユニットの第
    １の遅延回路の出力をそれぞれ入力する第３の遅延回路
    を（Ｎ−１）個備え、 ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第
    ３の遅延回路は、前記位相差検知回路で検出された位相
    差Ｔに基づき、対応するｎ段目の遅延回路ユニットの第
    １の遅延回路の出力の遷移エッジを、前記第２の遅延時
    間ｔ２から、前記位相差Ｔを前記遅延回路ユニットの数
    Ｎで等分した位相Ｔ／Ｎに、前記第３の遅延回路に対応
    する遅延回路ユニットの前記遅延回路列内での段数ｎを
    乗じた遅延時間ｎ×Ｔ／Ｎを差し引いた時間ｔ２−ｎ×
    Ｔ／Ｎ遅延させて出力し、 ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第
    ３の遅延回路は、前記入力クロックのクロックサイクル
    の開始時点から、 時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）＝ｎ×ｔＣＫ／Ｎ 遅れたタイミングで立ち上がり又は立ち下がり遷移する
    信号をそれぞれ出力し、 前記入力クロックと、１乃至Ｎ−１番目の前記第３の遅
    延回路の出力とから、前記入力クロックのクロック周期
    ｔＣＫを等分してなるクロック周期の逓倍クロックを生
    成する合成回路を備えた、ことを特徴とするクロック制
    御回路。
  5. 【請求項５】前記第２の遅延回路が、前記第２の遅延回
    路内の容量の充電パスをオン及びオフ制御する第１のス
    イッチと、 前記容量の放電パスをオン及びオフ制御する、互いに並
    列接続されたＮ個の第２のスイッチと、 前記容量の前記端子電圧としきい値の大小関係に応じた
    論理値を出力するバッファ回路と、を少なくとも備え、 前記第２の遅延回路に入力される、前記第１の遅延回路
    の出力信号が第２の値のとき、前記第１のスイッチがオ
    ンして、前記容量が充電され、 前記第１の遅延回路の出力信号が第１の値のとき、前記
    Ｎ個の第２のスイッチがオンして、前記容量が放電され
    る、構成とされた第１の内分回路よりなる、ことを特徴
    とする請求項４に記載のクロック制御回路。
  6. 【請求項６】前記第２の遅延回路が、前記第２の遅延回
    路内の容量の放電パスをオン及びオフ制御する第１のス
    イッチと、 前記容量の充電パスをオン及びオフ制御する、互いに並
    列接続されたＮ個の第２のスイッチと、 前記容量の前記端子電圧としきい値の大小関係に応じた
    論理値を出力するバッファ回路と、を少なくとも備え、 前記第２の遅延回路に入力される、前記第１の遅延回路
    の出力信号が第２の値のとき、前記第１のスイッチがオ
    ンして、前記容量が放電され、 前記第１の遅延回路の出力信号が第１の値のとき、前記
    Ｎ個の第２のスイッチがオンして、前記容量が充電され
    る、構成とされた第１の内分回路よりなる、ことを特徴
    とする請求項４に記載のクロック制御回路。
  7. 【請求項７】ｎ番目（ただし、ｎは１乃至Ｎ−１の正整
    数）の前記第３の遅延回路が、 前記第３の遅延回路内の容量の充電パスをオン及びオフ
    制御する第３のスイッチと、 前記容量の放電パスをオン及びオフ制御する、並列接続
    された複数の第４のスイッチと、 前記容量の端子電圧としきい値の大小関係に応じた論理
    値を出力するバッファ回路と、を少なくとも備え、 前記複数の第４のスイッチのうち、ｎ個の第４のスイッ
    チは、前記位相差検知回路の出力によってオン及びオフ
    制御され、前記位相差検知回路で検出された前記位相差
    Ｔに対応する期間分、オン状態とされて、前記容量の蓄
    積電荷が一部放電され、 蓄積電荷が一部放電された状態の前記容量に対して、ｎ
    番目の前記第１の遅延回路の出力が遷移した時点から、
    前記第１の遅延回路の出力によってオン及びオフ制御さ
    れるＮ個の第４のスイッチがオンされ、前記容量の電荷
    が放電されて前記容量の端子電圧が下降し、前記バッフ
    ァ回路からの出力値が変化する、構成とされた第２の内
    分回路よりなる、ことを特徴とする請求項４乃至６のい
    ずれか一に記載のクロック制御回路。
  8. 【請求項８】ｎ番目（ただし、ｎは１乃至Ｎ−１の正整
    数）の第３の遅延回路が、 前記第３の遅延回路内の容量の放電パスをオン及びオフ
    制御する第３のスイッチと、 前記容量の充電パスをオン及びオフ制御する、並列接続
    された複数の第４のスイッチと、 前記容量の端子電圧としきい値の大小関係に応じた論理
    値を出力するバッファ回路と、を少なくとも備え、 前記複数の第４のスイッチのうち、ｎ個の第４のスイッ
    チは、前記位相差検知回路の出力によってオン及びオフ
    制御され、前記位相差検知回路で検出された前記位相差
    Ｔに対応する期間分、オン状態とされて、前記容量を一
    部充電し、 一部充電された状態の前記容量に対して、ｎ番目の前記
    第１の遅延回路の出力が遷移した時点から、前記第１の
    遅延回路の出力によってオン及びオフ制御されるＮ個の
    第４のスイッチがオンされ、前記容量をさらに充電し
    て、前記容量の端子電圧が上昇し、前記バッファ回路か
    らの出力値が変化する、構成とされた第２の内分回路よ
    りなる、ことを特徴とする請求項４乃至６のいずれか一
    に記載のクロック制御回路。
  9. 【請求項９】第１の遅延時間ｔ１の第１の遅延回路と、
    前記第１の遅延回路の出力信号の立ち上がり又は立ち下
    がりの遷移エッジを第２の遅延時間ｔ２遅延させる第２
    の遅延回路とからなる遅延回路ユニットを縦続形態に複
    数段（Ｎ段）備え、周期ｔＣＫの入力クロックを入力
    し、時間Ｎ×（ｔ１＋ｔ２）だけ遅延させて出力する遅
    延回路列を備え、 前記第２の遅延回路は、前記第２の遅延回路に入力され
    る、前記第１の遅延回路の出力信号が第２の値のとき
    に、前記第２の遅延回路内の第１の容量の充電経路をオ
    ンする第１のスイッチと、 前記第１の遅延回路の出力信号が第１の値のときに、前
    記第１の容量に蓄積された電荷を放電する放電経路のオ
    ンする、互いに並列接続されたＮ個の第２のスイッチ
    と、 前記第１の容量の前記端子電圧としきい値の大小関係に
    応じた論理値を出力する第１のバッファ回路と、を少な
    くとも備えた第１の内分回路よりなり、 前記遅延回路列の最終段の遅延回路ユニットから出力さ
    れる出力クロックと、前記出力クロックに対応する入力
    クロックの次のクロックサイクルの入力クロックとの位
    相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を検出し、
    前記位相差Ｔ分、アクティブ状態の出力信号を出力する
    位相差検知回路を備え、 前記入力クロックの１クロック周期ｔＣＫをＮ等分した
    期間ｔＣＫ／Ｎは、ｔ１＋ｔ２−Ｔ／Ｎと表され、 １段目からＮ−１段目の前記遅延回路ユニットの前記第
    １の遅延回路にそれぞれ対応させて１番目からＮ−１番
    目の第２の内分回路を備え、 ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第
    １の遅延回路の出力を入力とする、ｎ番目の前記第２の
    内分回路は、 前記第２の内分回路内の第２の容量の充電経路をオン及
    びオフ制御する第３のスイッチと、 前記第２の容量に蓄積された電荷を放電する放電経路の
    オン及びオフを制御する、互いに並列接続された複数の
    第４のスイッチと、 前記第２の容量の前記端子電圧としきい値の大小関係に
    応じた論理値を出力する第２の第２のバッファ回路と、
    を備え、 前記位相差検知回路の出力信号がアクティブ期間中、前
    記複数の第４のスイッチのうちのｎ個のスイッチをオン
    として、前記第２の容量の蓄積電荷を一部放電し、一部
    電荷が放電された状態の前記第２の容量に対して、ｎ番
    目の前記第１の遅延回路の出力が第１の値に変化した時
    点からは、前記複数の第４のスイッチのうちＮ個のスイ
    ッチをオンとして前記第２の容量を放電し、前記第２の
    バッファ回路からは、ｎ番目の第１の遅延回路の出力信
    号の立ち上がり又は立ち下がりの遷移タイミングである
    （ｎ−１）×（ｔ１＋ｔ２）＋ｔ１から、遅延時間ｔ２
    −ｎ×Ｔ／Ｎのタイミングで、立ち上がり又は立ち下が
    り遷移する出力信号が出力され、前記出力信号は、その
    遷移タイミングが、前記入力クロックの遷移するタイミ
    ングであるクロックサイクル開始時点から、ｎ（ｔ１＋
    ｔ２−Ｔ／Ｎ）＝ｎ×ｔＣＫ／Ｎとされ、 １乃至Ｎ−１番目の前記第２の内分回路から、前記入力
    クロックの１クロック周期ｔＣＫをＮ等分した時間間隔
    ｔＣＫ／Ｎで遷移するＮ−１個のクロックが出力され
    る、ことを特徴とするクロック制御回路。
  10. 【請求項１０】前記入力クロックと、Ｎ−１個の前記第
    ２の内分回路から出力されるクロックを入力して一本の
    信号に合成し、前記各クロック信号の立ち上がり又は立
    ち下がりの遷移タイミングに同期したパルス信号よりな
    る逓倍クロック信号を生成する合成回路を備え、前記合
    成回路から、前記入力クロックの周期ｔＣＫを等分した
    逓倍クロック信号が出力される、ことを特徴とする請求
    項９に記載のクロック制御回路。
  11. 【請求項１１】前記位相差検知回路が、前記遅延回路列
    の出力が第２の値から第１の値へ遷移したときに、第１
    の信号を生成する第１の信号生成回路と、 前記入力クロックが第２の値から第１の値へ遷移したと
    きに第２の信号を生成する第２の信号生成回路と、 前記第１の信号生成回路からの第１の信号を受けて、出
    力信号をアクティブ状態とセットし、前記第２の信号生
    成回路からの第２の信号を受けて前記出力信号をインア
    クティブ状態にリセットする順序論理回路と、を備えて
    いる、ことを特徴とする請求項１、４、９のいずれか一
    に記載のクロック制御回路。
  12. 【請求項１２】前記位相差検知回路が、前記遅延回路列
    の出力が第１の値であり、前記入力クロックが第２の値
    である間、出力をアクティブ状態とする論理回路を備え
    ている、ことを特徴とする請求項１、４、９のいずれか
    一に記載のクロック制御回路。
  13. 【請求項１３】前記位相差検知回路が前記第２の内分回
    路内に設けられている、ことを特徴とする請求項１１又
    は１２に記載のクロック制御回路。
  14. 【請求項１４】前記入力クロックの周期を検知する周期
    検知回路を備え、 前記周期検知回路から出力される制御信号に基づき、前
    記第１の遅延回路と前記第２の遅延回路の遅延時間を可
    変させる、ことを特徴とする請求項４乃至１３のいずれ
    か一に記載のクロック制御回路。
  15. 【請求項１５】請求項９記載のクロック制御回路におい
    て、 前記入力クロックの周期を検知する周期検知回路を備
    え、 前記第１の内分回路において、前記第１の容量の容量値
    が、前記周期検知回路から出力される制御信号に基づき
    可変される、ことを特徴とするクロック制御回路。
  16. 【請求項１６】請求項９記載のクロック制御回路におい
    て、 前記入力クロックの周期を検知する周期検知回路を備
    え、 前記第１の内分回路が、第１の電源と内部ノード間に接
    続される第１のスイッチと、 第１、第２の入力端からの信号を入力し出力端が前記第
    １のスイッチの制御端子に接続され、前記第１の入力端
    及び前記第２の入力端に入力される入力信号がともに第
    ２の値のときに前記第１のスイッチをオンさせる論理回
    路と、 前記内部ノードが入力端に接続され、前記内部ノードの
    電圧としきい値電圧との大小関係に従った論理値を出力
    する正転又は反転型のバッファ回路と、 前記内部ノードと前記第２電源間に、並列接続され、前
    記第１、第２の入力端からの入力信号が制御端子にそれ
    ぞれ入力され、前記入力信号が第１の値のときオンされ
    る、複数の第２のスイッチと、を備え、 前記内部ノードと前記第２電源間に、スイッチと容量か
    らなる直列回路を、複数本並列に備え、 前記直列回路を構成する前記スイッチは、前記周期検知
    回路から出力される制御信号によってオン及びオフ制御
    され、前記入力クロックのクロック周期に応じて、前記
    内部ノードに付加される前記容量の容量値が可変される
    構成とされ、 前記第１の入力端と前記第２の入力端は共通接続され、
    入力信号が共通に入力される、ことを特徴とするクロッ
    ク制御回路。
  17. 【請求項１７】前記第１の遅延回路が、入力信号を遅延
    させる遅延回路と、 前記遅延回路の複数の出力端から取り出される互いに異
    なる遅延時間の出力信号を入力とし、前記周期検知回路
    から出力される制御信号に基づき、いずれか一つを選択
    出力するセレクタと、を備えた、ことを特徴とする請求
    項１４に記載のクロック制御回路。
  18. 【請求項１８】ｎ番目（ただし、ｎは１乃至Ｎ−１の正
    整数）の前記第２の内分回路が、 ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力
    の第２の値から第１の値への遷移を検出して第１の信号
    を出力する第１の信号生成回路と、 前記位相差検知回路の出力信号のアクティブ状態への遷
    移を検出して第２の信号を出力する第２の信号生成回路
    と、 前記第１の信号生成回路から出力される第１の信号を受
    けて出力がセットされ、前記第２の信号生成回路から出
    力される第２の信号を受けて前記出力がリセットされる
    順序論理回路と、を備え、 前記第３のスイッチは、前記第２の信号生成回路からの
    第２の信号が第２の値のときにオンされ、 前記位相差検知回路の出力信号を遅延された信号が制御
    端子に入力されるｎ個の前記第４のスイッチは、前記位
    相差検知回路の出力がアクティブ期間中オンして、前記
    第２の容量の電荷を一部放電し、 前記順序論理回路の出力が制御端子に入力されるＮ個の
    前記第４のスイッチは、ｎ番目の前記第１の遅延回路の
    出力が第１の値に変化した時点からオンして、前記第２
    の容量を放電する、構成とされている、ことを特徴とす
    る請求項９に記載のクロック制御回路。
  19. 【請求項１９】前記ｎ番目（ただし、ｎは１乃至Ｎ−１
    の正整数）の第２の内分回路が、 ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力
    を反転遅延させる奇数段の第１のインバータ列と、前記
    第１の遅延回路の出力と、前記第１のインバータ列の出
    力とを入力し、前記第１の遅延回路の出力が第２の値か
    ら第１の値へ遷移時に、前記第１のインバータ列の遅延
    時間分に対応した期間、第２の値とされる第１のパルス
    信号を出力する第１の論理回路を備えた第１の信号生成
    回路と、 前記位相差検知回路の出力を反転遅延させる奇数段の第
    ２のインバータ列と、前記位相差検知回路の出力と、前
    記第２のインバータ列の出力とを入力し、前記位相差検
    知回路の出力が第２の値から第１の値へ遷移時に、前記
    第２のインバータ列の遅延時間分に対応した期間、第２
    の値とされる第２のパルス信号を出力する第２の論理回
    路を備えた第２の信号生成回路と、 前記第１の信号生成回路から出力される第１のパルス信
    号を受けてセットされ第２の値を出力し、前記第２の信
    号生成回路から出力される第２のパルス信号を受けてリ
    セットされ第１の値を出力する順序論理回路と、を備
    え、 前記第３のスイッチは、前記第２の信号生成回路からの
    第２のパルス信号が第２の値のとき、オンされ、 前記第２の信号生成回路の前記第２のインバータ列から
    の反転出力をインバータで反転することで正転してな
    る、前記位相差検知回路の出力信号が制御端子に入力さ
    れるｎ個の前記第４のスイッチは、前記位相差検知回路
    の出力が第１の値の期間中オンして、前記第２の容量の
    電荷を一部放電し、 前記順序論理回路の出力信号が制御端子に入力されるＮ
    個の前記第４のスイッチは、ｎ番目の前記第１の遅延回
    路の出力が第１の値に変化した時点からオンして、前記
    第２の容量を放電する、構成とされている、ことを特徴
    とする請求項９に記載のクロック制御回路。
  20. 【請求項２０】前記ｎ番目の第２の内分回路が、 ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力
    を反転遅延させる奇数段の第１のインバータ列と、前記
    第１の遅延回路の出力と、前記第１のインバータ列の出
    力とを入力し、前記第１の遅延回路の出力が第２の値か
    ら第１の値へ遷移時に、前記第１のインバータ列の遅延
    時間分に対応した期間、第２の値とされる第１のパルス
    信号を出力する第１の論理回路を備えた第１の信号生成
    回路と、 前記位相差検知回路の出力を反転遅延させる奇数段の第
    ２のインバータ列と、前記位相差検知回路の出力と、前
    記第２のインバータ列の出力とを入力し、前記位相差検
    知回路の出力が第２の値から第１の値へ遷移時に、前記
    第２のインバータ列の遅延時間分に対応した期間、第２
    の値とされる第２のパルス信号を出力する第２の論理回
    路を備えた第２の信号生成回路と、 前記第１の信号生成回路から出力される第１のパルス信
    号を受けてセットされ第２の値を出力し、前記第２の信
    号生成回路から出力される第２のパルス信号を受けてリ
    セットされ第１の値を出力する順序論理回路と、を備
    え、 第１の電源と内部ノード間に接続され、前記第２の信号
    生成回路からの第２のパルス信号が第２の値のとき、オ
    ンされる第３のスイッチと、 前記内部ノードと第２の電源間に接続される前記第２の
    容量と、 前記内部ノードが入力端に接続されたインバータと、を
    備え、 前記内部ノードに一端が接続され、互い並列に接続され
    た２Ｎ個の前記第４のスイッチと、２Ｎ個の前記第４の
    スイッチの他端に一端がそれぞれ接続され、他端が前記
    第２の電源に接続された２Ｎ個の第５のスイッチと、を
    備え、 ２Ｎ個の前記第４のスイッチのうちの片側半分の、Ｎ個
    の前記第４のスイッチの制御端子には、前記第２の信号
    生成回路の前記第２のインバータ列での反転出力をさら
    にインバータで反転することで正転してなる、前記位相
    差検知回路の出力信号が入力され、 前記Ｎ個の第４のスイッチに接続されるＮ個の前記第５
    のスイッチは、その制御端子に入力される制御信号によ
    ってオン、オフされ、ｎ番目の前記第１の遅延回路の出
    力を入力するｎ番目の内分回路は、ｎ個の前記第５のス
    イッチがオンに設定され、オン状態の前記第５のスイッ
    チに直列接続される前記第４のスイッチは前記位相差検
    知回路の出力信号が第１の値をとる期間、オン状態とさ
    れ、前記第２の容量の電荷を放電し、 ２Ｎ個の前記第４のスイッチのうち、もう半分のＮ個の
    前記第４のスイッチの制御端子には、前記順序論理回路
    の出力信号が共通接続され、Ｎ個の前記第４のスイッチ
    に接続される前記第５のスイッチの制御端子に入力され
    る制御信号により、Ｎ個分の第５のスイッチがオン状態
    とされている、ことを特徴とする請求項９に記載のクロ
    ック制御回路。
  21. 【請求項２１】ｎ番目（ただし、ｎは１乃至Ｎ−１の正
    整数）の前記第２の内分回路が、 ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力
    を反転遅延させる奇数段の第１のインバータ列と、前記
    第１の遅延回路の出力と、前記第１のインバータ列の出
    力とを入力し、前記第１の遅延回路の出力が第２の値か
    ら第１の値へ遷移時に、前記第１のインバータ列の遅延
    時間分に対応した期間、第２の値とされる第１のパルス
    信号を出力する第１の論理回路を備えた第１の信号生成
    回路と、 前記位相差検知回路の出力を反転遅延させる奇数段の第
    ２のインバータ列と、前記位相差検知回路の出力と、前
    記第２のインバータ列の出力とを入力し、前記位相差検
    知回路の出力が第２の値から第１の値へ遷移時に、前記
    第２のインバータ列の遅延時間分に対応した期間、第２
    の値とされる第２のパルス信号を出力する第２の論理回
    路を備えた第２の信号生成回路と、 前記第１の信号生成回路から出力される第１のパルス信
    号を受けてセットされ第２の値を出力し、前記第２の信
    号生成回路から出力される第２のパルス信号を受けてリ
    セットされ第１の値を出力する順序論理回路と、を備
    え、 第１の電源と内部ノード間に接続され、前記第２の信号
    生成回路からの第２のパルス信号が第２の値のときオン
    する第３のスイッチと、 前記内部ノードと第２の電源間に接続される前記第２の
    容量と、 前記内部ノードが入力端に接続されたインバータと、を
    備え、 前記内部ノードと第２電源間に並列接続されたｎ＋Ｎ個
    の第４のスイッチを備え、 このうちｎ個の前記第４のスイッチの制御端子には、前
    記第２の信号生成回路の前記第２のインバータ列での反
    転出力をさらにインバータで反転することで正転してな
    る、前記位相差検知回路の出力信号が入力され、 Ｎ個の前記第４のスイッチの制御端子には、前記順序論
    理回路の出力端が接続されている、ことを特徴とする請
    求項９に記載のクロック制御回路。
  22. 【請求項２２】入力した信号を第１の遅延時間遅延させ
    て出力する第１の回路と、前記第１の回路の出力を第２
    の遅延時間遅延させて出力する第２の回路とからなる遅
    延回路ユニットを縦続形態に複数段備えた遅延回路列
    と、 前記遅延回路列に入力される入力信号と、前記遅延回路
    列に入力されて遅延され前記遅延回路列から出力される
    出力信号とを入力し、前記入力信号の周期と前記遅延回
    路列の遅延時間の時間差を前記二つの信号の位相差とし
    て検出する位相差検知回路と、 複数の前記遅延回路ユニットの第１の回路の出力をそれ
    ぞれ入力し、前記位相差を前記遅延回路ユニット数で等
    間隔で分割した時間を単位として、前記第１の回路が属
    する前記遅延回路ユニットが前記遅延回路列内で何番目
    の段数であるかに応じて、該第１の回路の出力信号の遷
    移エッジを、互いに異なる遅延時間分遅延させてそれぞ
    れ出力する複数の第３の回路と、を備え、 前記複数の第３の回路は、前記入力信号の周期を、前記
    縦続形態に接続された前記遅延回路ユニット数で等分し
    た時間間隔で遷移する複数の出力信号をそれぞれ出力す
    る、ことを特徴とする信号生成回路。
  23. 【請求項２３】前記第３の回路が、容量の充電及び放電
    を制御する回路と、 前記容量の端子電圧としきい値電圧との大小関係に応じ
    た論理値を前記出力信号として出力する回路と、を備
    え、 前記位相差に相当する期間、前記容量を放電又は充電
    し、前記第３の回路に対応する遅延回路ユニットの第１
    の回路の出力信号が遷移した際に、これを受けて、前記
    容量を、前記位相差に相当する期間の放電又は充電につ
    づいて再び放電又は充電し、 前記位相差を前記遅延回路ユニット数で等分した位相
    に、前記第３の回路に対応する遅延回路ユニットが前記
    遅延回路列内で何段目であるかを表す値を乗じた位相に
    相当する遅延時間を、前記第２の遅延時間から差し引い
    た時間分、前記第３の回路に対応する遅延回路ユニット
    の第１の回路の出力信号の立ち上がり又は立ち下りの遷
    移エッジを、遅延させて出力する構成とされている、こ
    とを特徴とする請求項２２に記載の信号生成回路。
  24. 【請求項２４】請求項２１又は２２記載の信号生成回路
    を備え、 複数の前記第３の回路の出力信号、又は、前記入力信号
    と複数の前記第３の回路の出力信号とに基づき、前記入
    力信号の周期を等分割してなる周期の逓倍信号を生成す
    る回路を備えた、ことを特徴とする逓倍回路。
  25. 【請求項２５】入力した信号を第１の遅延時間遅延させ
    て出力する第１の回路を縦続形態に複数段接続してなる
    遅延回路列と、 前記遅延回路列に入力される入力クロックと、前記遅延
    回路列から出力されるクロックとを入力し、前記入力ク
    ロックのクロック周期と前記遅延回路列の遅延時間の時
    間差を、前記二つのクロックの位相差として検出する位
    相差検知回路と、 複数の前記第１の回路の出力をそれぞれ入力し、前記位
    相差を前記第１の回路の個数で等間隔に分割した時間を
    単位として、前記第１の遅延回路が前記遅延回路列内で
    何番目であるかに応じて、前記第１の遅延回路の出力信
    号の遷移エッジを、互いに異なる遅延時間分遅延させて
    それぞれ出力する複数の第２の回路と、 を備え、前記複数の第２の回路からは、それぞれ、等間
    隔で遷移する複数の出力信号が出力される、ことを特徴
    とするクロック制御回路。
  26. 【請求項２６】前記第２の回路が、容量の充電及び放電
    を制御する回路と、 前記容量の端子電圧としきい値との大小関係に応じた論
    理値を前記出力信号として出力する回路と、を備え、 前記位相差に相当する期間、前記容量を放電又は充電
    し、前記第２の回路に対応する前記第１の回路の出力信
    号が遷移した際に、これを受けて、前記容量を、前記位
    相差に相当する期間の放電又は充電につづいて再び放電
    又は充電し、 前記位相差をＴ、前記第１の回路の数をＮ、前記第２の
    回路に対応する前記第１の回路が前記遅延回路列内でｎ
    段目であるとして、前記位相差Ｔからｎ×Ｔ／Ｎを差し
    引いた時間Ｔ−ｎ×Ｔ／Ｎを、前記複数の第２の回路に
    固有の遅延時間分から差し引いた遅延時間、前記第１の
    回路の出力信号の立ち上がり又は立ち下りの遷移エッジ
    から、遅延させて出力する構成とされている、ことを特
    徴とする請求項２５に記載のクロック制御回路。
  27. 【請求項２７】前記入力信号と、複数の前記第２の回路
    の出力信号とに基づき逓倍クロックを生成して出力する
    合成回路を備えた、ことを特徴とする請求項２５又は２
    ６に記載のクロック制御回路。
  28. 【請求項２８】遅延時間ｔ１の第１の遅延回路を縦続形
    態に複数段（Ｎ段）接続してなる遅延回路列を備え、 前記遅延回路列には、初段の第１の遅延回路から、周期
    ｔＣＫの入力クロックが入力され、 前記遅延回路列の最終段の第１の遅延回路から出力され
    る出力クロックと、前記遅延回路列に入力される入力ク
    ロックとから、前記遅延回路列の遅延時間と、前記入力
    クロックのクロック周期ｔＣＫとの時間差に対応する位
    相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を検出する位相差検知
    回路を備え、 １段目からＮ段目の前記第１の遅延回路の出力をそれぞ
    れ入力する第２の遅延回路をＮ個備え、 ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の
    遅延回路は、前記位相差検知回路で検出された位相差Ｔ
    に基づき、対応するｎ段目の第１の遅延回路の出力の遷
    移エッジを、前記複数の第２の遅延回路に固有の遅延時
    間ｔｐｄから、前記位相差Ｔを前記第１の遅延回路の総
    数Ｎで等分した位相Ｔ／Ｎと、前記Ｎと記第１の遅延回
    路の前記遅延回路列内での段数ｎと差から規定される時
    間（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出
    力し、 ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の
    遅延回路は、前記入力クロックのクロックサイクルの開
    始時点から、 ｎ×ｔ１＋ｔｐｄ−（１−ｎ／Ｎ）×Ｔ 遅れたタイミングで立ち上がり又は立ち下がり遷移する
    信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の遅延
    回路の出力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロック
    が生成される、ことを特徴とするクロック制御回路。
  29. 【請求項２９】ｎ番目（ただし、ｎは１乃至Ｎ−１の正
    整数）の前記第２の遅延回路が、 前記第２の遅延回路内の容量の充電パスをオン及びオフ
    制御する第１のスイッチと、 前記容量の放電パスをオン及びオフ制御する、並列接続
    された複数の第２のスイッチと、 前記容量の端子電圧としきい値の大小関係に応じた論理
    値を出力するバッファ回路と、を少なくとも備え、 前記複数の第２のスイッチのうち、ｎ個の第２のスイッ
    チは、前記位相差検知回路の出力によってオン及びオフ
    制御され、前記位相差検知回路で検出された前記位相差
    Ｔに対応する期間分、オン状態とされて、前記容量の蓄
    積電荷が一部放電され、 蓄積電荷が一部放電された状態の前記容量に対して、ｎ
    番目の前記第１の遅延回路の出力が遷移した時点から、
    前記第１の遅延回路の出力によってオン及びオフ制御さ
    れるＮ個の第２のスイッチがオンされ、前記容量の電荷
    が放電されて前記容量の端子電圧が下降し、前記バッフ
    ァ回路からの出力値が変化する、構成とされた内分回路
    よりなる、ことを特徴とする請求項２５乃至２８のいず
    れか一に記載のクロック制御回路。
  30. 【請求項３０】ｎ番目（ただし、ｎは１乃至Ｎ−１の正
    整数）の第２の遅延回路が、 前記第２の遅延回路内の容量の放電パスをオン及びオフ
    制御する第１のスイッチと、 前記容量の充電パスをオン及びオフ制御する、並列接続
    された複数の第２のスイッチと、 前記容量の端子電圧としきい値の大小関係に応じた論理
    値を出力するバッファ回路と、を少なくとも備え、 前記複数の第２のスイッチのうち、ｎ個の第２のスイッ
    チは、前記位相差検知回路の出力によってオン及びオフ
    制御され、前記位相差検知回路で検出された前記位相差
    Ｔに対応する期間分、オン状態とされて、前記容量を一
    部充電し、 一部充電された状態の前記容量に対して、ｎ番目の前記
    第１の遅延回路の出力が遷移した時点から、前記第１の
    遅延回路の出力によってオン及びオフ制御されるＮ個の
    第２のスイッチがオンされ、前記容量をさらに充電し
    て、前記容量の端子電圧が上昇し、前記バッファ回路か
    らの出力値が変化する、構成とされた第２の内分回路よ
    りなる、ことを特徴とする請求項２５乃至２８のいずれ
    か一に記載のクロック制御回路。
  31. 【請求項３１】遅延時間ｔ１の遅延回路を縦続形態に複
    数段（Ｎ段）備え、周期ｔＣＫの入力クロックを入力
    し、時間Ｎ×ｔ１だけ遅延させて出力する遅延回路列を
    備え、 前記入力クロックと、前記遅延回路列の最終段の第１の
    遅延回路から出力される出力クロックと、を入力し、前
    記出力クロックと、前記出力クロックに対応する入力ク
    ロックの次サイクルの入力クロックとの位相差Ｔ（Ｔ＝
    ｔＣＫ−Ｎ×ｔ１）を検出し、前記位相差Ｔ分、アクテ
    ィブ状態の出力信号を出力する位相差検知回路を備え、 前記入力クロックの１クロック周期ｔＣＫをＮ等分した
    期間ｔＣＫ／Ｎは、ｔ１＋Ｔ／Ｎと表され、 １段目からＮ段目の前記第１の遅延回路にそれぞれ対応
    させて１番目からＮ番目の内分回路を備え、 ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第
    １の遅延回路の出力を入力とする、ｎ番目の前記内分回
    路は、 前記内分回路内の容量の充電経路をオン及びオフ制御す
    る第１のスイッチと、 前記容量に蓄積された電荷を放電する放電経路のオン及
    びオフを制御する、互いに並列接続された複数の第２の
    スイッチと、 前記容量の前記端子電圧としきい値の大小関係に応じた
    論理値を出力するバッファ回路と、を備え、 前記位相差検知回路の出力信号がアクティブ期間中、前
    記複数の第２のスイッチのうちのｎ個のスイッチをオン
    として、前記容量の蓄積電荷を一部放電し、一部電荷が
    放電された状態の前記容量に対して、ｎ番目の前記第１
    の遅延回路の出力が第１の値に変化した時点からは、前
    記複数の第２のスイッチのうちＮ個のスイッチをオンと
    して前記容量を放電し、前記バッファ回路からは、ｎ番
    目の第１の遅延回路の出力信号の立ち上がり又は立ち下
    がりの遷移タイミングであるｎ×ｔ１から、前記内分回
    路の固有の遅延時間より、時間（Ｎ−ｎ）×Ｔ／Ｎ差し
    引いた時間に相当する遅延時間で、立ち上がり又は立ち
    下がり遷移する出力信号が出力され、 １乃至Ｎ番目の前記第２の内分回路から、等しい時間間
    隔ｔ１＋Ｔ／Ｎで遷移するＮ個の多相クロックが出力さ
    れる、ことを特徴とするクロック制御回路。
  32. 【請求項３２】前記入力クロックと、前記複数の前記内
    分回路から出力されるクロックを入力して一本の信号に
    合成し、逓倍クロック信号を生成する合成回路を備えた
    ことを特徴とする請求項３１に記載のクロック制御回
    路。
  33. 【請求項３３】請求項１乃至２１、２５乃至３２のいず
    れか一に記載のクロック制御回路を備え、前記クロック
    制御回路から出力されるクロックを内部クロックとして
    内部回路に供給する、ことを特徴とする半導体集積回路
    装置。
  34. 【請求項３４】入力した信号を第１の遅延時間遅延させ
    て出力する第１の回路と、前記第１の回路の出力を第２
    の遅延時間遅延させて出力する第２の回路とからなる遅
    延回路ユニットを複数段縦続形態に接続してなる遅延回
    路列に、入力クロックを入力し、 前記遅延回路列に入力された入力クロックの次のクロッ
    ク周期のクロックパルスと、前記遅延回路列の最終段の
    遅延回路ユニットから出力されるクロックパルスの位相
    差、すなわち遅延回路列の遅延時間と入力クロックのク
    ロック周期の差を、位相差検知回路で検出し、 複数の前記遅延回路ユニットの第１の回路の出力をそれ
    ぞれ入力する複数の第３の回路において、前記位相差を
    前記遅延回路ユニット数で等間隔で分割した時間を単位
    として、前記第１の回路が属する前記遅延回路ユニット
    が前記遅延回路列内で何番目の段数であるかに応じて、
    前記第１の回路の出力信号の遷移エッジを、互いに異な
    る遅延時間分遅延させてそれぞれ出力し、 前記複数の第３の回路から、前記入力クロックのクロッ
    ク周期を、前記縦続形態に接続された前記遅延回路ユニ
    ット数で等分した時間間隔で遷移する複数の出力信号が
    それぞれ出力される、ことを特徴とするクロック制御方
    法。
  35. 【請求項３５】前記各第３の回路は、前記位相差に基づ
    き、前記位相差を前記遅延回路ユニット数で等分した位
    相に、前記第３の回路に対応する遅延回路ユニットの前
    記遅延回路列内での段数に対応した値を乗じた位相に相
    当する遅延時間を、前記第２の遅延時間から差し引いた
    時間分、前記第３の回路に対応する遅延回路ユニットの
    第１の回路の出力の立ち上がり又は立ち下りの遷移エッ
    ジを遅延させて出力する、ことを特徴とする請求項３４
    記載のクロック制御方法。
  36. 【請求項３６】前記入力クロックと、複数の前記第３の
    回路の出力とに基づき、前記入力クロックのクロック周
    期を等分割してなる逓倍クロックを生成する、ことを特
    徴とする請求項３４又は３５記載のクロック制御方法。
  37. 【請求項３７】入力クロックに同期した逓倍クロックを
    出力するクロック制御方法であって、 第１の遅延時間ｔ１の第１の遅延回路と、前記第１の遅
    延回路の出力信号の立ち上がり又は立ち下がりの遷移エ
    ッジを第２の遅延時間ｔ２遅延させて出力する第２の遅
    延回路とからなる遅延回路ユニットを複数段（Ｎ段）縦
    続形態に接続してなる遅延回路列に、クロック周期ｔＣ
    Ｋの入力クロックを入力し、 前記遅延回路列の最終段の遅延回路ユニットから出力さ
    れる出力クロックと、前記出力される出力クロックに対
    応する入力クロックの次のサイクルの入力クロックとの
    間の位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を位
    相差検知回路で検出し、 １段目乃至（Ｎ−１）段目の前記遅延回路ユニットの第
    １の遅延回路の出力をそれぞれ入力する１乃至（Ｎ−
    １）番目の第３の遅延回路を設け、 ｎ番目（ただし、ｎは１乃至（Ｎ−１）の正整数）の前
    記第３の遅延回路は、前記位相差検知回路で検出された
    位相差Ｔに基づき、対応するｎ段目の遅延回路ユニット
    の前記第１の遅延回路の出力信号の遷移エッジを、前記
    第２の遅延時間ｔ２から、前記位相差Ｔを前記遅延回路
    ユニット数Ｎで等分した位相Ｔ／Ｎに、前記第３の遅延
    回路に対応する遅延回路ユニットの前記遅延回路列内で
    の段数ｎを乗じた遅延時間ｎ×Ｔ／Ｎを差し引いた時間
    ｔ２−ｎ×Ｔ／Ｎ遅延させて出力し、 ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅延回路
    は、前記入力クロックのクロックサイクルの開始時点か
    ら、時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）遅れたタイミング
    で、立ち上がり又は立ち下がり遷移する信号をそれぞれ
    出力し、 前記入力クロックと、１乃至Ｎ−１番目の前記第３の遅
    延回路の出力とを合成することで、前記入力クロックの
    クロック周期ｔＣＫを等分割してなる逓倍クロックを生
    成する、ことを特徴とするクロック制御方法。
  38. 【請求項３８】入力クロックに同期した逓倍クロックを
    出力するクロック制御方法であって、 遅延時間ｔ１の第１の遅延回路を縦続形態に複数段（Ｎ
    段）接続してなる遅延回路列に、クロック周期ｔＣＫの
    入力クロックを入力し、 前記遅延回路列の最終段の第１の遅延回路から出力され
    る出力クロックと、前記出力される出力クロックに対応
    する入力クロックの次のサイクルの入力クロックとの間
    の位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を位相差検知回路
    で検出し、 １段目からＮ段目の前記第１の遅延回路に対応させて、
    前記第１の遅延回路の出力をそれぞれ入力するＮ個の第
    ２の遅延回路を設け、 ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の
    遅延回路は、前記位相差検知回路で検出された位相差Ｔ
    に基づき、対応するｎ段目の第１の遅延回路の出力の遷
    移エッジを、前記複数の第２の遅延回路に固有の遅延時
    間ｔｐｄから、前記位相差Ｔを前記第１の遅延回路の総
    数Ｎで等分した位相Ｔ／Ｎと、前記Ｎと前記第１の遅延
    回路の前記遅延回路列内での段数ｎと差から規定される
    時間（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて
    出力し、 ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の
    遅延回路は、前記入力クロックのクロックサイクルの開
    始時点から、 ｎ×ｔ１＋ｔｐｄ−（１−ｎ／Ｎ）×Ｔ 遅れたタイミングで立ち上がり又は立ち下がり遷移する
    信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の遅延
    回路の出力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロック
    が生成される、ことを特徴とするクロック制御方法。
  39. 【請求項３９】前記入力クロックと１乃至Ｎ番目の前記
    第２の遅延回路の出力とを合成することで、前記入力ク
    ロックのクロック周期ｔＣＫを、等分割してなる、逓倍
    クロックを生成する、ことを特徴とする請求項３８記載
    のクロック制御方法。
  40. 【請求項４０】遅延回路が複数段縦続形態に接続された
    第１の遅延回路列と、 遅延回路が複数段縦続形態に接続された第２の遅延回路
    列と、を備え、 前記第１の遅延回路列の初段の前記遅延回路から入力さ
    れた入力クロックは、前記第１の遅延回路列を伝搬し前
    記第１の遅延回路列の最終段をなす遅延回路から出力さ
    れて前記第２の遅延回路列の初段の前記遅延回路に入力
    され前記第２の遅延回路列を伝搬し、 前記第１、及び第２の遅延回路列の各段の遅延回路に対
    応して並設されており、入力される二つの信号の位相差
    を予め定められた内分比で分割した時間で規定される遅
    延時間の出力信号を出力する複数の内分回路を備え、前
    記並設される複数の内分回路のうちの１番目の前記内分
    回路には、前記第１の遅延回路列から出力され前記第２
    の遅延回路列の初段の遅延回路に入力されるクロックと
    次サイクルの入力クロックとが入力され、 ｎ＋１番目（ただし、ｎは、ｎ＋１が２以上であり且つ
    前記第１の遅延回路列の最終段の遅延回路の段数以下の
    任意の整数）の前記内分回路には、前記内分回路に対応
    する前記第２の遅延回路列のｎ段目の遅延回路の出力
    と、次サイクルの入力クロックを入力した前記第１の遅
    延回路列のｎ段目の遅延回路の出力とが入力され、 複数の前記内分回路の内分比は、前記内分回路の順番に
    対応して単位値ごとに大に設定されており、入力クロッ
    クの周期をｔＣＫとして、前記第１の遅延回路列の最終
    段の遅延回路の段数をＮ段とし、前記各遅延回路の遅延
    時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合、 複数の前記内分回路は、順番に、それぞれの遅延時間を
    単位時間Ｔ／Ｎ毎に増加するように設定されており、相
    隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎとさ
    れ、１番目の前記内分回路の出力とＮ＋１番目の前記内
    分回路の出力の位相差が２πである、ことを特徴とする
    クロック制御回路。
  41. 【請求項４１】遅延回路が２Ｎ段（ただし、Ｎは１以上
    の整数）縦続形態に接続された遅延回路列を備え、前記
    遅延回路列の初段の前記遅延回路から入力された入力ク
    ロックが前記遅延回路列を伝搬し、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する内分回路を少なくともＮ個備え、複数の前記内分回
    路の内分比は互いに異なる値に設定されており、 １番目の前記内分回路には、Ｎ段目の前記遅延回路の出
    力と次サイクルの入力クロックとが入力され、 ｉ番目（ただし、ｉは２乃至Ｎの整数）の前記内分回路
    には、（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次
    サイクルの入力クロックの（ｉ−１）段目の前記遅延回
    路の出力とが入力され、 １番目乃至Ｎ番目の前記内分回路からは、前記入力クロ
    ックの周期をＮ等分した位相差の多相クロックが出力さ
    れる、ことを特徴とするクロック制御回路。
  42. 【請求項４２】１番目乃至Ｎ番目の前記内分回路から出
    力される多相クロックを入力としこれらを一つの信号に
    多重化して合成しＮ逓倍クロックを出力する合成回路を
    備えている、ことを特徴とする請求項４０又は４１記載
    のクロック制御回路。
  43. 【請求項４３】遅延回路が２Ｎ段（ただし、Ｎは１以上
    の整数）縦続形態に接続された第１の遅延回路列を備
    え、正相クロックが前記第１の遅延回路列の初段の前記
    遅延回路から入力されて前記第１の遅延回路列を伝搬
    し、 遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形
    態に接続された第２の遅延回路列を備え、逆相クロック
    が前記第２の遅延回路列の初段の前記遅延回路から入力
    されて前記第２の遅延回路列を伝搬し、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する、それぞれ（Ｎ＋１）個の内分回路を含む第１、及
    び第２群の内分回路を備え、 前記第１、及び第２群の内分回路のそれぞれにおいて、
    Ｎ＋１個の前記内分回路の内分比は互いに異なる値に設
    定されており、 前記第１群の内分回路の１番目の前記内分回路には、前
    記第２の遅延回路列のＮ段目の前記遅延回路の出力と次
    サイクルの正相クロックとが入力され、 前記第１群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ
    ＋１の整数）の前記内分回路には、前記第２の遅延回路
    列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サ
    イクルの正相クロックが入力される前記第１の遅延回路
    列の（ｉ−１）段目の前記遅延回路の出力とが入力さ
    れ、 前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前
    記内分回路からは、前記入力クロックの周期の半分（位
    相π）をＮ等分した位相差の多相クロックが出力され、 前記第２群の内分回路の１番目の前記内分回路には、前
    記第１の遅延回路列のＮ段目の前記遅延回路の出力と次
    サイクルの逆相クロックとが入力され、 前記第２群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ
    ＋１の整数）の前記内分回路には、前記第１の遅延回路
    列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サ
    イクルの逆相クロックが入力される前記第２の遅延回路
    列の（ｉ−１）段目の前記遅延回路の出力とが入力さ
    れ、 前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前
    記内分回路の出力からそれぞれ位相πずれて、前記第２
    群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回
    路から、前記入力クロックの周期の半分（位相π）をＮ
    等分した位相差の多相クロックが出力される、ことを特
    徴とするクロック制御回路。
  44. 【請求項４４】前記内分回路が、前記二つの信号をそれ
    ぞれ入力とする第１の入力端子と第２の入力端子に入力
    端が接続され、前記第１の入力端子と前記第２の入力端
    子に入力される信号がともに第１の値のときに第１の値
    の信号を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
    出力信号が第１の値のときオンされる第１のスイッチ
    と、 前記内部ノードと第２の電源間に接続される容量と、 前記内部ノードが入力端に接続され前記内部ノード電圧
    としきい値との大小関係が反転したときに出力信号を変
    化させるバッファ回路と、 前記内部ノードに一端が接続されており、前記第１の入
    力端子に制御端子が接続されオン及びオフ制御されるＮ
    個の前記第２のスイッチと、 Ｎ個の前記第２のスイッチの他端に一端がそれぞれ接続
    され、他端が前記第２の電源に接続され、制御信号が制
    御端子にそれぞれ入力されてオン及びオフ制御されるＮ
    個の第３のスイッチと、 前記内部ノードに一端が接続され、前記第２の入力端子
    に制御端子が接続されオン及びオフ制御されるＮ個の前
    記第４のスイッチと、 Ｎ個の前記第４のスイッチの他端に一端がそれぞれ接続
    され、他端が前記第２の電源に接続され、制御信号が制
    御端子にそれぞれ入力されオン及びオフ制御されるＮ個
    の第５のスイッチと、 を備え、 ｎ番目の前記内分回路は、前記Ｎ個の第３のスイッチの
    うち、（Ｎ−ｎ）個のスイッチが前記制御信号によりオ
    ン状態に設定されており、前記Ｎ個の第５のスイッチの
    うち、ｎ個のスイッチが前記制御信号によりオン状態に
    設定されている、ことを特徴とする請求項４０乃至４３
    のいずれか一に記載のクロック制御回路。
  45. 【請求項４５】遅延回路がＮ段（ただし、Ｎは１以上の
    整数）縦続形態に接続された第１、及び第２の遅延回路
    列を備え、 入力クロックは前記第１の遅延回路列の初段の前記遅延
    回路に入力されて前記第１の遅延回路列を伝搬し、 前記第１の遅延回路列の各遅延回路の出力を入力としこ
    のうちの一つを、入力される逓倍数決定信号で指定され
    た逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下の整数）に応じ
    て選択出力する選択回路を備え、 前記選択回路の出力は、前記第２の遅延回路列の初段の
    遅延回路に入力されて前記第２の遅延回路列を伝搬し、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する内分回路を少なくともＮ個並設し、 前記各内分回路の内分比は互いに異なり、かつ、前記逓
    倍数決定信号で指定された逓倍数Ｋで規定されており、 １番目の前記内分回路には、前記選択回路の出力と次サ
    イクルの入力クロックとが入力され、 ｉ番目（ただし、ｉは２乃至Ｎの整数）の前記内分回路
    には、前記第２の遅延回路列の（ｉ−１）段目の前記遅
    延回路の出力と、次サイクルのクロックの前記第１の遅
    延回路列の（ｉ−１）段目の前記遅延回路の出力とが入
    力され、 １番目乃至Ｋ番目の前記内分回路からは、前記入力クロ
    ックの周期をＫ等分した位相差の多相クロックが出力さ
    れ、 前記逓倍数決定信号により逓倍数Ｋが可変される、こと
    を特徴とするクロック制御回路。
  46. 【請求項４６】１番目乃至Ｋ番目の前記内分回路からそ
    れぞれ出力されるＫ個のクロックを入力としこれらを一
    つの信号に多重化して合成しＫ逓倍クロックを出力する
    合成回路を備えている、ことを特徴とする請求項４５記
    載のクロック制御回路。
  47. 【請求項４７】前記内分回路が、前記二つの信号をそれ
    ぞれ入力とする第１の入力端子と第２の入力端子に入力
    端が接続され、前記第１の入力端子と前記第２の入力端
    子に入力される信号がともに第１の値のときに第１の値
    の信号を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
    出力信号が第１の値のときオンされる第１のスイッチ
    と、 前記内部ノードと第２の電源間に接続される容量と、 前記内部ノードが入力端に接続され前記内部ノード電圧
    としきい値との大小関係が反転したときに出力信号を変
    化させるバッファ回路と、 前記内部ノードに一端が接続されており、前記第１の入
    力端子に制御端子が接続されオン及びオフ制御されるＮ
    個の前記第２のスイッチと、 Ｎ個の前記第２のスイッチの他端に一端がそれぞれ接続
    され、他端が前記第２の電源に共通接続され、制御信号
    が制御端子にそれぞれ入力されてオン及びオフ制御され
    るＮ個の第３のスイッチと、 前記内部ノードに一端が接続され、前記第２の入力端子
    に制御端子が接続されオン及びオフ制御されるＮ個の前
    記第４のスイッチと、 Ｎ個の前記第４のスイッチの他端に一端がそれぞれ接続
    され、他端が前記第２の電源に接続され、制御信号が制
    御端子にそれぞれ入力されオン及びオフ制御されるＮ個
    の第５のスイッチと、 を備え、 前記逓倍数決定信号が逓倍数Ｋを指定している場合、前
    記制御信号は合計Ｋ個がアクティブ状態とされ、ｍ番目
    の前記内分回路において、前記Ｎ個の第３のスイッチの
    うち、（Ｋ−ｍ）個のスイッチが前記制御信号によりオ
    ン状態に設定されており、前記Ｎ個の第５のスイッチの
    うち、ｍ個のスイッチが前記制御信号によりオン状態に
    設定されている、ことを特徴とする請求項４５又は４６
    に記載のクロック制御回路。
  48. 【請求項４８】入力されるクロック周期を検知する周期
    検知回路を備え、前記周期検知回路から出力されるクロ
    ック周期検知信号に基づき前記遅延回路の遅延時間を可
    変させる、ことを特徴とする請求項４０乃至４３、４
    ５、４６のいずれか一に記載のクロック制御回路。
  49. 【請求項４９】前記遅延回路が、第１の入力端子と第２
    の入力端子に入力端が接続され、前記第１の入力端子と
    前記第２の入力端子に入力される信号がともに第１の値
    のときに第１の値の信号を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
    出力信号が第１の値のときオンされる第１のスイッチ
    と、 前記内部ノードが入力端に接続され前記内部ノード電圧
    としきい値との大小関係が反転したときに出力信号を変
    化させるバッファ回路と、 前記内部ノードと第２の電源間には、第１の入力端子に
    制御端子が接続された第２のスイッチと、第１の定電流
    源とからなる１又は複数の直列回路を備えるとともに、 第２の入力端子に制御端子が接続された第３のスイッチ
    と、第２の定電流源とからなる１又は複数の直列回路を
    備え、 前記周期検知回路から出力される制御信号でオン及びオ
    フ制御されるスイッチと、容量からなる直列回路を、前
    記内部ノードと前記第２の電源間に複数並列に備え、 前記第１と第２の入力端子には同一の信号が共通入力さ
    れる、ことを特徴とする請求項４８記載のクロック制御
    回路。
  50. 【請求項５０】前記遅延回路が、複数段直列形態に接続
    された単位遅延回路と、 複数の前記単位遅延回路の出力を入力とするセレクタ
    と、 を備え、前記セレクタが、前記周期検知回路から出力さ
    れる制御信号を選択制御信号とし、複数の前記単位遅延
    回路の出力の一つを選択出力する、ことを特徴とする請
    求項４８に記載のクロック制御回路。
  51. 【請求項５１】前記遅延回路の遅延時間がｔｄであり、
    入力クロックの周期がｔＣＫであり、Ｎ個の遅延回路の
    遅延時間Ｎ×ｔｄがｔＣＫよりも時間差Ｔ小さい場合に
    おいて、Ｎ＋１個の前記内分回路からは、等間隔の位相
    差ｔＣＫ／Ｎの信号が出力される、ことを特徴とする請
    求項４４に記載のクロック制御回路。
  52. 【請求項５２】前記内分回路が、二つの入力信号をそれ
    ぞれ入力とする第１の入力端子と第２の入力端子を備
    え、内分比がｍ／Ｎ：１−ｍ／Ｎ（ただし、ｍは０乃至
    Ｎの整数）の場合、 前記第１の入力端子が制御端子に接続されている第１導
    電型のＭＯＳトランジスタと、前記第２の入力端子が制
    御端子に接続されている第１導電型のＭＯＳトランジス
    タとの直列回路が、第１の電源と内部ノード間に、（Ｎ
    −ｍ）個並列接続されており、 制御端子に印加される電圧によりオンに設定されている
    第１導電型のＭＯＳトランジスタと、前記第１の入力端
    子が制御端子に接続されている第１導電型のＭＯＳトラ
    ンジスタとの直列回路が、前記第１の電源と前記内部ノ
    ード間に、ｍ個並列接続されており、 前記第１の電源にソースとドレインが接続されている第
    １導電型のＭＯＳトランジスタと、 前記第２の入力端子が制御端子に接続されている第２導
    電型のＭＯＳトランジスタと、前記第１の入力端子が制
    御端子に接続されている第２導電型のＭＯＳトランジス
    タとの直列回路が、前記内部ノードと前記第２の電源と
    間に、（Ｎ−ｍ）個並列接続されており、 制御端子に印加される電圧によりオンに設定されている
    第２導電型のＭＯＳトランジスタと、前記第２の入力端
    子が制御端子に接続されている第１導電型のＭＯＳトラ
    ンジスタとの直列回路が、前記内部ノードと前記第２の
    電源間に、ｍ個並列接続されており、 前記第２の電源にソースとドレインが接続されている第
    ２導電型のＭＯＳトランジスタと、 前記内部ノードが入力端に接続され前記内部ノード電圧
    としきい値との大小関係が反転したときに出力信号を変
    化させるバッファ回路と、を備えている、ことを特徴と
    する請求項４０乃至４３、４５、４６のいずれか一に記
    載のクロック制御回路。
  53. 【請求項５３】請求項４０乃至５２のいずれか一に記載
    のクロック制御回路を備え、前記クロック制御回路から
    出力されるクロックを内部クロックとして内部回路に供
    給する、ことを特徴とする半導体集積回路装置。
  54. 【請求項５４】遅延回路を２Ｎ段（ただし、Ｎは１以上
    の整数）縦続形態に接続し、前記遅延回路列の初段の前
    記遅延回路に入力クロックが入力され、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する内分回路を少なくともＮ個設け、複数の前記内分回
    路の内分比は互いに異なる値に設定されており、 Ｎ段目の前記遅延回路の出力と次サイクルの入力クロッ
    クとが入力される内分回路では、入力される二つの信号
    の位相差を予め定められた内分比で分割した時間で規定
    される遅延時間の出力信号を出力し、 （Ｎ＋ｉ）段目（ただし、ｉは１〜Ｎ−１の整数）の前
    記遅延回路の出力と、次サイクルの入力クロックのｉ段
    目の前記遅延回路の出力とが入力される内分回路では、
    入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    し、 Ｎ個の前記内分回路を介して、前記入力クロックの周期
    をＮ等分した位相差の多相クロックを生成する、ことを
    特徴とするクロック制御方法。
  55. 【請求項５５】Ｎ個の前記内分回路から出力されるＮ相
    クロックを入力とする合成回路でこれらの信号を合成し
    一つの信号に多重することでＮ逓倍クロックを出力す
    る、ことを特徴とする請求項５４記載のクロック制御方
    法。
  56. 【請求項５６】遅延回路を２Ｎ段（ただし、Ｎは１以上
    の整数）縦続形態に接続した第１の遅延回路列には、正
    相クロックが前記第１の遅延回路列の初段の前記遅延回
    路から入力されて前記第１の遅延回路列を伝搬し、 遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形
    態に接続した第２の遅延回路列には、逆相クロックが前
    記第２の遅延回路列の初段の前記遅延回路から入力され
    て前記第２の遅延回路列を伝搬し、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する、それぞれＮ＋１個の内分回路よりなる第１、及び
    第２群の内分回路において、Ｎ＋１個の前記内分回路の
    内分比を互いに異なる値に設定し、 前記第１群の内分回路の１番目内分回路では、前記第２
    の遅延回路列のＮ段目の前記遅延回路の出力と次サイク
    ルの正相クロックとを入力し、 前記第１群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ
    ＋１の整数）の前記内分回路では、前記第２の遅延回路
    列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サ
    イクルの正相クロックが入力される前記第１の遅延回路
    列の（ｉ−１）段目の前記遅延回路の出力とを入力し、 前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前
    記内分回路からは、前記入力クロックの周期の半分（位
    相π）をＮ等分した位相差の多相クロックが出力され、 前記第２群の内分回路の１番目の前記内分回路では、前
    記第１の遅延回路列のＮ段目の前記遅延回路の出力と次
    サイクルの逆相クロックとを入力し、 前記第２群の内分回路のｉ番目（ただし、ｉは２〜Ｎ＋
    １の整数）の前記内分回路では、前記第１の遅延回路列
    の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイ
    クルの逆相クロックが入力される前記第２の遅延回路列
    の（ｉ−１）段目の前記遅延回路の出力とを入力し、 前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前
    記内分回路の出力からそれぞれ位相πずれて、前記第２
    群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回
    路から、前記入力クロックの周期の半分（位相π）をＮ
    等分した位相差の多相クロックが出力される、ことを特
    徴とするクロック制御方法。
  57. 【請求項５７】遅延回路がＮ段（ただし、Ｎは１以上の
    整数）縦続形態に接続された第１の遅延回路列の初段の
    前記遅延回路に入力クロックが入力され、 前記第１の遅延回路列の各遅延回路の出力を入力としこ
    のうちの一つを、入力される逓倍数決定信号で指定され
    た逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下の整数）に応じ
    て選択回路で選択出力し、 前記選択回路の出力は、遅延回路がＮ段（ただし、Ｎは
    １以上の整数）縦続形態に接続された前記第２の遅延回
    路列の初段の遅延回路に入力され、 入力される二つの信号の位相差を予め定められた内分比
    で分割した時間で規定される遅延時間の出力信号を出力
    する内分回路を少なくともＮ個並設し、内分比は互いに
    異なり、かつ、前記逓倍数決定信号で指定された逓倍数
    Ｋで規定されている内分回路のうち、１番目の前記内分
    回路には、前記選択回路の出力と次サイクルの入力クロ
    ックとが入力され、 ｉ番目（ただし、ｉは２〜Ｎの整数）の前記内分回路に
    は、前記第２の遅延回路列の(ｉ−１)段目の前記遅延回
    路の出力と、次サイクルのクロックの前記第１の遅延回
    路列の(ｉ−１)段目の前記遅延回路の出力とが入力さ
    れ、 １番目乃至Ｋ番目の前記内分回路からは、前記入力クロ
    ックの周期をＫ等分した位相差の多相クロックが出力さ
    れる、ことを特徴とするクロック制御方法。
  58. 【請求項５８】Ｋ個の前記内分回路から出力されるＫ相
    クロックを入力する合成回路でこれらの信号を合成し一
    つの信号に多重することでＫ逓倍クロックを出力する、
    ことを特徴とする請求項５７に記載のクロック制御方
    法。
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