CN110198162A - 包括时钟发生电路的半导体器件 - Google Patents

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Abstract

一种时钟发生电路包括：频率检测器，其适用于产生内部时钟，并且产生表示内部时钟在输入时钟的激活时段期间的跳变次数的计数信号；控制信号发生器，其适用于基于目标信号和计数信号而产生多个周期控制信号，目标信号表示输出时钟的目标频率；以及周期控制器，其适用于基于周期控制信号而产生输出时钟。

Description

包括时钟发生电路的半导体器件
相关申请的交叉引用
本申请要求2018年2月26日提交的申请号为10-2018-0022738的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及半导体技术，并且更具体地涉及半导体器件的时钟发生电路。
背景技术
随着半导体器件的操作速度继续增长，用于测试半导体器件的测试仪的操作速度可能会跟不上那样的增长。例如，尽管半导体器件可以以接近大约400兆赫(MHz)的频率运行，但测试仪可能不会产生超过大约200MHz的信号。当测试仪在执行测试的时候以大约200MHz运行时，不仅执行测试需要花很长时间，而且执行适用于高速运行的半导体器件的测试是不可能的。
因此，为了使用以低操作速度运行的测试仪来测试高速半导体器件，半导体器件可以包括时钟发生电路，诸如倍频电路，其可以产生具有比从测试仪施加的外部时钟的频率高的频率的时钟。换言之，通过使用倍频电路，高速操作的半导体器件可以用低速测试设备来被测试。
倍频电路可以使用用于小抖动产生以及在工艺、电压和温度(PVT)变化方面稳定的操作的锁相环(PLL)电路或延迟锁定环(DLL)来实现。使用DLL或PLL的倍频电路可能能够补偿占空比。然而，倍频电路需要宽大的面积以用于设置DLL或PLL电路，并且还需要长锁定时间以及高度复杂的实施方式。
因此，需要具有短锁定时间和简单结构的时钟发生电路。
发明内容
本发明的实施例涉及从外部设备接收参考时钟并产生期望的输出时钟的内部时钟发生电路。
本发明的实施例涉及用作倍频电路和分频电路的内部时钟发生电路。
根据本发明的一个实施例，一种时钟发生电路包括：频率检测器，其适用于产生内部时钟，并且产生表示所述内部时钟在输入时钟的激活时段期间的跳变次数的计数信号；控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及周期控制器，其适用于基于所述周期控制信号而产生所述输出时钟。
根据本发明的另一个实施例，一种半导体系统包括：测试装置，其适用于为半导体器件提供参考时钟；以及半导体器件，其适用于接收所述参考时钟并且产生用于所述半导体器件的操作的输出时钟，其中，所述半导体器件包括：频率检测器，其适用于产生内部时钟，并且产生表示所述内部时钟在输入时钟的激活时段期间的跳变次数的计数信号；控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及周期控制器，其适用于基于所述周期控制信号而产生所述输出时钟。
根据本发明的又一个实施例，一种用于产生时钟的方法包括：产生内部时钟；通过对所述内部时钟在输入时钟的激活时段期间的跳变次数进行计数来产生计数信号；在所述输入时钟的所述激活时段结束时基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及基于所述周期控制信号而产生输出时钟。
根据本发明的一个实施例，一种时钟发生电路包括：频率检测器，其包括适用于产生内部时钟的多个第一单元延迟器，所述频率检测器适用于对所述内部时钟在输入时钟的激活时段期间的跳变进行计数并基于所述计数而产生计数信号；控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及周期控制器，其包括适用于产生所述输出时钟的多个第二单元延迟器，所述周期控制器适用于控制基于所述周期控制信号而被选中的所述第二单元延迟器的数量。
附图说明
图1是示出根据本发明的一个实施例的时钟发生电路的框图。
图2是示出根据本发明的一个实施例的频率检测器的框图。
图3是示出根据本发明的一个实施例的周期控制器的框图。
图4示出了根据本发明的一个实施例的周期控制器的操作的框图。
图5是示出根据本发明的一个实施例的第二单元延迟器的电路图。
图6A和图6B是示出根据本发明的一个实施例的时钟发生电路的操作的示例的时序图。
图7是示出根据本发明的一个实施例的半导体系统的框图。
具体实施方式
下面将结合附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来体现，并且不限于本文中所阐述的实施例。相反，提供这些实施例使本公开全面且完整，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。此外，贯穿此说明书，提及的“一个实施例”、“另一个实施例”等不一定表示仅一个实施例，且不同之处提及的任何这样的短语不一定指的是相同的实施例。
图1是示出根据本发明的一个实施例的时钟发生电路100的框图。
参考图1，时钟发生电路100可以包括频率检测器120、控制信号发生器140和周期控制器160。
频率检测器120可以包括多个第一单元延迟元件或延迟器D1。频率检测器120可以通过使用多个第一单元延迟器D1来产生内部时钟CLKI，并且通过计数并检测在输入时钟CLK_REF的激活时段期间内部时钟CLKI跳变(toggle)的次数(可以被称为“内部时钟CLKI的跳变次数”)来产生计数信号CNT。计数信号CNT可以是由多个比特位形成的信号。
第一单元延迟器D1可以串联耦接，且内部时钟信号CLKI可以从第一单元延迟器D1之中的最后一级的单元延迟器输出。最后一级的单元延迟器的输出可以作为输入被反馈到第一级的单元延迟器中，使得第一单元延迟器D1可以形成反馈回路。
频率检测器120可以产生在输入时钟CLK_REF的激活时段结束时被激活的更新信号UPDATE。
当更新信号UPDATE被激活时，控制信号发生器140可以基于目标信号TARGET和计数信号CNT而产生多个周期控制信号PCTRL<L:1>。目标信号TARGET可以由从外部测试设备(未示出)或控制器(未示出)输入的多个比特位形成。目标信号TARGET可以表示相比于输入时钟CLK_REF的频率的输出时钟CLK_OUT的目标频率。根据本发明的一个实施例，目标信号TARGET可以具有由大于0的实数表示的值。当目标信号TARGET具有0与1之间的值时，时钟发生电路100可以用作分频电路。另一方面，当目标信号TARGET具有1或更大的值时，时钟发生电路100可以用作倍频电路。例如，当要产生具有输入时钟CLK_REF的频率8倍高的频率的输出时钟CLK_OUT时，可以将目标信号TARGET设置成8。例如，当要产生具有输入时钟CLK_REF的频率的一半的频率的输出时钟CLK_OUT时，可以将目标信号TARGET设置成1/2(或0.5)。
周期控制器160可以包括多个第二单元延迟器D2。周期控制器160可以使用多个第二单元延迟器D2来产生输出时钟CLK_OUT，并且基于周期控制信号PCTRL<L:1>而控制可以被选中的第二延迟器的数量。换言之，周期控制器160可以基于周期控制信号PCTRL<L:1>而控制可以用于产生输出时钟CLK_OUT的第二单元延迟器的数量。
第二单元延迟器D2可以串联耦接，且输出时钟CLK_OUT可以从第二单元延迟器D2之中的最后一级的单元延迟器输出。最后一级的单元延迟器的输出可以作为输入被反馈到第一级的单元延迟器中，使得第二单元延迟器D2可以形成反馈回路。每个第二单元延迟器D2可以接收周期控制信号PCTRL<L:1>之中的相应的周期控制信号。简而言之，第二单元延迟器D2的数量(例如，L)可以与周期控制信号PCTRL<L:1>的数量相对应。
在各种实施例中，每个第一单元延迟器D1的延迟量可以与第二单元延迟器D2的延迟量基本相等。在各种实施例中，第二单元延迟器D2的数量L可以大于或等于第一单元延迟器D1的数量K。
当更新信号UPDATE被激活时，控制信号发生器140可以基于下面的等式1来计算值X。然后，控制信号发生器140可以产生用于选择第二单元延迟器的数量的周期控制信号PCTRL<L:1>，第二单元延迟器的数量对应于通过使第一单元延迟器D1的数量K与所计算出的值X相乘而得到的值(K*X)。
等式1
其中，CNT表示计数信号的值，而TARGET表示目标信号的值。
例如，当第一单元延迟器D1的数量K为16，目标信号TARGET的值为4且计数信号CNT的值为“10000”(即，16)时，控制信号发生器140可以基于等式1而将值X计算为16*2/4＝8并且产生用于选择128(即，16*8)个第二单元延迟器D2的周期控制信号PCTRL<L:1>。再如，当第一单元延迟器D1的数量K为16，目标信号TARGET的值为1/2且计数信号CNT的值为“10000”(即，16)时，控制信号发生器140可以基于等式1而将值X计算为16*2/0.5＝64并且产生用于选择1024(即，16*64)个第二单元延迟器D2的周期控制信号PCTRL<L:1>。
如上所述，时钟发生电路100可以通过使用K个第一单元延迟器D1来产生以预定周期跳变的内部时钟CLKI，并且通过检测输入时钟CLK_REF的周期(即，频率)是内部时钟CLKI的周期(即，频率)多少倍高来产生计数信号CNT。然后，时钟发生电路100可以通过控制基于计数信号CNT和目标信号TARGET而被选中的第二单元延迟器的数量来产生具有与目标信号TARGET相对应的频率的输出时钟CLK_OUT。由于可以以具有短锁定时间的简单电路结构来实现时钟发生电路100，因此可以在使占用面积最小化的同时有效执行高速测试操作。而且，时钟发生电路100可以既用作倍频电路又用作分频电路，使得时钟发生电路100具有高效率。换言之，作为倍频电路，时钟发生电路100可以接收具有低频率的输入时钟CLK_REF并且产生具有高频率的输出时钟CLK_OUT。而且，作为分频电路，时钟发生电路100可以接收具有高频率的输入时钟CLK_REF并且产生具有低频率的输出时钟CLK_OUT。
图2是示出根据本发明的一个实施例的频率检测器(例如，图1中示出的频率检测器120)的框图。
参考图2，频率检测器120可以包括分频器210、环形振荡器220、复位信号发生器230、计数时钟发生器240、计数器250和更新信号发生器260。
分频器210可以以预定分频比N来对输入时钟CLK_REF进行分频以产生具有低于或等于输入时钟CLK_REF的频率的振荡时钟OSC_EN。预定分频比N可以被设置成1或更高的整数。因为通过使用分频器210来产生具有比输入时钟CLK_REF的频率低的频率的振荡时钟OSC_EN，所以可以确保内部操作裕量。然而，在一些实施例中，分频器210可以被省略。
环形振荡器220可以包括串联耦接的多个第一单元延迟器220_1至220_K以形成反馈回路并产生内部时钟CLKI。
复位信号发生器230可以产生从振荡时钟OSC_EN的激活时段结束时开始经过预定时间之后被激活的复位信号CNT_RSTB。复位信号CNT_RSTB可以在被去激活(deactivated)时维持逻辑高电平，并且在被激活(activated)时维持逻辑低电平。
计数时钟发生器240可以接收内部时钟CLKI和振荡时钟OSC_EN，并且产生计数时钟CLK_CNT。计数时钟发生器240可以在振荡时钟OSC_EN的激活时段期间将内部时钟CLKI输出为计数时钟CLK_CNT。根据本发明的一个实施例，计数时钟发生器240可以被实现为用于对振荡时钟OSC_EN与内部时钟CLKI执行与非(NAND)运算的逻辑门。
计数器250可以接收计数时钟CLK_CNT并且对计数时钟CLK_CNT的跳变次数进行计数以产生计数信号CNT。另外，计数器250可以接收复位信号CNT_RSTB。计数信号CNT可以基于复位信号CNT_RSTB而被复位。根据本发明的一个实施例，当复位信号CNT_RSTB被激活到逻辑低电平时，计数信号CNT可以被复位。
更新信号发生器260可以接收振荡时钟OSC_EN并且通过将振荡时钟OSC_EN反相来输出更新信号UPDATE。更新信号发生器260可以由一个或更多个反相器形成。
再次参考图1，当频率检测器120设有图2中示出的分频器210时，控制信号发生器140可以在更新信号UPDATE被激活时基于下面的等式2来计算值Y，并且产生用于选择第二单元延迟器的数量的周期控制信号PCTRL<L:1>，第二单元延迟器的数量对应于通过使第一单元延迟器220_1至220_K的数量K与所计算出的值Y相乘而得到的值(K*Y)。
等式2
其中，CNT表示计数信号的值，TARGET表示目标信号的值，而N表示分频器的分频比。
例如，当第一单元延迟器D1的数量K为16，目标信号TARGET的值为4且计数信号CNT的值为“10000”(即，16)时，控制信号发生器140可以基于等式2而将值Y计算为16*2/(2*4)＝4并且产生用于选择64(即，16*4)个第二单元延迟器D2的周期控制信号PCTRL<L:1>。再如，当第一单元延迟器D1的数量K为16，目标信号TARGET的值为1/2且计数信号CNT的值为“10000”(即，16)时，控制信号发生器140可以基于等式2而将值Y计算为16*2/(2*0.5)＝32并且产生用于选择512(即，16*32)个第二单元延迟器D2的周期控制信号PCTRL<L:1>。
图3是示出根据本发明的一个实施例的周期控制器(例如，图1中示出的周期控制器160)的框图。图4示出了根据本发明的一个实施例的周期控制器(例如，图3中示出的周期控制器160)的操作。
参考图3，周期控制器160可以包括串联耦接的多个第二单元延迟器310_1至310_L以形成反馈回路。
第二单元延迟器310_1至310_L可以与图2中的第一单元延迟器220_1至220_K不同地运行，不同之处在于：从最后一级的单元延迟器310_L输出的输出时钟CLK_OUT可以被反馈到所有第二单元延迟器310_1至310_L中。换言之，第二单元延迟器310_1至310_L可以选择前一级的单元延迟器的输出(作为第一输入IN1被输入)或输出时钟CLK_OUT(作为第二输入IN2被输入)，并且通过使所选中的一个振荡预定次数来产生输出时钟CLK_OUT。第二单元延迟器310_1至310_L之中第一级的单元延迟310_1可以接收输出时钟CLK_OUT既作为第一输入IN1又作为第二输入IN2。
第二单元延迟器310_1至310_L中的每个单元延迟器可以按反序接收周期控制信号PCTRL<L:1>之中的对应的周期控制信号。例如，如图3中示出的，第一级的第二单元延迟器310_1可以接收周期控制信号PCTRL<L:1>之中的第L周期控制信号PCTRL<L>，且第二级的第二单元延迟器310_2可以接收周期控制信号PCTRL<L:1>之中的第(L-1)周期控制信号PCTRL<L-1>。这样，最后一级的单元延迟器310_L可以接收周期控制信号PCTRL<L:1>之中的第一周期控制信号PCTRL<1>。
用于产生输出时钟CLK_OUT的第二单元延迟器310_1至310_L的数量可以基于周期控制信号PCTRL<L:1>之中被激活的周期控制信号而被确定。例如，如图4中示出的，当第(L-1)周期控制信号PCTRL<L-1>被激活时，第二级的第二单元延迟器310_2可以选择作为第二输入IN2被输入的输出时钟CLK_OUT，因此(L-1)个第二单元延迟器310_2至310_L可以用于产生输出时钟CLK_OUT。
图5是示出根据本发明的一个实施例的第二单元延迟器(例如，图3中示出的第二级的第二单元延迟器310_2)的电路图。其他第二单元延迟器310_1和310_3至310_L可以与第二单元延迟器310_2具有基本相同的结构。
参考图5，第二单元延迟器310_2可以包括多路复用器MUX和第三单元延迟器D3。
多路复用器MUX可以基于第(L-1)周期控制信号PCTRL<L-1>而选择前一级的输出(即，第一级的单元延迟器310_1的输出，其作为第一输入IN1被输入)或输出时钟CLK_OUT(作为第二输入IN2被输入)，并将其输出为输出OUT。当第(L-1)周期控制信号PCTRL<L-1>被激活时，多路复用器MUX可以选择作为第二输入IN2被输入的输出时钟CLK_OUT。
第三单元延迟器D3可以将多路复用器MUX的输出延迟预定时间并输出多路复用器MUX的已延迟的输出。第三单元延迟器D3的延迟量可以与图2的第一单元延迟器220_1至220_K中的每个第一单元延迟器的延迟量基本相等。
将参考图1至图6B来描述根据本发明的一个实施例的时钟发生电路的操作。
图6A和图6B是示出根据本发明的一个实施例的时钟发生电路(例如，图1中示出的时钟发生电路100)的操作的示例的时序图。图6A和图6B示出了图1的时钟发生电路作为倍频电路来操作的示例。
图6A示出了输出时钟CLK_OUT的目标频率为输入时钟CLK_REF的频率4倍高(即，TARGET＝4)且图2的分频器210的分频比N为1的情形。
参考图6A，当分频比N为1时，分频器210可以输出具有与输入时钟CLK_REF的频率相同的频率的振荡时钟OSC_EN。
环形振荡器220的第一单元延迟器220_1至220_K可以产生以预定周期跳变的内部时钟CLKI。计数时钟发生器240可以在振荡时钟OSC_EN的激活时段期间将内部时钟CLKI输出为计数时钟CLK_CNT。计数器250可以对计数时钟CLK_CNT的跳变次数进行计数以产生计数信号CNT。
在振荡时钟OSC_EN的激活时段结束后经过预定时间之后，复位信号发生器230可以激活复位信号CNT_RSTB。计数器250可以基于复位信号CNT_RSTB而将计数信号CNT复位。
更新信号发生器260可以将振荡时钟OSC_EN反相并且将已反相的振荡时钟OSC_EN输出为更新信号UPDATE。当更新信号UPDATE被激活时，图1的控制信号发生器140可以基于等式2来计算值Y，并且可以产生用于选择第二单元延迟器的数量的周期控制信号PCTRL<L:1>。第二单元延迟器的数量可以对应于通过使第一单元延迟器220_1至220_K的数量K与计算出的值Y相乘而得到的值K*Y。例如，当第一单元延迟器220_1至220_K的数量K为5时，控制信号发生器140可以基于等式2而将值Y计算为16*2/(1*4)＝8，并且产生用于选择40(即，5*8)个第二单元延迟器310_1至310_L的周期控制信号PCTRL<L:1>。
图1的周期控制器160可以基于周期控制信号PCTRL<L:1>而通过使用第二单元延迟器310_1至310_L之中的40个第二单元延迟器310_1至310_L来产生时钟CLK_OUT。通过上述过程，在更新信号UPDATE被激活之后，可以产生具有输入时钟CLK_REF的频率四倍高的频率的输出时钟CLK_OUT。
当第二单元延迟器310_1至310_L中的每个第二单元延迟器被实现为反相器时，需要奇数个单元延迟器来产生时钟。因此，当选中偶数个单元延迟器时，可以添加或减去一个单元延迟器以将单元延迟器的数量保持为奇数。另外，根据目标信号TARGET的值，通过使第一单元延迟器220_1至220_K的数量K与基于等式2而得到的计算出的值Y相乘得到的值K*Y可以不是整数。控制信号发生器140可以估算出与结果值K*Y接近的整数，并且产生用于选择与估算出的整数相对应的第二单元延迟器310_1至310_L的数量。
图6B示出了输出时钟CLK_OUT的目标频率为输入时钟CLK_REF的频率4倍高(即，TARGET＝4)且图2的分频器210的分频比N为2的情形。
参考图6B，当分频比N为2时，分频器210可以将输入时钟CLK_REF的频率除以2，并且输出具有输入时钟CLK_REF的频率一半的频率(即，二倍周期)的振荡时钟OSC_EN。
环形振荡器220的第一单元延迟器220_1至220_K可以产生以预定周期跳变的内部时钟CLKI。计数时钟发生器240可以在振荡时钟OSC_EN的激活时段期间将内部时钟CLKI输出为计数时钟CLK_CNT。计数器250可以对计数时钟CLK_CNT的跳变次数进行计数以产生计数信号CNT。
在振荡时钟OSC_EN的激活时段结束后经过预定时间之后，复位信号发生器230可以激活复位信号CNT_RSTB。计数器250可以基于复位信号CNT_RSTB而将计数信号CNT复位。
更新信号发生器260可以将振荡时钟OSC_EN反相并且将已反相的振荡时钟OSC_EN输出为更新信号UPDATE。
当更新信号UPDATE被激活时，图1的控制信号发生器140可以基于等式2来计算值Y，并且可以产生用于选择第二单元延迟器的数量的周期控制信号PCTRL<L:1>。第二单元延迟器的数量可以对应于通过使第一单元延迟器220_1至220_K的数量K与计算出的值Y相乘而得到的值K*Y。例如，当第一单元延迟器220_1至220_K的数量K为5时，控制信号发生器140可以基于等式2而将值Y计算为16*2/(2*4)＝4，并且产生用于选择20(即，5*4)个第二单元延迟器310_1至310_L的周期控制信号PCTRL<L:1>。
图1的周期控制器160可以基于周期控制信号PCTRL<L:1>而通过使用第二单元延迟器310_1至310_L之中的20个第二单元延迟器310_1至310_L来产生时钟CLK_OUT。通过上述过程，可以产生具有输入时钟CLK_REF的频率四倍高的频率的输出时钟CLK_OUT。
虽然图6A和图6B示出了时钟发生电路用作倍频电路的示例，但是基于相同的原理时钟发生电路也可以用作分频电路。
图7是示出根据本发明的一个实施例的半导体系统400的框图。
参考图7，半导体系统400可以包括半导体器件410和测试装置420。测试装置420的操作速度可以与半导体器件410的操作速度不同。
测试装置420可以为半导体器件410提供用于测试半导体器件410所需的数据DATA和参考时钟CLK_REF。半导体器件410可以基于数据DATA和参考时钟CLK_REF而执行测试操作。测试装置420可以为半导体器件410提供目标信号TARGET，目标信号TARGET表示相对于参考时钟CLK_REF的频率的输出时钟CLK_OUT的目标频率。
由于测试装置420的操作速度与半导体器件410的操作速度不同，因此测试装置420可以为半导体器件410提供表示相对于参考时钟CLK_REF的频率的输出时钟CLK_OUT的目标频率的目标信号。半导体器件410可以包括时钟发生电路100，该时钟发生电路100用于基于参考时钟CLK_REF和目标信号TARGET而产生半导体器件410的操作所需的输出时钟CLK_OUT。
时钟发生电路100可以用作接收具有低频率的输入时钟CLK_REF并且产生具有高频率的输出时钟CLK_OUT的倍频电路。可替代地，时钟发生电路100可以用作接收具有高频率的输入时钟CLK_REF并且产生具有低频率的输出时钟CLK_OUT的分频电路。由于时钟发生电路100基本上具有图1中示出的时钟发生电路100的同样的结构，因此对其进一步的描述在这里被省略了。
根据本发明的实施例，半导体器件可以将一个时钟发生电路既用作倍频电路也用作分频电路。
当执行诸如内建自测试(BIST)的内部测试时，即使时钟不具有精确的频率，测试操作也没问题。测试操作想要的可能是时钟发生电路可以具有短锁定时间且简单结构。根据本发明的实施例，半导体器件可以有效地执行高速操作并且最大限度地减小用于产生用于测试操作的内部时钟的时钟发生电路占用的面积。
虽然已经描述了本发明的有关具体实施例，但是对于本领域技术人员明显的是：在不偏离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。本发明包括落入权利要求的范围之内的所有这样的改变和修改。
例如，如上描述的本发明的实施例中的逻辑门和晶体管可以根据输入信号的极性而以不同位置和配置来实现。

Claims (21)

1.一种时钟发生电路，包括：
频率检测器，其适用于产生内部时钟以及产生计数信号，所述计数信号表示所述内部时钟在输入时钟的激活时段期间的跳变次数；
控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及
周期控制器，其适用于基于所述周期控制信号而产生所述输出时钟。
2.根据权利要求1所述的时钟发生电路，其中
所述频率检测器包括多个第一单元延迟器以产生所述内部时钟，
所述周期控制器包括多个第二单元延迟器以产生所述输出时钟，所述周期控制器控制基于所述周期控制信号而被选中的所述第二单元延迟器的数量，以及
所述第一单元延迟器中的每个第一单元延迟器的延迟量与所述第二单元延迟器中的每个第二单元延迟器的延迟量基本相同。
3.根据权利要求2所述的时钟发生电路，其中，所述第二单元延迟器的数量等于或大于所述第一单元延迟器的数量。
4.根据权利要求1所述的时钟发生电路，其中，所述频率检测器产生在所述输入时钟的激活时段结束时被激活的更新信号，以及
所述控制信号发生器基于所述更新信号而将所述目标信号与所述计数信号作比较。
5.根据权利要求4所述的时钟发生电路，其中，所述频率检测器包括：
多个第一单元延迟器，其串联耦接以形成用于产生所述内部时钟的反馈回路；
复位信号发生器，其适用于产生在所述输入时钟的激活时段结束后被激活的复位信号；以及
计数器，其适用于：通过对所述内部时钟在所述输入时钟的激活时段期间的跳变次数进行计数来产生所述计数信号，以及基于所述复位信号而将所述计数信号复位。
6.根据权利要求5所述的时钟发生电路，其中，所述频率检测器还包括：
分频器，其适用于：通过将所述输入时钟的频率分频来产生振荡时钟，以及为所述复位信号发生器提供所述振荡时钟；以及
更新信号发生器，其适用于将所述振荡信号反相并输出所述更新信号。
7.根据权利要求2所述的时钟发生电路，其中，所述控制信号发生器基于如下等式来确定值X：
其中，CNT表示所述计数信号的值，而TARGET表示所述目标信号的值，以及
所述控制信号发生器产生用于选择所述第二单元延迟器的数量的所述周期控制信号，所述第二单元延迟器的数量对应于通过使所述第一单元延迟器的数量K与所述值X相乘而得到的值K*X。
8.根据权利要求2所述的时钟发生电路，其中，所述第二单元延迟器串联耦接以形成反馈回路，以及通过基于所述周期控制信号而选择性地接收前一级的第二单元延迟器的输出或所述输出时钟来产生所述输出时钟。
9.根据权利要求2所述的时钟发生电路，其中，所述第二单元延迟器中的每个第二单元延迟器包括：
多路复用器，其适用于基于所述周期控制信号之中的对应的周期控制信号而选择并输出前一级的第二单元延迟器的输出或所述输出时钟；以及
第三单元延迟器，其适用于延迟所述多路复用器的输出并输出所述多路复用器的已延迟的输出。
10.根据权利要求9所述的时钟发生电路，其中，所述第三单元延迟器的延迟量与所述第一单元延迟器中的每个第一单元延迟器的延迟量基本相同。
11.一种半导体系统，包括：
测试装置，其适用于为半导体器件提供参考时钟；以及
所述半导体器件，其适用于接收所述参考时钟以及产生用于所述半导体器件的操作的输出时钟，
其中，所述半导体器件包括：
频率检测器，其适用于产生内部时钟以及产生计数信号，所述计数信号表示所述内部时钟在输入时钟的激活时段期间的跳变次数；
控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及
周期控制器，其适用于基于所述周期控制信号而产生所述输出时钟。
12.根据权利要求11所述的半导体系统，其中
所述频率检测器包括多个第一单元延迟器以产生所述内部时钟，
所述周期控制器包括多个第二单元延迟器以产生所述输出时钟，所述周期控制器控制基于所述周期控制信号而被选中的所述第二单元延迟器的数量，以及
所述第一单元延迟器中的每个第一单元延迟器的延迟量与所述第二单元延迟器中的每个第二单元延迟器的延迟量基本相同。
13.根据权利要求11所述的半导体系统，其中，所述频率检测器包括：
多个第一单元延迟器，其串联耦接以形成用于产生所述内部时钟的反馈回路；
复位信号发生器，其适用于产生在所述输入时钟的所述激活时段结束后被激活的复位信号；以及
计数器，其适用于：通过对所述内部时钟在所述输入时钟的激活时段期间的跳变次数进行计数来产生所述计数信号，以及基于所述复位信号而将所述计数信号复位。
14.根据权利要求12所述的半导体系统，其中，所述控制信号发生器基于如下等式来确定值X：
其中，CNT表示所述计数信号的值，而TARGET表示所述目标信号的值，以及
所述控制信号发生器产生用于选择所述第二单元延迟器的数量的所述周期控制信号，所述第二单元延迟器的数量对应于通过使所述第一单元延迟器的数量K与所述值X相乘而得到的值K*X。
15.根据权利要求12所述的半导体系统，其中，所述第二单元延迟器串联耦接以形成反馈回路，以及
所述第二单元延迟器中的每个第二单元延迟器包括：
多路复用器，其适用于基于所述周期控制信号之中的对应的周期控制信号而选择并输出前一级的第二单元延迟器的输出或所述输出时钟；以及
第三单元延迟器，其适用于延迟所述多路复用器的输出并输出所述多路复用器的已延迟的输出。
16.根据权利要求15所述的半导体系统，其中，所述第三单元延迟器的延迟量与所述第一单元延迟器中的每个第一单元延迟器的延迟量基本相同。
17.一种用于产生时钟的方法，包括：
产生内部时钟；
通过对所述内部时钟在输入时钟的激活时段期间的跳变次数进行计数来产生计数信号；
在所述输入时钟的所述激活时段结束时基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及
基于所述周期控制信号而产生输出时钟。
18.根据权利17所述的方法，其中
产生所述内部时钟的步骤包括使用串联耦接而形成反馈回路的多个第一单元延迟器来产生所述内部时钟，
产生所述输出时钟的步骤包括：通过使用串联耦接而形成反馈回路的多个第二单元延迟器之中的选定数量的第二单元延迟器来产生所述输出时钟，以及基于所述周期控制信号而控制所述选定数量的第二单元延迟器，以及
所述第一单元延迟器中的每个第一单元延迟器的延迟量与所述第二单元延迟器中的每个第二单元延迟器的延迟量基本相同。
19.根据权利要求18所述的方法，其中，产生所述周期控制信号的步骤包括：
基于如下等式来计算值X：
其中，CNT表示所述计数信号的值，而TARGET表示所述目标信号的值，以及
产生用于选择所述第二单元延迟器的数量的所述周期控制信号，所述第二单元延迟器的数量对应于通过使所述第一单元延迟器的数量K与所述值X相乘而得到的值K*X。
20.根据权利要求18所述的方法，其中，控制所述选定数量的所述第二单元延迟器的步骤包括：
选择串联耦接的所述第二单元延迟器之中的与被激活的周期控制信号相对应的第二单元延迟器；以及
将所述输出时钟输入到选中的第二单元延迟器。
21.一种时钟发生电路，包括：
频率检测器，其包括适用于产生内部时钟的多个第一单元延迟器，所述频率检测器适用于对所述内部时钟在输入时钟的激活时段期间的跳变进行计数以及基于所述计数而产生计数信号；
控制信号发生器，其适用于基于目标信号和所述计数信号而产生多个周期控制信号，所述目标信号表示输出时钟的目标频率；以及
周期控制器，其包括适用于产生所述输出时钟的多个第二单元延迟器，所述周期控制器适用于控制基于所述周期控制信号而被选中的所述第二单元延迟器的数量。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102491525B1 (ko) * 2018-02-26 2023-01-25 에스케이하이닉스 주식회사 반도체 장치의 클럭 생성 회로
TWI829138B (zh) * 2022-04-08 2024-01-11 信驊科技股份有限公司 電子裝置以及其資料傳輸的保護裝置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719510A (en) * 1996-03-27 1998-02-17 Intel Corporation Software configurable digital clock generator
US20020059536A1 (en) * 2000-11-14 2002-05-16 Nec Corporation Clock controlling method and clock control circuit
US20020063605A1 (en) * 2000-11-30 2002-05-30 Ibm Corporation High-frequency low-voltage multiphase voltage-controlled oscillator
US20050259239A1 (en) * 2004-05-21 2005-11-24 Yeah-Min Lin Circuitry and method for measuring time interval with ring oscillator
US20090077146A1 (en) * 2007-09-18 2009-03-19 Seagate Technology Llc On-Line Randomness Test For Restart Random Number Generators
US20090077147A1 (en) * 2007-09-18 2009-03-19 Seagate Technology Llc Multi-Bit Sampling Of Oscillator Jitter For Random Number Generation
US20100106757A1 (en) * 2007-09-18 2010-04-29 Seagate Technology Llc Active Test and Alteration of Sample Times For a Ring Based Random Number Generator
CN104283556A (zh) * 2013-07-11 2015-01-14 爱思开海力士有限公司 时钟延迟检测电路及利用时钟延迟检测电路的半导体装置
CN104716935A (zh) * 2013-12-17 2015-06-17 爱思开海力士有限公司 时钟发生电路
CN105489237A (zh) * 2014-10-07 2016-04-13 爱思开海力士有限公司 选通信号间隔检测电路及包括其的存储系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764111A (en) 1997-02-18 1998-06-09 Motorola Inc. Voltage controlled ring oscillator frequency multiplier
US9858042B1 (en) * 2016-09-23 2018-01-02 Amazon Technologies, Inc. Configurable ring oscillator
KR102491525B1 (ko) * 2018-02-26 2023-01-25 에스케이하이닉스 주식회사 반도체 장치의 클럭 생성 회로

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719510A (en) * 1996-03-27 1998-02-17 Intel Corporation Software configurable digital clock generator
US20020059536A1 (en) * 2000-11-14 2002-05-16 Nec Corporation Clock controlling method and clock control circuit
JP2002215262A (ja) * 2000-11-14 2002-07-31 Nec Corp クロック制御方法及び回路
US20020063605A1 (en) * 2000-11-30 2002-05-30 Ibm Corporation High-frequency low-voltage multiphase voltage-controlled oscillator
US20050259239A1 (en) * 2004-05-21 2005-11-24 Yeah-Min Lin Circuitry and method for measuring time interval with ring oscillator
US20090077146A1 (en) * 2007-09-18 2009-03-19 Seagate Technology Llc On-Line Randomness Test For Restart Random Number Generators
US20090077147A1 (en) * 2007-09-18 2009-03-19 Seagate Technology Llc Multi-Bit Sampling Of Oscillator Jitter For Random Number Generation
US20100106757A1 (en) * 2007-09-18 2010-04-29 Seagate Technology Llc Active Test and Alteration of Sample Times For a Ring Based Random Number Generator
CN104283556A (zh) * 2013-07-11 2015-01-14 爱思开海力士有限公司 时钟延迟检测电路及利用时钟延迟检测电路的半导体装置
CN104716935A (zh) * 2013-12-17 2015-06-17 爱思开海力士有限公司 时钟发生电路
CN105489237A (zh) * 2014-10-07 2016-04-13 爱思开海力士有限公司 选通信号间隔检测电路及包括其的存储系统

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