TWI436219B - 串列資料流的取樣時脈選擇模組 - Google Patents

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Description

串列資料流的取樣時脈選擇模組
本發明係關於一種串列資料流的取樣時脈選擇模組。
在對高速串列資料進行傳輸時，時脈信號和資料之間的資料抖動(jitter)或相位扭曲(skew)會大幅降低有效位元的取樣區間。圖1繪示一典型的高速串列資料流之眼圖(eye diagram)。在圖1中有效位元的取樣區間，亦即位元資料為穩定的區間，比位元寬度T還要短。此外，如果考量電路製程的變動、操作溫度和供應電壓的變化，將進一步降低有效位元的取樣區間，使得取樣後的資料位元之準確度變差。
為了解決上述問題，一種直接的方法為對接收的串列資料流進行過取樣(oversampling)。圖2繪示一傳統三倍過取樣的示意圖。三倍過取樣的運作方式為以三倍於位元資料率的時脈頻率對串列資料流中的位元資料進行取樣。接著，利用取樣出來的資料狀態，將兩兩相鄰的狀態做互斥(XOR)運算，並經過一組數位電路計算後，獲得資料位元的邊緣資訊。
然而，使用傳統三倍過取樣的方法需要三個取樣電路，以根據各個取樣時脈取得資料狀態。假如想提高取樣後的資料位元的準確度，則需要更多個取樣電路，其將大幅增加電路的成本和設計難度。
據此，有必要提出一種改良的串列資料流之取樣時脈選擇模組以解決上述問題。
本發明揭示一種串列資料流的取樣時脈選擇模組，該串列資料流由複數個位元週期所組成。該取樣時脈選擇模組包含一多組相位產生電路、一相位選擇電路、一取樣電路、一比較單元和一邏輯運算單元。該多組相位產生電路用以產生一參考時脈信號的複數個不重疊的時脈相位。該相位選擇電路用以根據一相位選擇信號自該等時脈相位中選擇一校正模式下的取樣時脈相位。該取樣電路用以根據該相位選擇電路所產生的取樣時脈相位對該串列資料流的該等位元週期進行複數次取樣以產生複數個取樣值。該比較單元用以比較該等取樣值與該串列資料流的位元資料，藉以更新該取樣時脈相位下的該相位選擇信號和一旗標信號。該邏輯運算單元用以根據該比較單元所產生的複數個對應個別取樣時脈相位的旗標信號以進行一邏輯運算，藉以自該等時脈相位中選擇一正常運作模式下的取樣時脈相位。
圖3顯示本發明一實施例之取樣時脈選擇模組30的方塊示意圖。該取樣時脈選擇模組30係建構以對具有抖動的一串列資料流提供一較佳的取樣時脈。該取樣時脈選擇模組30可用於任一資料傳送界面中，例如一點對點迷你型低電壓差動信號(point to point mini-LVDS)界面中。此時該串列資料流的傳送符合一點對點迷你型低電壓差動信號通訊協定。參照圖3，該取樣時脈選擇模組30包含一多組相位產生電路32、一相位選擇電路33、一取樣電路34、一比較單元36和一邏輯運算單元38。該多組相位產生電路32用以產生一參考時脈信號clk_ref的複數個不重疊的時脈相位PH[0]-PH[n]。該相位選擇電路33用以根據一相位選擇信號PH_SEL自該等時脈相位中選擇一校正模式下的取樣時脈。該取樣電路34用以根據該相位選擇電路33所產生的取樣時脈對一串列資料流S_DIN的m個位元週期進行取樣以產生複數個取樣值S[0]-S[m]。該比較單元36用以比較該取樣電路的複數個取樣值S[0]-S[m]與該串列資料流S_DIN的位元資料，藉以更新該相位選擇信號PH_SEL和一對應該相位選擇電路33所產生的取樣時脈之旗標信號。該邏輯運算單元38用以根據該比較單元36所產生的複數個對應個別取樣時脈相位PH[0]-PH[n]的旗標信號flag[0]-flag[n]以進行一邏輯運算，藉以自該等時脈相位PH[0]-PH[n]中選擇一正常運作模式下的取樣時脈相位，亦即一最終取樣時脈相位。
該多組相位產生電路32係設計以產生該參考時脈信號clk_ref的複數個不重疊的時脈相位，其中每一時脈相位相對於該參考時脈信號clk_ref具有不同的相位差。在圖4所示的實施例中，該多組相位產生電路32產生8個不重疊的相位PH[0]-PH[7]。每一相位與前一相位具有45°的相位差。該些時脈相位PH[0]-PH[7]傳送至該相位選擇電路33，其根據該相位選擇信號PH_SEL自該等時脈相位PH[0]-PH[7]中選擇該校正模式下的取樣時脈。
圖5顯示本發明一實施例之該串列資料流S_DIN的眼圖。該眼圖顯示重疊的資料週期(時間T0和T6之間)，或一有效位元可以被偵測的期間。在本實施例中，該串列資料流S_DIN在校正模式時是由重複的”0”和”1”位元所組成。在理想狀況下，資料流S_DIN中的位元在整個位元週期，亦即資料產生變遷(transition)的時間點T1和T5之間，為位元”0”和位元”1”其中一者。然而如該眼圖所示，抖動、扭曲或是其他因素會使資料產生變遷的時間點延後至T2，或是提前至T4，以致縮短了有效位元可獲得的區間。由於有效位元可獲得的區間變小，在本實施例中較佳取得資料位元的位置為資料週期的中間點T3。
由於位元週期的邊界處容易受到信號抖動的影響，在邊界處所取樣的位元值常常不太穩定。因此，需要一機制來判斷有效的資料位元區間。圖6顯示本發明一實施例之該比較單元36的方塊示意圖。該比較單元36包含一判斷電路361、一第一計數電路362、一第二計數電路363、一第一比較電路364、一第二比較電路365和一邏輯電路366。該判斷電路361用以判斷該取樣電路34的取樣值S[0]-S[m]是否不同於該串列資料流S_DIN的位元資料，藉以分別產生計數信號CNT1和CNT2至該第一計數電路362和該第二計數電路363。該第一比較電路364和該第二比較電路365分別接收該第一計數電路362和該第二計數電路363的輸出信號ACM1和ACM2以產生比較信號CMP1和CMP2。該邏輯電路366根據比較信號CMP1和CMP2以更新該旗標信號flag和該相位選擇信號PH_SEL。請注意圖6所示之該比較單元36之方塊圖僅為一範例，本發明不應以此範例為限。
圖7顯示本發明一實施例之旗標信號flag[0]-flag[7]之產生方式。首先，在校正模式下該取樣電路34根據該相位選擇電路33所產生的第一個取樣時脈相位，例如PH[0]，對該資料流S_DIN的第一位元週期進行取樣以產生取樣值S[1,0]。接著，該比較單元36中的該判斷電路361判斷該取樣值S[1,0]是否不同於該第一位元週期的位元資料(此處為位元”0”)。若是，則該判斷電路361產生該計數信號CNT1至該第一計數電路362；若否，該判斷電路361產生該計數信號CNT2至該第二計數電路363。其後，該取樣電路34以該時脈相位PH[0]對該資料流S_DIN的m個位元週期進行取樣以產生取樣值S[2,0]-S[m,0]。每次取樣時，該判斷電路361判斷該次取樣值是否不同於該資料流S_DIN的位元資料，藉以更新該計數信號CNT1和CNT2。該第一計數電路363和該第二計數電路365根據該更新的計數信號CNT1和CNT2累積計數次數，以分別產生第一和第二累加值ACM1和ACM2。當該些累加值ACM1和ACM2分別超過門檻值TH1和TH2時，該第一和第二比較電路364,365會分別輸出信號CMP1和CMP2至該邏輯電路366以更新旗標信號flag和相位選擇信號PH_SEL。
舉例而言，假設該第一比較電路364的門檻值TH1設定為3次，則若該取樣電路34以時脈相位PH[0]對該資料流S_DIN的進行取樣時，偵測到3個取樣值與該資料流S_DIN的位元資料不相同，則該第一比較電路364會致能以輸出信號CMP1，藉以更新該相位選擇信號PH_SEL，使得該相位選擇電路33輸出下一取樣時脈相位PH[1]至該取樣電路34。同時，對應該時脈相位PH[0]的旗標信號flag[0]會更新為低邏輯位準(位元”0”)。另一方面，假設該第二比較電路365的門檻值TH2設定為16次，則若該取樣電路34以時脈相位PH[0]對該資料流S_DIN的16個位元週期進行取樣時，在累積16次的取樣值與該資料流S_DIN的位元資料比對相同時，則該第二比較電路365會致能以輸出信號CMP2，藉以更新該相位選擇信號PH_SEL，使得該取樣電路34接著以取樣時脈相位PH[1]進行資料取樣。同時，對應該時脈相位PH[0]的旗標信號flag[0]會保持高邏輯位準(位元”1”)。
當該相位選擇電路33根據該相位選擇信號PH_SEL從該第一時脈相位PH[0]依序輸出至最後時脈相位PH[7]後，該取樣電路34和比較單元36將重覆上述步驟以更新複數個旗標信號flag[0]-flag[7]，每一旗標信號對應不同的時脈相位。接著，該邏輯運算單元38根據該些旗標信號flag[0]-flag[7]以從該些時脈相位PH[0]-PH[7]中選擇一正常運作模式下的該資料流S_DIN之資料取樣時脈相位。
圖8顯示本發明一實施例之邏輯運算單元38的方塊示意圖。該邏輯運算單元38包含一第一邏輯運算電路382和一第二邏輯運算電路384。該第一邏輯運算電路382對該些旗標信號flag[0]-flag[7]進行複數次邏輯運算以產生一第一邏輯信號和複數個第二邏輯信號，其中該第一邏輯信號的邏輯位準不同於該等第二邏輯信號的邏輯位準。該第二邏輯運算電路384用以根據邏輯運算的次數和該第一邏輯信號選擇該等第二邏輯信號所對應的時脈相位之其中一者，以產生該最終採樣時脈相位。
圖9顯示本發明一實施例之邏輯運算單元38之運作方式。在本實施例中，該第一邏輯運算電路382接收該些旗標信號flag[0]-flag[7]後，進行四次和運算(AND operation)以產生一邏輯"1"信號和複數個邏輯"0"信號，每一邏輯信號對應個別的時脈相位。接著，該第二邏輯運算電路384根據邏輯運算的次數(偶次數)，選擇邏輯"1"信號位移2次後的邏輯"0"信號所對應的時脈相位PH[5]為該最終取樣時脈相位。或者，在本發明另一實施例中，該第二邏輯運算電路384可能選擇邏輯"1"信號位移1次或3次後的邏輯"0"信號所對應的時脈相位PH[4]或PH[6]為該最終取樣時脈相位。
圖10顯示本發明又一實施例之邏輯運算單元38之運作方式。在本實施例中，該第一邏輯運算電路382接收該些旗標信號flag’[0]-flag’[7]後，進行五次和運算以產生一邏輯"1"信號和複數個邏輯"0"信號。接著，該第二邏輯運算電路384根據邏輯運算的次數(奇次數)，以一無條件進位演算法選擇邏輯"1"信號位移3次後的邏輯"0"信號所對應的時脈相位PH[5]為該最終取樣時脈相位。使用該無條件進位演算法決定取樣時脈相位可增加資料位元的建立時間(setup time)。或者，在本發明另一實施例中，該第二邏輯運算電路384根據邏輯運算的次數(奇次數)，以一無條件捨去演算法選擇邏輯"1"信號位移2次後的邏輯"0"信號所對應的時脈相位PH[4]為該最終取樣時脈相位。使用該無條件捨去演算法決定取樣時脈相位可增加資料位元的維持時間(hold time)。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
30．．．取樣時脈選擇模組
32．．．多組相位產生電路
33．．．相位選擇電路
34．．．取樣電路
36．．．比較單元
361．．．判斷電路
362．．．第一計數電路
363．．．第二計數電路
364．．．第一比較電路
365．．．第二比較電路
366．．．邏輯電路
38．．．邏輯運算單元
382．．．第一邏輯運算電路
384．．．第二邏輯運算電路
圖1繪示一典型的高速串列資料流之眼圖；
圖2繪示一傳統三倍過取樣的示意圖；
圖3顯示本發明一實施例之取樣時脈選擇模組的方塊示意圖；
圖4顯示本發明一實施例之多組相位產生電路的波形圖；
圖5顯示本發明一實施例之該串列資料流的資料信號之眼圖；
圖6顯示本發明一實施例之該比較單元的方塊示意圖；
圖7顯示本發明一實施例之旗標信號之產生方式；
圖8顯示本發明一實施例之邏輯運算單元的方塊示意圖；
圖9顯示本發明一實施例之邏輯運算單元之運作方式；及
圖10顯示本發明又一實施例之邏輯運算單元之運作方式。
30．．．取樣時脈選擇模組
32．．．多組相位產生電路
33．．．相位選擇電路
34．．．取樣電路
36．．．比較單元
38．．．邏輯運算單元

Claims (3)

  1. 一種串列資料流的取樣時脈選擇模組，該串列資料流由複數個位元週期所組成，該取樣時脈選擇模組包含：一多組相位產生電路，用以產生一參考時脈信號的複數個不重疊的時脈相位；一相位選擇電路，用以根據一相位選擇信號自該等時脈相位中選擇一校正模式下的取樣時脈相位；一取樣電路，用以根據該相位選擇電路所產生的取樣時脈相位對該串列資料流的該等位元週期進行複數次取樣以產生複數個取樣值；一比較單元，用以比較該等取樣值與該串列資料流的位元資料，藉以更新該取樣時脈相位下的該相位選擇信號和一旗標信號；以及一邏輯運算單元，用以根據該比較單元所產生的複數個對應個別取樣時脈相位的旗標信號以進行一邏輯運算，藉以自該等時脈相位中選擇一正常運作模式下的取樣時脈相位，其中該比較單元包含：一判斷電路，用以判斷該取樣電路的取樣值是否不同於該串列資料流的位元資料，若是，產生一第一計數信號至一第一計數電路，若否，產生一第二計數信號至一第二計數電路；該第一計數電路，用以根據該第一計數信號累加一計數值以產生一第一累加值；一第一比較電路，用以在該第一累加值超過一第一門 檻值時，產生一第一比較信號；該第二計數電路，用以根據該第二計數信號累加一計數值以產生一第二累加值；一第二比較電路，用以在該第二累加值超過一第二門檻時，產生一第二比較信號；以及一邏輯電路，用以根據該第一和該第二比較信號更新該旗標信號和該相位選擇信號。
  2. 根據請求項1之取樣時脈選擇模組，其中該邏輯運算單元包含：一第一邏輯運算電路，用以對複數個的旗標信號進行複數次邏輯運算以產生一第一邏輯信號和複數個第二邏輯信號，其中該第一邏輯信號的邏輯位準不同於該等第二邏輯信號的邏輯位準，且每一邏輯信號對應個別的時脈相位；以及一第二邏輯運算電路，用以根據邏輯運算的次數和該第一邏輯信號選擇該等第二邏輯信號所對應的時脈相位之其中一者，以產生該正常運作模式下的該取樣時脈相位。
  3. 根據請求項1之取樣時脈選擇模組，其中該串列資料流的傳送符合一點對點迷你型低電壓差動信號(point to point mini-LVDS)通訊協定。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI469522B (zh) * 2011-01-06 2015-01-11 Raydium Semiconductor Corp 訊號電路
GB2498937A (en) * 2012-01-31 2013-08-07 Texas Instruments Ltd A high data rate SerDes receiver arranged to receive input from a low data rate SerDes transmitter
CN106612114B (zh) * 2015-10-21 2020-08-28 扬智科技股份有限公司 时脉恢复装置与时脉恢复方法
TWI703549B (zh) * 2018-03-08 2020-09-01 瑞鼎科技股份有限公司 應用於顯示裝置之電壓校正電路及電壓校正方法
CN109977062A (zh) * 2019-03-14 2019-07-05 建荣半导体（深圳）有限公司 一种软件实现串行数据接收的方法、装置及电子设备
US11438199B1 (en) * 2021-05-18 2022-09-06 eTopus Technology Inc. Clock duty cycle calibration and phase calibration for high-speed transmitter

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4544780B2 (ja) * 2001-05-24 2010-09-15 ルネサスエレクトロニクス株式会社 クロック制御回路
US7349509B2 (en) * 2004-04-21 2008-03-25 Kawasaki Lsi U.S.A., Inc. Multi rate clock data recovery based on multi sampling technique
WO2007034366A2 (en) * 2005-09-19 2007-03-29 Nxp B.V. Data communication circuit with equalization control
TWI347092B (en) * 2006-04-11 2011-08-11 Realtek Semiconductor Corp Methods for adjusting sampling clock of sampling circuit and related apparatuses
WO2009069205A1 (ja) * 2007-11-28 2009-06-04 Mitsubishi Electric Corporation ビット識別回路
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
TWI411976B (zh) * 2009-05-08 2013-10-11 Himax Tech Ltd 影像處理系統與取樣相位校正方法
CN101576610B (zh) * 2009-05-27 2012-01-11 秦轲 一种在示波器中提高数据采样精度的装置和方法

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