JP2011191178A

JP2011191178A - 時間幅測定装置

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Publication number: JP2011191178A
Application number: JP2010057508A
Authority: JP
Inventors: Muneo Ishibachi; 宗男石鉢
Original assignee: Tesec Corp
Current assignee: Tesec Corp
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2011-09-29
Anticipated expiration: 2030-03-15
Also published as: CN102193034A; CN102193034B; JP5666813B2

Abstract

【課題】時間幅測定における分解能を向上させる。
【解決手段】既知のクロック周波数でクロック信号を発生する基準クロック発生源（２）と、前記クロック信号に基づいて被測定信号をサンプリングして得られたデジタル信号をシリアル／パラレル変換して所定のビット数のパラレル信号を出力するデシリアライザ（３）と、このデシリアライザより出力される前記パラレル信号を記憶するメモリ（４）と、このメモリに記憶された前記パラレル信号に基づいて前記被測定信号に含まれる時間幅を算出する演算回路（５）とを設けた。
【選択図】図１

Description

本発明は、時間幅測定装置に関し、特に被測定信号のパルス時間幅を測定する時間幅測定装置に関する。

デジタル回路の検査においては、例えば被測定信号に含まれるパルスの幅や遅れ時間など、時間幅をできるだけ高い精度をもって測定することが望まれる。

従来の技術では、例えば時間幅Ｔを有する被測定信号のパルス幅を測定するには、図６に示すように、被測定信号の立ち上がり／立ち下がりエッジ間の時間を所定のクロック周波数を有する基準クロックを用いてカウントしている。

また、被測定信号と基準クロックとが非同期であるために、測定の開始および終了のエッジのところに基準クロックの周期より短い「端数時間」が生じる。この端数時間は、Ｔ／Ｖ（時間／電圧）変換を行った上でＡ／Ｄ変換することによって測定される。

したがって、被測定信号のパルス幅をＴ、基準クロックのクロック周波数をｔ０、カウントされた基準クロックの数をｎ、測定の開始および終了のエッジのところに生じる端数時間にクロックの１周期分を加えた時間（端数パルス時間）をそれぞれＴａ，Ｔｂとすると、Ｔは次の式によって求めることができる。

Ｔ＝ｎ・ｔ０＋（Ｔａ−Ｔｂ）

佐野、片野、岩坪、新免、「タイムインターバルアナライザＴＡ３２０」、横河技報Ｖｏｌ．４１Ｎｏ．１（１９９７）

近年のデジタル回路の高速化によって、半導体装置の検査には、ｎsecから数十ｐsecの分解能が求められるようになってきた。分解能を向上させるためには、上述した従来の技術において基準クロックのクロック周波数を上げればよいことになる。

しかしながら、現状において時間幅測定に用いられる高速処理用のＩＣのクロック周波数は高々数百ＭＨｚであるため、基準クロックのクロック周波数を高くすることによって分解能を上げるには自ずと限界がある。
そこで、本発明は、時間幅測定における分解能を向上させることを目的とする。

上述した目的を達成するために、本発明に係る時間幅測定装置は、既知のクロック周波数でクロック信号を発生する基準クロック発生手段と、前記クロック信号に基づいて被測定信号をサンプリングしてデジタル信号を出力するサンプリング手段と、このサンプリング手段によりサンプリングされた前記デジタル信号をシリアル／パラレル変換して所定のビット数のパラレル信号を出力する変換手段と、この変換手段により出力される前記パラレル信号を記憶する記憶手段と、この記憶手段に記憶された前記パラレル信号に基づいて前記被測定信号に含まれる時間幅を算出する算出手段とを備えたことを特徴とする。

ここで、前記変換手段より出力される前記パラレル信号の数をカウントする計数手段と、前記変換手段より出力されたパラレル信号のうち、すべての値が同一であり、かつ、その値が前回出力されたパラレル信号の最後の値と同一であるパラレル信号を前記記憶手段に記憶させない制御手段とをさらに備え、前記記憶手段は、前記変換手段より出力される前記パラレル信号の数と、１と０との変換点を有するパラレル信号とを記憶し、前記算出手段は、前記変換手段より出力された前記パラレル信号の数と、前記変換点を有する前記パラレル信号から計数される１または０の数と、前記クロック周波数と、前記パラレル信号の長さとから前記被測定信号に含まれる時間幅を算出するように構成してもよい。

本発明においては、既知のクロック周波数を有するクロック信号に基づいて被測定信号をサンプリングしたデジタル信号をパラレル信号にシリアル／パラレル変換し、このパラレル信号に基づいて被測定信号に含まれる時間幅を算出するので、サンプリングに用いるクロック周波数を上げる一方で、パラレル信号に基づいて時間幅を算出する記憶手段および算出手段のクロック周波数をサンプリングのクロック周波数よりも低く抑えることができる。すなわち、サンプリングとシリアル／パラレル変換に関わる上記基準クロック発生手段、サンプリング手段、および変換手段は、その後段の時間幅の算出に関わる算出手段に比べて超高速化を図ることは可能であるので、サンプリングに用いるクロック周波数を上げることによって時間幅測定における分解能を向上させることができる

また、記憶手段に、前記変換手段より出力される前記パラレル信号の数と、１と０との変換点を有するパラレル信号とを記憶させ、被測定信号に含まれる時間幅をこれらの情報に基づいて算出することにより、すべてのパラレル信号を記憶して処理する場合に比べて、データ処理をより高速化することができる。

本発明の実施の形態に係る時間幅測定装置の構成を示す図である。測定対象となり得る時間幅の例を説明する図である。本発明の実施の形態に係る時間幅測定装置内における信号処理を説明する図である。本発明の実施の形態に係る時間幅測定装置におけるメモリのデータ構造の一例を説明する図である。本発明の実施の形態に係る時間幅測定装置に利用する超高速通信機能が付加されたＦＰＧＡの一例を説明する図である。従来の技術を説明する図である。

以下に本発明の実施の形態について、図面を参照しながら説明する。
本発明の実施の形態に係る時間幅測定装置は、パルス幅（パルスの時間幅）を測定する装置であり、その一構成例を図１に示す。

＜時間幅測定装置の構成＞
本実施の形態に係る時間幅測定装置は、後述するデシリアライザ３のシリアル入力端子に被測定信号（パルス信号）ａを入力する入力回路１と、既知のクロック周波数（ｆ_clock）でクロック信号を発生し、デシリアライザ３のクロック入力に入力する基準クロック発生源２と、この基準クロック発生源２からのクロック信号に基づいて被測定信号ａをサンプリングするとともに、サンプリングされたデジタル信号をシリアル／パラレル変換してｎビット（ただし、ｎは２以上の整数。）のパラレル信号ｃを出力するデシリアライザ３と、このデシリアライザ３により出力されるパラレル信号ｃを記憶するメモリ４と、このメモリ４に記憶されたパラレル信号に基づいて被測定信号ａのパルス幅（時間幅）を算出する演算回路（ＭＰＵ）５と、メモリ４を制御して、デシリアライザ３より出力されたパラレル信号ｃのうち、すべての値が同一であり、かつ、その値（例えば、今回出力されたパラレル信号の先頭ｃ₀₁）が前回出力されたパラレル信号の最後の値ｃ₁₀と同一であるパラレル信号をメモリ４に記憶させない制御回路６と、基準クロック発生源２からのクロック信号を１／ｎ分周したクロックをカウントするカウンタ７とから構成される。

ここで、時間幅測定の一例として、２つのパルス信号間の遅延時間を測定するものとして説明すると、本実施の形態における入力回路１は、２つのパルス信号（INPUT 1、INPUT 2）間の遅延時間（ｔ_delay）（図２（ａ）参照。）に相当するパルス幅を有する信号を被測定信号として出力する回路である。具体的には、図１に示すように、入力回路１は、２つのコンパレータ１１ａ、１１ｂと、これらのコンパレータの出力のエッジをそれぞれ検出するエッジセレクタ１２と、検出されたエッジの間隔に相当する時間幅を有するパルス信号を出力するフリップフロップ回路１３とからなる。

なお、本実施の形態においては、遅延時間を測定するための入力回路１の例を示しているが、適宜適当な入力回路を選択することによって、図２に示すように、遅延時間の他にも、立ち上がり時間（ｔ_r ）および立ち下がり時間（ｔ_f ）（図２（ｂ））、ＯＮ時間（ｔ_on）、ＯＦＦ時間（ｔ_off）、デューティー比（Duty ration＝ｔ_on／（ｔ_on＋ｔ_off）×１００（％））（図２（ｃ））、周期（Ｔ_period）、周波数（Ｆ＝１／Ｔ_period）を測定することができる。

基準クロック発生源２は、超高速のクロック周波数（ｆ_clock）を有する。時間幅測定の分解能は、このクロック周波数（ｆ_clock）の逆数となる。
なお、基準クロック発生源２のクロック周波数（ｆ_clock）は、所望の分解能に応じて任意に定めればよい。したがって、例えば、１ｎｓの分解能を得るには、基準クロックのクロック周波数（ｆ_clock）を１ＧＨｚ以上とすることが必要となる。例えば、半導体素子の検査に用いる場合は、３ＧＨｚ以上のクロック周波数とすることが望ましい。

デシリアライザ３は、基準クロック発生源２からのクロック信号に基づいて被測定信号をサンプリングして得られるデジタル信号をシリアル／パラレル変換して、ｎビットのパラレル信号を出力する。

図３は、一例として、ｎ＝１０とした場合の時間幅測定装置内、より具体的には、デシリアライザ３における信号処理を説明する図である。この図は、基準クロック発生源２からのクロック信号に同期して被測定信号ａをサンプリングして得られたシリアルデジタル信号ｂが１０ビットのパラレル信号にシリアル／パラレル変換される様子を示している。
図３に示すように、被測定信号ａ（図３（ａ））は、デシリアライザ３によって、まず、基準クロック発生源２からのクロック信号に基づいてサンプリングされる。その結果、被測定信号ａの状態（「Ｈ」または「Ｌ」）に応じて「１」（もしくは「Ｈ」。以下、「Ｈ」と表す。）または「０」（もしくは「Ｌ」。以下、「Ｌ」と表す。）のデジタル信号（図３（ｂ）参照。）が得られ、これをシリアル／パラレル変換することによって、ｎビット（ｎ＝１０）のパラレル信号ｃ（図３（ｃ））を得る。
これらのパラレル信号ｃは、メモリ４および制御回路６に順次入力される。

また、デシリアライザ３は、基準クロック源２からのクロック信号を１／ｎ分周して、パラレル信号と同期したｆ_clock／ｎのクロック周波数のクロック信号を後段の回路、すなわち、メモリ４、演算回路（ＭＰＵ）５、制御回路６、カウンタ７等に供給する。したがって、デシリアライザ３より後段の回路は、基準クロック発生源２から供給されるクロック信号のクロック周波数よりも遅い、ｆ_clock／ｎのクロック周波数で動作する。

本実施の形態においては、カウンタ７は、基準クロック源２からのクロック信号を１／ｎ分周したクロックをカウントすることによって、デシリアライザ３から出力されたパラレル信号の数ｄ（図３（ｄ）参照。）をカウントする。このようにしてカウントされたパラレル信号の数は、パラレル信号と関連付けてメモリ４に記憶される。

制御回路６は、デシリアライザ３より出力されたパラレル信号のうち、すべての値が同一であり、かつ、その値（例えば、今回出力されたパラレル信号の先頭ｃ₀₁）が前回出力されたパラレル信号の最後の値ｃ₁₀と同一であるパラレル信号メモリ４に記憶させない制御手段である。本実施の形態においてこの制御回路６は、図１に示すように、ｎビットのラッチ回路６１と各種論理ゲートから構成され、「Ｈ」から「Ｌ」または「Ｌ」から「Ｈ」への変換点を有するパラレル信号をメモリ４に記憶させる一方、変換点を有する２つのパラレル信号の間に出現し、かつ、すべての値が同一（すなわち、「Ｈ」または「Ｌ」のみからなる）パラレル信号をメモリ４に記憶させないようにしている。
ここで、「変換点を有するパラレル信号」とは、そのパラレル信号を構成するｎビットのうちの一部が１（「Ｈ」）で残りが０（「Ｌ」）の場合はもちろんのこと、そのパラレル信号を構成するｎビットのすべてが同一の値をもつ場合でも、そのパラレル信号の直前のパラレル信号との間に変換点が存在する場合も「変換点を有するパラレル信号」に該当するものとする。

本実施の形態においては、図１に示すように、時系列的に連続する２つのパラレル信号のうち、前回の最後尾のビットが「Ｈ」でかつ今回の先頭のビットが「Ｌ」となる場合（ＳＴＡＴＥＡ）と、前回の最後尾のビットが「Ｌ」でかつ今回の先頭のビットが「Ｈ」となる場合（ＳＴＡＴＥＢ）と、今回のパラレル信号のすべてが「Ｈ」とはなっていない場合（ＳＴＡＴＥＣ）と、今回のパラレル信号のすべてが「Ｌ」とはなっていない場合（ＳＴＡＴＥＤ）に今回のパラレル信号をメモリ４に記憶させている。
要するに、パラレル信号の変わり目に変換点がある場合（上記ＳＴＡＴＥＡおよびＳＴＡＴＥＢ）とパラレル信号の途中に変換点がある場合（上記ＳＴＡＴＥＣおよびＳＴＡＴＥＤ）にのみ、パラレル信号がそれまでのパラレル信号の数とともにメモリ４に記憶される一方、変換点を有する２つのパラレル信号の間に出現して、すべての値が同一、すなわち、「Ｈ」または「Ｌ」のみからなるパラレル信号は、メモリ４には記憶されない。

メモリ４は、変換点を有するパラレル信号とともに、それまでにカウンタ７によってカウントされたパラレル信号の数を関連付けて記憶する。
このようなメモリ４のデータ構造の一例を図４に示す。図４において、「ｃ」欄はパラレル信号、「ｄ」欄は、測定開始（ＳＴＡＲＴ）以降にデシリアライザ３によって出力されたパラレル信号の数を表す。したがって、このパラレル信号の数は、測定開始以降にそのパラレル信号が生成された順番を表していると解することができる。
例えば、デシリアライザ３によって図３に示すデジタル信号ｃが出力された場合、メモリ４には、図４に示すように、パラレル信号ｃのうち、Ｈ／Ｌの変換点を含むｄ＝０番目、１番目、および３番目のパラレル信号がその数ｄと関連付けて記憶される一方、ｄ＝２番目のパラレル信号は、すべてのビットが「Ｌ」であり、かつその前後のｄ＝１のパラレル信号とｄ＝３のパラレル信号とがともに変換点を含むので、メモリ４には記憶されない。

このように変換点を有するパラレル信号に対して、測定開始（ＳＴＡＲＴ）以降に出力されたパラレル信号の数を関連付けて記憶することによって、変換点を有する２つのパラレル信号の間に出現し、かつ、すべての値が１または０のみからなるパラレル信号の数を算出することができる。
例えば、図４に記載された例においては、ｄ＝１番目のパラレル信号の次にはｄ＝３番目のパラレル信号が記憶されており、ｄの値が不連続となっている。したがって、ｄ＝１番目のパラレル信号とｄ＝３番目のパラレル信号との間に、すべての値が０（「Ｌ」）のみのパラレル信号が１つ存在したことがわかる。

演算回路（ＭＰＵ）５は、メモリ４に記憶された、変換点を有するパラレル信号に含まれる「Ｈ」の数（ｘ）を計数するとともに、メモリ４に記憶されたパラレル信号の数に関する情報ｄに基づいて、変換点を有する２つのパラレル信号の間に出現し、かつ、すべての値が１または０のみからなるパラレル信号の数（ｙ）を計数する。
そして、既知のクロック周波数（ｆ_clock）と、パラレル信号の長さ（ｎビット）とから、被測定信号に含まれるパルスの時間幅Ｔを次の演算式によって算出し、出力する。

Ｔ＝（ｘ＋ｎ・ｙ）・（ｎ／ｆ_clock）・・・・・式（１）

＜通信用ＦＰＧＡの時間幅測定装置への利用＞
上述した時間幅測定装置を実現するために、時間幅測定用に専用の集積回路（ＩＣ）を作成しても良いが、基準クロック発生源２およびデシリアライザ３については、市販されている通信用のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を利用してもよい。現状においては、基準クロック発生源２のクロック周波数として、３ＧＨｚが実用化されている。今後、シリアルインターフェースを備えたＦＰＧＡのさらなる高速化が実現されれば、時間幅測定の分解能をさらに向上させることが可能となる。
以下に、通信用ＦＰＧＡを時間幅測定に利用する場合について説明する。

ＦＰＧＡとは、汎用論理素子を多数集積し、その素子間の結線情報を外部から設定できる高集積論理回路である。近年では、超高速シリアル通信機能が付加されたＦＰＧＡも市販されるようになっている。そのようなＦＰＧＡは、シリアルデータを、例えば１０ビット程度のパラレル信号にシリアル／パラレル変換する機能を備え、シリアル通信機能部においては、通信データをシリアルデータとして送信または受信する一方、ＦＰＧＡの汎用論理回路部においては、このパラレル信号を処理する構成となっている。したがって、例えば、光通信のように、ＧＨｚ帯を利用する超高速通信においても、超高速に動作するのはシリアル通信機能部のみで足り、ＦＰＧＡの汎用論理回路部は、パラレル信号処理を行うことによって、シリアル通信機能部の１０分の１以下の動作速度で済む。

図５に、超高速シリアルインターフェースを備えた通信用ＦＰＧＡの一構成例を示すブロック図を示す。図５において、通信用ＦＰＧＡは、受信（Ｒｘ）パスに相当する通信用ＦＰＧＡ受信チャネル１００とＦＰＧＡファブリック２００とを備えている。
このうち、通信用ＦＰＧＡ受信チャネル１００は、カスケードに接続された、受信ＰＭＡ（Rx physical medium attachment。以下「ＲｘＰＭＡ」という。）１１０と、受信ＰＣＳ（Rx physical coding sublayer。以下、「ＲｘＰＣＳ」という。）１２０と、パラレルインターフェース１３０とからなる。
このような超高速シリアルインターフェースを備えた通信用ＦＰＧＡのうち、ＲｘＰＭＡ１１０を本実施の形態に係る時間幅測定装置におけるデシリアライザ３として用いることができる。その余の構成は、単に信号を通過させるのみで、時間幅測定には特段の作用を持たないので、その説明は省略する。
なお、超高速シリアルインターフェースを備えた通信用ＦＰＧＡ自体については、例えば、「“ＣｙｃｌｏｎｅＩＶＤｅｖｉｃｅＨａｎｄｂｏｏｋ，Ｖｏｌｕｍｅ２”，ＡｌｔｅｒａＣｏｒｐ．，Ｎｏｖｅｍｂｅｒ２００９」等に詳細な説明がある。

ＲｘＰＭＡ１１０は、ＣＤＲ（Clock Data Recovery）部１１１とデシリアライザ部１１２とを備えており、これらは、それぞれ本実施の形態に係る基準クロック発生源２とデシリアライザ３として機能する。

いわゆる超高速シリアル通信では、データ送信側でデータにクロックを重畳して送信し、受信側でデータとクロックとを分離している。ＣＤＲ部１１１は、受信側においてクロックを確立するための回路である。このＣＤＲ部１１１は、シリアル通信のデータ読み込みクロックソースを、ＦＰＧＡの内部クロックとするか、または受信信号から再生した外部クロックとするかを選択することができる。時間幅測定装置として使用する場合には、内部クロックを選択する。

デシリアライザ部１１２は、シリアルデータを一定のビット数（例えば、１０ビット、または１８ビット）単位にパラレル信号に変換し、後段の汎用論理回路部にパラレル信号を転送する機能を有する。パラレル信号にすることにより、並列化ビット数分だけ転送データ速度を低減することができ、後段の回路の動作速度はその分遅くて済む。
例えば、シリアルデータの転送速度が３ＧＨｚであっても、このデシリアライザ部１１２において１８ビットのパラレル信号に変換すると、後段は１６６ＭＨｚ動作となる。この速度は、今日のＦＰＧＡの汎用論理回路にとって十分余裕のある速度である。

＜本実施の形態に係る時間幅計測装置の動作＞
図１に示した構成を有する本実施の形態に係る時間幅測定装置の動作は、次のようなものである。
まず、入力回路１の２つの入力端子（INPUT 1、INPUT 2）に図２（ａ）に示すような２つのパルス信号がそれぞれ入力されると、これらの入力パルス信号間の遅延時間に応じたパルス幅を有する被測定信号ａ（図３（ａ）参照。）が得られる。この被測定信号ａは、デシリアライザ３のシリアル入力端子（SERIAL INPUT）に入力される。

被測定信号ａは、デシリアライザ３において、基準クロック発生源２からのクロック信号に基づいてサンプリングされる。このときのサンプリング周波数は基準クロック発生源２のクロック周波数（ｆ_clock）に等しい。その結果、被測定信号ａの状態（「Ｈ」または「Ｌ」。図３（ａ））に応じて「１」（もしくは「Ｈ」）または「０」（もしくは「Ｌ」）のデジタル信号が得られる。このデジタル信号は、基準クロック発生源２からのクロック信号に同期したシリアル信号である（図３（ｂ）参照。）。このシリアルなデジタル信号はデシリアライザ３によってシリアル／パラレル変換されて、ｎビットのパラレル信号ｃが出力される（図３（ｃ））。
このパラレル信号ｃは、メモリ４の「ＤＡＴＡＩＮ」端子に入力されるが、ＳＴＡＲＴ端子が「Ｈ」レベルとされるまでは、メモリ４に書き込まれない。

ＳＴＡＲＴ端子が「Ｈ」レベルとされて、測定が開始されると、制御回路６の出力に応じてメモリ４の「ＷＲＩＴＥＥＮＡＢＬＥ」端子に書込制御信号が与えられ、変換点を有するパラレル信号のみがメモリ４に記憶される。このとき、測定を開始してからそのパラレル信号までに生成されたパラレル信号の数（そのパラレル信号が生成された順番）が当該パラレル信号と関連付けられて記憶される（図４参照。）。

演算回路（ＭＰＵ）５は、メモリ４に記憶されたパラレル信号を解析して、変換点を有するパラレル信号が１対（２つ）存在すれば、上述したように、変換点を有するパラレル信号に含まれる１（「Ｈ」）の数（ｘ）と、それら変換点を有する２つのパラレル信号の間に出現したパラレル信号の数（ｙ）とを計数し、既知のクロック周波数（ｆ_clock）と、パラレル信号の長さ（ｎビット）とから被測定信号に含まれるパルスの時間幅Ｔを
式（１）によって算出し、出力する。

以上のようにして、被測定信号のパルス幅を測定することができる。基準クロック発生源２のクロック周波数を上げることによって、時間幅測定の分解能を上げることができる。しかも、被測定信号をサンプリングして得られたデジタル信号をシリアル／パラレル変換してパラレル信号としているので、基準クロック発生源２のクロック周波数の１／ｎのクロックで計数等の処理を行うことができる。

また、本実施の形態においては、制御回路６を設けて、１から０または０から１への変換点を有するパラレル信号をメモリ４に記憶させる一方、変換点を有する２つのパラレル信号の間に出現し、かつ、すべての値が同一（すなわち、１（「Ｈ」）または０（「Ｌ」）のみからなる）パラレル信号は、メモリ４に記憶させないようにしている。さらには、デシリアライザ３より出力されるパラレル信号の数と、１と０との変換点を有するパラレル信号とを関連付けて記憶させている。このような構成を備えることによって、すべてのパラレル信号をメモリ４に記憶して処理する場合に比べて、データ処理をより高速化することができる。

さらに、従来の技術においては、端数時間の測定に用いる時間／電圧変換回路等が高価であり、また、これらの回路部品の実装スペースが必要となるという問題もあったが、本実施の形態においては、時間／電圧変換回路を必要としないので、時間幅測定装置のコストダウンと省スペース・小型化が可能となる。

本発明は、時間幅計測を伴う検査や評価等に利用することができる。

１…入力回路、２…基準クロック発生源、３…デシリアライザ、４…メモリ、５…演算装置、６…制御回路、７…カウンタ。

Claims

既知のクロック周波数でクロック信号を発生する基準クロック発生手段と、
前記クロック信号に基づいて被測定信号をサンプリングしてデジタル信号を出力するサンプリング手段と、
このサンプリング手段によりサンプリングされた前記デジタル信号をシリアル／パラレル変換して所定のビット数のパラレル信号を出力する変換手段と、
この変換手段により出力される前記パラレル信号を記憶する記憶手段と、
この記憶手段に記憶された前記パラレル信号に基づいて前記被測定信号に含まれる時間幅を算出する算出手段と
を備えた時間幅測定装置。
前記変換手段より出力される前記パラレル信号の数をカウントする計数手段と、
前記変換手段より出力されたパラレル信号のうち、すべての値が同一であり、かつ、その値が前回出力されたパラレル信号の最後の値と同一であるパラレル信号を前記記憶手段に記憶させない制御手段と
をさらに備え、
前記記憶手段は、前記変換手段より出力される前記パラレル信号の数と、１と０との変換点を有するパラレル信号とを記憶し、
前記算出手段は、前記変換手段より出力された前記パラレル信号の数と、前記変換点を有する前記パラレル信号から計数される１または０の数と、前記クロック周波数と、前記パラレル信号の長さとから前記被測定信号に含まれる時間幅を算出することを特徴とする請求項１記載の時間幅測定装置。