JPS59182656A - フイ−ドバツクを利用するパルス幅変調方式 - Google Patents
フイ−ドバツクを利用するパルス幅変調方式Info
- Publication number
- JPS59182656A JPS59182656A JP5661683A JP5661683A JPS59182656A JP S59182656 A JPS59182656 A JP S59182656A JP 5661683 A JP5661683 A JP 5661683A JP 5661683 A JP5661683 A JP 5661683A JP S59182656 A JPS59182656 A JP S59182656A
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- JP
- Japan
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- output
- circuit
- data
- parallel
- pulse width
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフィードバックを利用するパルス幅変調方式に
係シ、特にハードウェアを用いることによってパルス幅
変調における処理装置の負担を低減した７′２ルス幅変
調方式に関するものである。
係シ、特にハードウェアを用いることによってパルス幅
変調における処理装置の負担を低減した７′２ルス幅変
調方式に関するものである。
従来、パーソナルコンピュータにおいては、オーディオ
カセットのインターフェースにおいて。
カセットのインターフェースにおいて。
よくパルス幅変調方式が使用される。このパルス幅変調
に際しては、送信すべきデータについて並直列変換後、
パルス幅の時間を決定したシその他変調に伴なう計算等
を全てプログラムによって行なっていた。その理由とし
て、パルス幅変調にお−いては、伝送すべき出力データ
によｐ、伝送速度・が変化してしまうので、ハードウェ
ア的にその処理を行なうにはタイミングが取シにくいた
めである。
に際しては、送信すべきデータについて並直列変換後、
パルス幅の時間を決定したシその他変調に伴なう計算等
を全てプログラムによって行なっていた。その理由とし
て、パルス幅変調にお−いては、伝送すべき出力データ
によｐ、伝送速度・が変化してしまうので、ハードウェ
ア的にその処理を行なうにはタイミングが取シにくいた
めである。
例えば、第１図は従来のパルス幅変調方式の概略的な構
成を示すが、データバス１ふにおいて並列に送られたデ
ータをレジスタ２にセットして。
成を示すが、データバス１ふにおいて並列に送られたデ
ータをレジスタ２にセットして。
これをプログラムによシ１ビットずつ出力して直列デー
タに変換し、これを上記の如くソフトウェアによりパル
ス幅の時間を計算して、書込みパルス変調波を出力し、
これをレベル変換器３でレベル変換した後、オーディオ
カセット４に書込み。
タに変換し、これを上記の如くソフトウェアによりパル
ス幅の時間を計算して、書込みパルス変調波を出力し、
これをレベル変換器３でレベル変換した後、オーディオ
カセット４に書込み。
パルス幅変調波形を生成していた。
しかしながら、処理装置内で上記の処理すなわちインタ
ーフェース処理を、ソフトウェア的に全て行なわんとす
ると、該処理のために処理装置の処理時間がかなシ費や
されてしまい、その他の処理をしなければならない時間
が喰われてしまい。
ーフェース処理を、ソフトウェア的に全て行なわんとす
ると、該処理のために処理装置の処理時間がかなシ費や
されてしまい、その他の処理をしなければならない時間
が喰われてしまい。
ソフトウェアの効率あるいは処理装置の処理効率が低下
する結果を生じさせていた。
する結果を生じさせていた。
本発明は上記の従来技術によるパルス幅変調方式の問題
に鑑み、これを解決するもので１本発明においてはフィ
ードバック回路を利用することによって、データ伝送速
度の変化に応じて、ビット出力のタイミングを取シ、デ
ータの並直列変換をハードウェアで行ない、処理装置の
インターフェース処理に対する処理時間を低減させるよ
うにしたフィードバックを利用するパルス幅変調方式を
提供することを目的としている。
に鑑み、これを解決するもので１本発明においてはフィ
ードバック回路を利用することによって、データ伝送速
度の変化に応じて、ビット出力のタイミングを取シ、デ
ータの並直列変換をハードウェアで行ない、処理装置の
インターフェース処理に対する処理時間を低減させるよ
うにしたフィードバックを利用するパルス幅変調方式を
提供することを目的としている。
この目的を達成するために２本発明におけるフィードバ
ックを利用するパルス幅変調方式では。
ックを利用するパルス幅変調方式では。
データの並直列変換回路と、該並直列変換回路のデータ
出力側およびクロックパルス源に接続されたフリップフ
ロップ回路Ａらびに第１ゲート回路とを備え、前記フリ
ップフロップからの出力および前記クロックパルスを利
用してデータ出力の変化を係の周期に分周してこれを上
記第１ゲート回路に出力するとともに、上記クロックパ
ルス源と上記並直列変換回路からのデータ出力が入力さ
れる第２ケ゛−ト回路を設け、上記第１ゲート回路の出
力と第２ゲート回路の出力を上記並直列変換回路にフィ
ードバックしデータ出力と同期させてノぐルス幅変調す
ることを特徴とする。
出力側およびクロックパルス源に接続されたフリップフ
ロップ回路Ａらびに第１ゲート回路とを備え、前記フリ
ップフロップからの出力および前記クロックパルスを利
用してデータ出力の変化を係の周期に分周してこれを上
記第１ゲート回路に出力するとともに、上記クロックパ
ルス源と上記並直列変換回路からのデータ出力が入力さ
れる第２ケ゛−ト回路を設け、上記第１ゲート回路の出
力と第２ゲート回路の出力を上記並直列変換回路にフィ
ードバックしデータ出力と同期させてノぐルス幅変調す
ることを特徴とする。
本発明の一実施例を、第２図及び第３図にもとづき説明
する。
する。
第２図は本発明の・ξルス幅変調方式を実現する装置の
実施例、第３図は第２図の装置の動作を説明するタイミ
ング図を示す。
実施例、第３図は第２図の装置の動作を説明するタイミ
ング図を示す。
第２図において、１０は並直列変換回路であって、デー
タバスＤＢ上で並列に送られてきたデータを、制御線Ｃ
１ｌ、 −Ｃ１０、Ｃ１ｓ上の制御信号によってその出
力側ＴＤに直列データに変換して出力するもの、１１は
ＪＫフリップフロップ、１２はアンドゲート回路、１３
は一方が否定入力を有するアンドゲート回路、１４はオ
アゲート回路。
タバスＤＢ上で並列に送られてきたデータを、制御線Ｃ
１ｌ、 −Ｃ１０、Ｃ１ｓ上の制御信号によってその出
力側ＴＤに直列データに変換して出力するもの、１１は
ＪＫフリップフロップ、１２はアンドゲート回路、１３
は一方が否定入力を有するアンドゲート回路、１４はオ
アゲート回路。
１５はレベル変換部を夫々示し、前記ＪＫフリップフロ
ップおよび前記ゲート回路からなるいわば変調回路を形
成する回路にクロック発生器（図示せず）からのクロッ
クパルスｆが与えられるようになっている。
ップおよび前記ゲート回路からなるいわば変調回路を形
成する回路にクロック発生器（図示せず）からのクロッ
クパルスｆが与えられるようになっている。
本発明のパルス幅変調方式では、オアゲート回路１４の
出力側からフィードバック回路ＦＢが前記並直列変換回
路１ｏの送信クロック人力ＴＣに入力されている。これ
によって送信すべきデータを上記ＴＣのタイミングで出
力している。
出力側からフィードバック回路ＦＢが前記並直列変換回
路１ｏの送信クロック人力ＴＣに入力されている。これ
によって送信すべきデータを上記ＴＣのタイミングで出
力している。
以上のように構成された第２図の装置の動作を第３図の
タイミング図を参照して説明する。
タイミング図を参照して説明する。
並直列変換回路１０の入力側のデータバスＤＢ。
例えば８ビツトからなる並列のデータバスＤＢＯ〜ＤＢ
？ 上のデータを、制御線ＣＬ１〜Ｏ１ｓ上の制御信
号によって直列データに変換する場合の例をとる。直列
に変換されて出力されるべきデータが第３図（嬶に示す
ように１．０，１．○、 Ｏ、０、１゜１．０．である
とする。したがって並直列変換回路１０のＴＤの出力側
に、第３図（ｈ）に示す如きデータが１．０，１，０，
１．０のような変化で出・力されると、そのデータ出力
がＪＫフリッグフロップ１１のセット人力Ｓに印加され
るので、第３図（α）に示すようなりロックｆがＪＫフ
リップフロップ１１のクロック人力Ｃおよびアンドゲー
ト回路１３の入力の一方に与えられる毎に、該クロック
の「Ｈ」（高）から「Ｌ」（低）への変化時にＪＫフリ
ップフロップ１１の互出力側からのクロックｆｆ−’ｈ
分周する出力の発生によって、オアゲート回路１４から
の出力が並直列変換回路ｌＯのＴＣ端子にフィードバッ
クされ、第３図（Ｃ）に示す如き、パルス幅変調された
データが出力される。
？ 上のデータを、制御線ＣＬ１〜Ｏ１ｓ上の制御信
号によって直列データに変換する場合の例をとる。直列
に変換されて出力されるべきデータが第３図（嬶に示す
ように１．０，１．○、 Ｏ、０、１゜１．０．である
とする。したがって並直列変換回路１０のＴＤの出力側
に、第３図（ｈ）に示す如きデータが１．０，１，０，
１．０のような変化で出・力されると、そのデータ出力
がＪＫフリッグフロップ１１のセット人力Ｓに印加され
るので、第３図（α）に示すようなりロックｆがＪＫフ
リップフロップ１１のクロック人力Ｃおよびアンドゲー
ト回路１３の入力の一方に与えられる毎に、該クロック
の「Ｈ」（高）から「Ｌ」（低）への変化時にＪＫフリ
ップフロップ１１の互出力側からのクロックｆｆ−’ｈ
分周する出力の発生によって、オアゲート回路１４から
の出力が並直列変換回路ｌＯのＴＣ端子にフィードバッ
クされ、第３図（Ｃ）に示す如き、パルス幅変調された
データが出力される。
すなわち並直列変換回路１０の出力ＴＤが、第３図（ｂ
）の如＜、Ｈ（ｒｌＪを示す）、Ｌ（ｒｏ、Ｊを示す）
と変化するが、Ｈのときアンドゲート回路１２がオンと
なシ、Ｌのときアンドゲート回路１３がオンとなる。し
たがってＬのときすなわち「０」が出力されるときアン
ドゲート回路１３からクロックｆがそのまま出力され、
オアゲート回路１４を経由してレベル変換部１５に伝達
されだシ、並直列変換回路１０にフィードバックされる
。
）の如＜、Ｈ（ｒｌＪを示す）、Ｌ（ｒｏ、Ｊを示す）
と変化するが、Ｈのときアンドゲート回路１２がオンと
なシ、Ｌのときアンドゲート回路１３がオンとなる。し
たがってＬのときすなわち「０」が出力されるときアン
ドゲート回路１３からクロックｆがそのまま出力され、
オアゲート回路１４を経由してレベル変換部１５に伝達
されだシ、並直列変換回路１０にフィードバックされる
。
そしてＨのときすなわち「１」が出力されるとき、アン
ドゲート回路１２がオンとなるので。
ドゲート回路１２がオンとなるので。
ＪＫフリップフロップ１１のＱ出力が出力されてオアゲ
ート回路１４に伝達されることになる。
ート回路１４に伝達されることになる。
ところでこのＪＫフリップフロップ１１のＱ出力は、並
直列変換回路１０のＴＤがＨレベルのとので、クロック
ｆがも４分周された出力が発生することに々る。したが
って、第３図＜ｈ）におけるＴＤがＨレベルす々わち「
１」のときは、第３図（ｃ）の如くクロックｆが汐分周
された出力が生ずることになる。
直列変換回路１０のＴＤがＨレベルのとので、クロック
ｆがも４分周された出力が発生することに々る。したが
って、第３図＜ｈ）におけるＴＤがＨレベルす々わち「
１」のときは、第３図（ｃ）の如くクロックｆが汐分周
された出力が生ずることになる。
このようにしてオアゲート回路１４からは。
ＴＤのＨ，Ｌすなわち「ｌ」、ｌ−ｏ」に応じてパルス
変調された第３図（Ｃ）に示す出力が発生されることに
なる。
変調された第３図（Ｃ）に示す出力が発生されることに
なる。
以上述べたように１本発明においてはデータ伝送速度の
変化に追従させてフィードバック出力によりデータビッ
トの出力タイミングを取りながらデータの並直列変換を
行なうようなハードウェア回路を設けることによって、
処理装置内におけるインターフェース処理に対するソフ
トウェア処理を省き、処理装置の負担を軽くすることが
可能となる。
変化に追従させてフィードバック出力によりデータビッ
トの出力タイミングを取りながらデータの並直列変換を
行なうようなハードウェア回路を設けることによって、
処理装置内におけるインターフェース処理に対するソフ
トウェア処理を省き、処理装置の負担を軽くすることが
可能となる。
第１図は従来技術による。２ルス幅変調方式の概略図、
第２図は本発明による。５ルス幅変調方式を実現する装
置の実施例、第３図は第２図の装置の動作を説明するタ
イミング図、をそれぞれ示す。 図中、１０は並直列変換回路、１１はＪＫフ１ノツプフ
ロップ、１２はアンドゲート回路、１３は否定入力を有
するアンドゲート回路、１４はオアゲート回路、１５は
レベル変換部、 ＤＢｏ〜ＤＢ？はデータバス、 ｃ
ｔｌ−ｃＬｓは制御線、ＦＢはフィードバック回路、を
夫々示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 ３１１
第２図は本発明による。５ルス幅変調方式を実現する装
置の実施例、第３図は第２図の装置の動作を説明するタ
イミング図、をそれぞれ示す。 図中、１０は並直列変換回路、１１はＪＫフ１ノツプフ
ロップ、１２はアンドゲート回路、１３は否定入力を有
するアンドゲート回路、１４はオアゲート回路、１５は
レベル変換部、 ＤＢｏ〜ＤＢ？はデータバス、 ｃ
ｔｌ−ｃＬｓは制御線、ＦＢはフィードバック回路、を
夫々示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 ３１１
Claims (1)
- データの並直列変換回路と、該並直列変換回路のデータ
出力側およびクロックパルス源に接続されたフリップフ
ロップ回路ならびに第１ゲート回路とを備え、前記フリ
ップフロップからの出力および前記クロック７ξルスを
利用してデータ出力の変化を輪の周期に分周してこれを
上記第１ゲート回路に出力するとともに、上記クロック
パルス源と上記並直列変換回路からのデータ出力が入力
される第２ゲート回路を設け、上記第１ゲート回路の出
力と第２ゲート回路の出力を上記並直列変換回路にフィ
ードバックしデータ出力と同期させてパルス幅変調する
ことを特徴とするフィードバックを利用する／ぐルス幅
変調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661683A JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661683A JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182656A true JPS59182656A (ja) | 1984-10-17 |
| JPH0242263B2 JPH0242263B2 (ja) | 1990-09-21 |
Family
ID=13032193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5661683A Granted JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553945A (ja) * | 1991-08-29 | 1993-03-05 | Nippondenso Co Ltd | 車両内シリアルデータ通信方式 |
| CN102193034A (zh) * | 2010-03-15 | 2011-09-21 | 株式会社泰塞克 | 时间宽度测定装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160314A (en) * | 1979-05-29 | 1980-12-13 | Toshiba Corp | Interface circuit of audio cassette tape recorder |
| JPS56149151A (en) * | 1980-04-21 | 1981-11-18 | Furukawa Electric Co Ltd:The | Pulse modulating method |
-
1983
- 1983-03-31 JP JP5661683A patent/JPS59182656A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160314A (en) * | 1979-05-29 | 1980-12-13 | Toshiba Corp | Interface circuit of audio cassette tape recorder |
| JPS56149151A (en) * | 1980-04-21 | 1981-11-18 | Furukawa Electric Co Ltd:The | Pulse modulating method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553945A (ja) * | 1991-08-29 | 1993-03-05 | Nippondenso Co Ltd | 車両内シリアルデータ通信方式 |
| CN102193034A (zh) * | 2010-03-15 | 2011-09-21 | 株式会社泰塞克 | 时间宽度测定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0242263B2 (ja) | 1990-09-21 |
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