JPS6151258A - 制御装置間インタ−フエ−ス - Google Patents
制御装置間インタ−フエ−スInfo
- Publication number
- JPS6151258A JPS6151258A JP59172867A JP17286784A JPS6151258A JP S6151258 A JPS6151258 A JP S6151258A JP 59172867 A JP59172867 A JP 59172867A JP 17286784 A JP17286784 A JP 17286784A JP S6151258 A JPS6151258 A JP S6151258A
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- JP
- Japan
- Prior art keywords
- data
- control device
- data transfer
- port
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
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- Memory System (AREA)
- Bidirectional Digital Transmission (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一連の手続き忙よって断続的に行なわれるデ
ータ転送の機能と、これとは別に、一方から出力されて
いるデータを他方が任意の゛タイミングで得ることがで
きるデータ転送の機能とをサポートする制御装置間に利
用する制御装置間インターフェースに関するものである
。
ータ転送の機能と、これとは別に、一方から出力されて
いるデータを他方が任意の゛タイミングで得ることがで
きるデータ転送の機能とをサポートする制御装置間に利
用する制御装置間インターフェースに関するものである
。
従来例の構成とその問題点
従来のこの種の制御装置間インターフェースを第１図に
示す。以下にこの従来例について第１図とともに説明す
る。
示す。以下にこの従来例について第１図とともに説明す
る。
第１図において、１は制御装置Ａ、 ２ｔｒ１制御装置
Ｂである。３は第１のデータ転送を行なうだめのデータ
ポートであり、４は第１のデータ転送を行なうための一
連の手続きを司る信号群である。
Ｂである。３は第１のデータ転送を行なうだめのデータ
ポートであり、４は第１のデータ転送を行なうための一
連の手続きを司る信号群である。
５は第２のデータ転送を行なうだめのデータポートであ
り、本従来例では制御装置Ｂから制御装置Ａへの方向と
なっている。この構成において、制御装置Ａは３，４に
より制御装置Ｂとの間で第１のデータ転送を行なう一方
で、これとは独立に任意のタイミングで第２のデータを
データポート５から得ることができる。
り、本従来例では制御装置Ｂから制御装置Ａへの方向と
なっている。この構成において、制御装置Ａは３，４に
より制御装置Ｂとの間で第１のデータ転送を行なう一方
で、これとは独立に任意のタイミングで第２のデータを
データポート５から得ることができる。
上記従来例によると、第１のデータ転送のためのデータ
ポート３とは別に第２のデータ転送のだめのデータポー
ト５を割り当てているだめ、コストア、ブの要因、ある
いはポート数の制限される制御装置を用いた開発設計に
おける機能向上の阻害要因のひとつとなっていた。
ポート３とは別に第２のデータ転送のだめのデータポー
ト５を割り当てているだめ、コストア、ブの要因、ある
いはポート数の制限される制御装置を用いた開発設計に
おける機能向上の阻害要因のひとつとなっていた。
丑だ、上記従来例のようなデータポート５を割り当てず
に、制御装置Ａが任意のタイミングで第２のテークを得
ようとした場合、データポート３を用いた双方向の情報
伝達、すなわち、制御装置Δから制御装置Ｂへ一旦第２
データの転送要求コマンド出力後、これに従って制御装
置Ｂが第２のデータを出力するといった方法が必要とな
るため、制御装置間のデータ転送のパフォーマンス低下
の要因となっていた。
に、制御装置Ａが任意のタイミングで第２のテークを得
ようとした場合、データポート３を用いた双方向の情報
伝達、すなわち、制御装置Δから制御装置Ｂへ一旦第２
データの転送要求コマンド出力後、これに従って制御装
置Ｂが第２のデータを出力するといった方法が必要とな
るため、制御装置間のデータ転送のパフォーマンス低下
の要因となっていた。
発明の目的
本発明は、上記従来例の欠点を除去するものであり、よ
り少ないポート数により従来例と同等のｒ（” ７ ｉ
’７７７を実現す杭と直°７・′−１数の削限を図
り、開発設計におけるコストの削減機能向上を実現する
ことを目的とするものである。
り少ないポート数により従来例と同等のｒ（” ７ ｉ
’７７７を実現す杭と直°７・′−１数の削限を図
り、開発設計におけるコストの削減機能向上を実現する
ことを目的とするものである。
発明の構成
本発明は、上記目的を達成するために、従来例における
第１のデータ転送が行なわれるデータポートの空き時間
、すなわち、第１のデータ転送が行なわれる期間以外の
時間を利用し、一方の制御装置が上記空き時間に同一デ
ータポートに第２のデータを出力、同時に第２のデータ
の有効／無効を示すために新たに割り当てたポートに同
制御装置が有効信号を出力することにより、この有効信
号が出力されている任意のタイミングで他方の制御装置
が第２のデータを得ることができるようにするもので、
従来例より少ないポート数で同等のパフォーマンスを実
現するものである。
第１のデータ転送が行なわれるデータポートの空き時間
、すなわち、第１のデータ転送が行なわれる期間以外の
時間を利用し、一方の制御装置が上記空き時間に同一デ
ータポートに第２のデータを出力、同時に第２のデータ
の有効／無効を示すために新たに割り当てたポートに同
制御装置が有効信号を出力することにより、この有効信
号が出力されている任意のタイミングで他方の制御装置
が第２のデータを得ることができるようにするもので、
従来例より少ないポート数で同等のパフォーマンスを実
現するものである。
実施例の説明
以下に本発明の一実施例について図面とともに説明する
。
。
第２図において、６は制御装置Ａ、７は制御装置Ｂを示
している。制御装置Ａにおいて８は中央処理装置（ＣＰ
Ｕ）、９は読出し専用メモリ（ＲＯＭ）、１０は書換え
可能メモリ（ＲＡＭ）、ＩＩはＩ１０インターフェース
であシ、制御装置Ｂにおいて１２はＣＰＵ、１３はＲＯ
Ｍ、１４はＲＡＭ。
している。制御装置Ａにおいて８は中央処理装置（ＣＰ
Ｕ）、９は読出し専用メモリ（ＲＯＭ）、１０は書換え
可能メモリ（ＲＡＭ）、ＩＩはＩ１０インターフェース
であシ、制御装置Ｂにおいて１２はＣＰＵ、１３はＲＯ
Ｍ、１４はＲＡＭ。
１５．１６はＩ１０インターフェースであり、１７はθ
４．用人力装置である。この汎用入力装置１７としては
キーボード、ジョイスティック等が用いられる。１８は
並列データポートであり、制御装置Ａと制御装置Ｂの間
の転送データがこの並列データポート１８に形成される
。１９は並列データポート１８でのデータ転送を行なう
だめの手続きを司る信号群である。２０は制御装置Ｂか
ら制御装置へへのスティタス信号である。
４．用人力装置である。この汎用入力装置１７としては
キーボード、ジョイスティック等が用いられる。１８は
並列データポートであり、制御装置Ａと制御装置Ｂの間
の転送データがこの並列データポート１８に形成される
。１９は並列データポート１８でのデータ転送を行なう
だめの手続きを司る信号群である。２０は制御装置Ｂか
ら制御装置へへのスティタス信号である。
次に、上記実施例の動作について説明する。第２図にお
いて、制御装置ＢのＣＰＵ１２がＲＯＭ１３の内容であ
らかじめきめられた手順により、■１０イアクーフェー
ス１５を介して汎用入力装置１７からの入力を検出して
デコードし、このデータヲＩ１０インターフェース１６
の並列データポー１・Ｉ８に出力して制御装置Ａへ転送
する。一方、制御装置Ａの０ＰＵ８が、Ｉ（ＯＭ ９の
内容であらかじめ決められた手順により、Ｉ１０インタ
フェース１１のデータポート１８に出力して制御装置Ｂ
ヘデータ転送を行なうことも可能である。信号群１９は
上記データ転送のだめの手続きを行なう信号群で、例え
ば並列データポート１８の方向制御を行なう信号、転送
先あ制御装置が転送先の制御装置に対して並列データポ
ート１８にデータを出力したことを示す信号、転送先の
制御装置が転送元の制御装置に対してデータを受は取っ
たことを示す信号などからなる。
いて、制御装置ＢのＣＰＵ１２がＲＯＭ１３の内容であ
らかじめきめられた手順により、■１０イアクーフェー
ス１５を介して汎用入力装置１７からの入力を検出して
デコードし、このデータヲＩ１０インターフェース１６
の並列データポー１・Ｉ８に出力して制御装置Ａへ転送
する。一方、制御装置Ａの０ＰＵ８が、Ｉ（ＯＭ ９の
内容であらかじめ決められた手順により、Ｉ１０インタ
フェース１１のデータポート１８に出力して制御装置Ｂ
ヘデータ転送を行なうことも可能である。信号群１９は
上記データ転送のだめの手続きを行なう信号群で、例え
ば並列データポート１８の方向制御を行なう信号、転送
先あ制御装置が転送先の制御装置に対して並列データポ
ート１８にデータを出力したことを示す信号、転送先の
制御装置が転送元の制御装置に対してデータを受は取っ
たことを示す信号などからなる。
上記のような制御装置Ａから制御装置Ｂへ、丑だ、制御
装置Ｂから制御装置Ａへ転送されるデータを第１のデー
タ、この転送を第１のデータ転送とすると、第１のデー
タ転送は非定期的に、かつ断続的に行なわれる。
装置Ｂから制御装置Ａへ転送されるデータを第１のデー
タ、この転送を第１のデータ転送とすると、第１のデー
タ転送は非定期的に、かつ断続的に行なわれる。
したがって、第１のデータ転送が行なわれていない期間
は、並列データポート１８は使用されておらず、本実施
例は、この空き時間を利用して別の第２のデータ、例え
ば刻々と変わるスティタス情報などを一方の制御装置が
転送するものである。
は、並列データポート１８は使用されておらず、本実施
例は、この空き時間を利用して別の第２のデータ、例え
ば刻々と変わるスティタス情報などを一方の制御装置が
転送するものである。
本実施例では、制御装置Ｂが第２のデータを出力する。
制御装置Ｂは、並列データポート１８の空き時間に第２
のデータをこの並列データポート１８に出力すると同時
に、あるいは出力した後に。
のデータをこの並列データポート１８に出力すると同時
に、あるいは出力した後に。
制御装置へに対して並列データポート１８にデータが形
成されていることを、スティタス信号２゜を１“にする
ことによって示す。ただし、初期状態、および第１のデ
ータ転送が行なわれている間は、このスティタス信号２
０は、）Ｉ＋にしておく。
成されていることを、スティタス信号２゜を１“にする
ことによって示す。ただし、初期状態、および第１のデ
ータ転送が行なわれている間は、このスティタス信号２
０は、）Ｉ＋にしておく。
これにより、制御装置Ａは、スティタス信号２０が゛】
″となっている任意の時点で第２のデータを受けとるこ
とができる。
″となっている任意の時点で第２のデータを受けとるこ
とができる。
このように、本実施例においては、継続的に用いられる
データポートの空き時間を利用して、他の使用法で用い
ることによシ、ポートの効率化を実現するといった利点
がある。
データポートの空き時間を利用して、他の使用法で用い
ることによシ、ポートの効率化を実現するといった利点
がある。
発明の効果
本発明は上記のような構成であシ、本発明によ発
ｈ、Ｉｒｆ、 ＊ ２゜、−、−１２＠送
。えゎ。アー２よ−、□１］に割り当てることなく、す
なわち、従来より少ないボート数で、別のデータポート
を割シ当てた場合と同等のパフォーマンスを実現できる
ことにより、開発設計におけるコスト削減２槻能向上を
図ることができる。
ｈ、Ｉｒｆ、 ＊ ２゜、−、−１２＠送
。えゎ。アー２よ−、□１］に割り当てることなく、す
なわち、従来より少ないボート数で、別のデータポート
を割シ当てた場合と同等のパフォーマンスを実現できる
ことにより、開発設計におけるコスト削減２槻能向上を
図ることができる。
第１図は従来の制御装置間インターフェースを用いた制
御装置のブロック図、第２図は本発明の〜実施例におけ
る制御装置間インターンエースを用いた制御装置のブロ
ック図である。 ６・・・制御装置Ａ、７・・制御装置Ｂ、８・中央処理
装置（Ｃ！ＰＵ）、９・・・読出し専用メモリ（ＲＯＩ
ＶＩ）、１０・書換え可能メモリ（ＲＡ、Ｍ）、１１・
・Ｉ１０インターフェース、１２・ＣＰＵ、１３・・［
０Ｍ１１４・・・１１（、ＡＭ、１５・・・Ｉ１０イン
ターフェース、１６・・Ｉ１０インターフェース １７
・汎用入力装置、１８・・・並列データポート、１９・
並列データボート制御信号群、２０・・スティタス信号
。 代理人の氏名 弁理士 中 尾 敏 男 ほか］名第１
図 第２図
御装置のブロック図、第２図は本発明の〜実施例におけ
る制御装置間インターンエースを用いた制御装置のブロ
ック図である。 ６・・・制御装置Ａ、７・・制御装置Ｂ、８・中央処理
装置（Ｃ！ＰＵ）、９・・・読出し専用メモリ（ＲＯＩ
ＶＩ）、１０・書換え可能メモリ（ＲＡ、Ｍ）、１１・
・Ｉ１０インターフェース、１２・ＣＰＵ、１３・・［
０Ｍ１１４・・・１１（、ＡＭ、１５・・・Ｉ１０イン
ターフェース、１６・・Ｉ１０インターフェース １７
・汎用入力装置、１８・・・並列データポート、１９・
並列データボート制御信号群、２０・・スティタス信号
。 代理人の氏名 弁理士 中 尾 敏 男 ほか］名第１
図 第２図
Claims (1)
- 各々独立なタイミングで断続的に第１の制御装置から第
２の制御装置へ、または、上記第２の制御装置から上記
第１の制御装置へ第１のデータ転送を行う第１、第２の
制御装置を有し、上記第１のデータ転送が行なわれてい
る期間以外の期間で、上記第１、第２の制御装置のうち
、どちらか一方が第１のデータ転送と同一のデータポー
トを用いて、他の第２のデータを出力するとともに、同
時に上記第２のデータの有効信号を出力することにより
、この有効信号が出力されている任意のタイミングで他
方の制御装置が第２のデータを得ることを特徴とする制
御装置間インターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172867A JPS6151258A (ja) | 1984-08-20 | 1984-08-20 | 制御装置間インタ−フエ−ス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172867A JPS6151258A (ja) | 1984-08-20 | 1984-08-20 | 制御装置間インタ−フエ−ス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151258A true JPS6151258A (ja) | 1986-03-13 |
Family
ID=15949768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172867A Pending JPS6151258A (ja) | 1984-08-20 | 1984-08-20 | 制御装置間インタ−フエ−ス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0345738A2 (en) * | 1988-06-07 | 1989-12-13 | Hitachi, Ltd. | Multi-processor system |
| JPH0673045U (ja) * | 1993-03-16 | 1994-10-11 | 株式会社フクハラ | ホースリール器 |
-
1984
- 1984-08-20 JP JP59172867A patent/JPS6151258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0345738A2 (en) * | 1988-06-07 | 1989-12-13 | Hitachi, Ltd. | Multi-processor system |
| JPH0673045U (ja) * | 1993-03-16 | 1994-10-11 | 株式会社フクハラ | ホースリール器 |
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