JPS6358564A - バス変換装置に於ける割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータシステムに於ける割り込み制御殊
に、バス変換装置に於ける割り込み制御方弐忙関する。

（従来技術） 一般にバス構造及びデータ形式の異なるコノピユータシ
ステムを接続することは困難であり、従来は夫々の装置
にバス変換装置を備え共通バスに変換して接続していた
。

しかしながら、この様な方法では装置４が複雑高価にな
るばかりでなく処理スピードが著しく低下するという欠
点があった。

本願出願人等はこの欠点を除去する手段としてビット幅
の小さいシステムをビット幅の広いバスに整合させるバ
ス変換装置を設゛ける方法を提案しているが、このバス
変換装置はバス変換中に割り込みが発生するとデータ転
送時間が長くなり、かつプログラムが複雑になるという
欠点があった。

（本発明の目的） 本発明は上述したビット幅の小さいシステムをビット幅
の広いバスに整合させるバス変換装置に於いて、バス変
換中に割り込みが生じても処理時間を延長することなく
、かつプログラムを簡素化し得る割り込み制御方式を提
供することを目的とする。

（発明の概要） 上述の目的を達成する為に本発明に於いては、割り込み
要求の無いときシリアル入出力ラインからシリアルパラ
レル変換器に入力したデータをストアする為の第一のレ
ジスタ群の他に割り込みが生じた場合にストアする為の
第二、第三、・・・・・・のレジスタ群を設け９割り込
み要求が生じ友場合は前記第一のレジスタ群から前記第
二のレジスタ群へ動作状態を切り替え１割り込み処理が
終了すると再び前記第−のレジスタ群へ動作状態を戻す
。この際前記第−のレジスタ群の内容は切替わり後も保
持される。さら番で前記第二のレジスタ群の動作中に割
り込み要求が生じた場合前記第三以下のレジスタ群へ順
次切替えるよう構成するものである。

（発明の受元側） 以下２本発明を図面に示した実施例に基づいて詳細に説
明する。

用いて簡単に説明する。

へ飄六　　　　２ リアフイイ／１介してシリアルパラレル変換器３（以下
８ＰＣと略）Ｋ接続し例えば８単位データの送受を行な
う。ＳＰＣＢの出力はレジスタ群４．にストアされる。

前記レジスタ群４はストアしたアドレス部或はデータ部
の内容をパラレルバスライン５へ出力することができる
。

また前記レジスタ群４のアドレス部の内容の一部ハパラ
レルバスライン５へのコマンドとして制御部６へ送る。

さらにパラレルバスライン５からのデータはデータ入力
部７を介して５ｐＣ３へ送ると共に制御部６はパラレル
バスライン５及び処理の切替信号１０を入力する。さら
にレジスタ群４の動作制御、データ入力部７の制御を行
なう。

上述したような従来のバス変換装置において割り込み要
求が発生した場合、ＭＰ［Ｊｌからのにかかわらず初期
状態に戻して割り込み処理にしてからＭＰＵ　　１へ割
り込み要求を出力するのが一般的であった。しかし、前
者の方法ではレジスタ群４の内容は破壊されてしまうの
で１割り込み処理から通常処理へ戻ったときは処理を初
めからやり直すプログラム必要があり、ｉｉた後者の方
法では緊急を要する割り込み処理が遅れてしまうという
欠点があったこと前述のとおりである。

この問題を解決する為本発明のバス変換装置は基本的に
第１図に示すように従来のレジスタ群４ａの他に第二の
レジスタ群４ｂを設け２両者を前記ＳＰＣ３とパラレル
バスライン５の間に並列接続する。

このように構成した本発明のバス変換装置は記割り込み
要求の応答として割り込み処理を行なう事を知らせる為
のレジスタ群切替え信号１０を制御部６に出力する。制
御部６は前記レジスタ群切替え信号を入力すると、レジ
スタ群４ａからレジスタ群４ｂへ動作状態を切替える。

この際、シリアル入出力ライン２とレジスタ群切替え信
号ｌＯとは独立に動作しているので、シリアル入出力ラ
イン２にデータが存在しているときては割り込み処理プ
ログラムに切替わった後でも一回分のデータ（例えば、
８ビット単位のデータ）は最後まで伝送してしまう。即
ち、第３図の■に示すようＫもしレジスタ群切替え信号
１０でそのままレジスタ群を切替えてしまうと、レジス
タ群４ａＫ入力すべきデータをレジスタ群４ｂＫ入力し
てしまう可能性がある。これを防ぐにはプログラムによ
ってシリアル入出力ライン２とレジスタ群切替え信号１
０のタイミング調整もできるが、プログラムが複雑にな
る。そこで本発明では、第３図の■に示すようにシリア
ル伝送時間Ｔｏ分だけ切替え信号を遅延させ上述の誤動
作を防ぐものである。

−ヒ記切替信号１０の遅延はＭＰＵ　　１のプログラム
（よって行かってもよいが、遅延素子を制御部６に付加
し切替え信号１０をＴｏだけ遅延させるほうが簡単であ
ろう。

ただし、レジスタ群りａ内の状態が必要データを全てス
トアし、パラレルバスライフ５に対してデータ伝送を行
なっている場合にはレジスタ群４ａから４ｂへの切替え
は禁止し、データ伝送が終了した後に切替えを行なう。

この理由はパラレルバスライン５でのデータ伝送中に切
替えを行なうとパラレルバスライン５のバス状態が変化
し、パラレルバスライン５の相手側のデバイスの状態を
破壊する可能性があること。

さらにＭＰＵ　　１がパラレルバスライン５からデータ
を読み出す場合にあるときは、いつまでも入力データを
待ってプログラムが止まってしまうことがあり得るから
である。

＠４図に以上説明した割り込みのプロセスをフローチャ
ートで示す。

以上１割り込み用レジスタ群が一個の場合についてのみ
説明したが２割り込み用レジスタ群をさらに増設すれば
、同様の操作によってさらに優先度の高い処理を割り込
ませることができる。

（発明の効果） 本発明は以上説明したよう［構成するので。

ＭＰｔｌのパラレルバスに対するデータ伝送プログラム
を複雑化することなく単にレジスタを増設し制御部にレ
ジスタ群切替に必要な機能を付加するのみで割り込み処
理を迅速化する上で著しい効果がある。

【図面の簡単な説明】

第１図は本発明の基本的実施例を示すブロック図、第２
図は従来のバス変換装置の構成を示すブロック図、第３
図はレジスタ群切替え信号の発生タイミングを説明する
タイミングチャート図、第４図は本発明の割り込み制御
方式の手順を示すフローチャート図である。 ２・・・・・・・・・シリアル入出力ライン。 ３・・・・・・・・・シリアルパラレル変換器。 ４ａ、４ｂ・・・・・・・・・複数のレジスタ群。 ５・・・・・・・・・パラレルバスライン、　　　　８
・・・・・・・・・割り込み信号、　　　９・・・・・
・・・・割り込み要求信号、　　　　１０・・・・・・
・・・レジスタ切替え信号。 特許出願人　　東洋通信機株式会社 第　Ｚ　図 手続補正書 １　事件の表示 昭和６１年　　特　許　　願第　２０２９３３号２　発
明の名称 パス変換装置に於ける割込み制御方式 ３、補正をする者 事件との関係　　　出願人

Claims (1)

【特許請求の範囲】
1. シリアル入出力ラインを有する装置がパラレルバスライ
   ンを介して他の装置とデータ伝送を行なう場合の割り込
   み処理に於いて、少なくともシリアルパラレル変換器の
   パラレル出力をストアするための複数のレジスタ群と、
   前記パラレルバスラインからのデータを前記シリアルパ
   ラレル変換器に受け渡す入力回路とを備え、前記パラレ
   ルバスラインからの割り込み信号を前記シリアル入出力
   ポートを有する装置に受け渡しかつ該割り込み要求信号
   に対するレジスタ切替え信号によって前記複数のレジス
   タ群から選択した一つのレジスタを駆動して前記シリア
   ルパラレル変換器のパラレル信号を前記パラレルバスラ
   インに出力するよう制御したことを特徴とするバス変換
   装置に於ける割り込み制御方式。