JPH0771111B2 - パケツト交換処理装置 - Google Patents
パケツト交換処理装置Info
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- JPH0771111B2 JPH0771111B2 JP61212642A JP21264286A JPH0771111B2 JP H0771111 B2 JPH0771111 B2 JP H0771111B2 JP 61212642 A JP61212642 A JP 61212642A JP 21264286 A JP21264286 A JP 21264286A JP H0771111 B2 JPH0771111 B2 JP H0771111B2
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- packet
- output
- data
- control device
- input
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9042—Separate storage for different parts of the packet, e.g. header and payload
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル情報の伝送に適するパケット交換処
理装置に関する。特に、パケット交換処理装置における
パケットレベルの処理装置に関するものである。
理装置に関する。特に、パケット交換処理装置における
パケットレベルの処理装置に関するものである。
従来、パケット交換処理装置は、受信したデータパケッ
トをプロセッサの管理下にある主記憶回路の共通なパケ
ット格納領域に格納し、交換処理およびフロー制御処理
等を行なっていた。すなわち、装置構成そのものは一般
の汎用プロセッサを使ったものであり、物理レベル・フ
レームレベル制御装置に対する入出力ポートを主記憶回
路およびダイレクトメモリアクセスチャネルなどととも
にシステムバス上にもつ構成をとっていた。
トをプロセッサの管理下にある主記憶回路の共通なパケ
ット格納領域に格納し、交換処理およびフロー制御処理
等を行なっていた。すなわち、装置構成そのものは一般
の汎用プロセッサを使ったものであり、物理レベル・フ
レームレベル制御装置に対する入出力ポートを主記憶回
路およびダイレクトメモリアクセスチャネルなどととも
にシステムバス上にもつ構成をとっていた。
このような従来のパケット交換処理装置では、プロセッ
サの主記憶装置がそのままパケットの通話路およびスイ
ッチを兼用している。したがって、特にデータパケット
の交換・フロー制御を行なうとき、プロセッサが関与し
なければならないヘッダ部の長さはデータパケット全体
の長さに比して十分小さいにもかかわらず受信パケット
データをすべて主記憶装置に格納しなければならない。
このため、大容量，高速のパケット交換を実現しようと
するときに、この格納領域を十分確保することが困難で
あるという欠点があった。
サの主記憶装置がそのままパケットの通話路およびスイ
ッチを兼用している。したがって、特にデータパケット
の交換・フロー制御を行なうとき、プロセッサが関与し
なければならないヘッダ部の長さはデータパケット全体
の長さに比して十分小さいにもかかわらず受信パケット
データをすべて主記憶装置に格納しなければならない。
このため、大容量，高速のパケット交換を実現しようと
するときに、この格納領域を十分確保することが困難で
あるという欠点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、比較的簡単な装置構成でデータ
部の長さに影響されることなく大容量で高速なパケット
処理ができるパケット交換処理装置を得ることにある。
の目的とするところは、比較的簡単な装置構成でデータ
部の長さに影響されることなく大容量で高速なパケット
処理ができるパケット交換処理装置を得ることにある。
このような問題点を解決するために本発明は、回線群に
接続されデータパケットの伝送制御を行う物理レベル・
フレームレベル制御装置と、このデータパケットを入力
して交換処理を行う交換処理手段とを備えると共に、上
記データパケットをヘッダ部とデータ部とに分離する入
力パケット分離手段と、この分離されたヘッダ部を更新
するパケットヘッダ処理手段と、上記分離されたデータ
部を格納するパケットデータバッファ手段と、このパケ
ットデータバッファ手段の出力と上記パケットヘッダ処
理手段の出力とを合成して上記物理レベル・フレームレ
ベル制御装置に与える出力パケット合成手段とを上記交
換処理手段に備えたパケット交換処理装置において、上
記入力パケット分離装置から分離され第１の参照アドレ
スおよび入力回線識別子が付加されたヘッダ部を入力す
る入力制御装置と、この入力制御装置の出力を入力し第
２の参照アドレスを付加する処理ルーチン制御装置と、
この処理ルーチン制御装置の出力を入力し動作テンプレ
ート参照情報を付加する動作テンプレート参照装置と、
この動作テンプレート参照装置の出力を入力し動作テン
プレートに書き込む動作記憶装置と、この動作記憶装置
から発火条件を満たしたときこの動作テンプレートを呼
び出す動作テンプレート呼出装置と、この発火条件を満
たした動作テンプレートを入力し演算処理を行い新たな
第３の参照アドレスを付加して上記処理ルーチン制御装
置に与える操作機構群と、上記動作記憶装置から全ての
必要データがそろった動作テンプレートを入力し出力パ
ケット合成装置に与える出力制御装置とを上記パケット
ヘッダ処理手段に設けたものである。
接続されデータパケットの伝送制御を行う物理レベル・
フレームレベル制御装置と、このデータパケットを入力
して交換処理を行う交換処理手段とを備えると共に、上
記データパケットをヘッダ部とデータ部とに分離する入
力パケット分離手段と、この分離されたヘッダ部を更新
するパケットヘッダ処理手段と、上記分離されたデータ
部を格納するパケットデータバッファ手段と、このパケ
ットデータバッファ手段の出力と上記パケットヘッダ処
理手段の出力とを合成して上記物理レベル・フレームレ
ベル制御装置に与える出力パケット合成手段とを上記交
換処理手段に備えたパケット交換処理装置において、上
記入力パケット分離装置から分離され第１の参照アドレ
スおよび入力回線識別子が付加されたヘッダ部を入力す
る入力制御装置と、この入力制御装置の出力を入力し第
２の参照アドレスを付加する処理ルーチン制御装置と、
この処理ルーチン制御装置の出力を入力し動作テンプレ
ート参照情報を付加する動作テンプレート参照装置と、
この動作テンプレート参照装置の出力を入力し動作テン
プレートに書き込む動作記憶装置と、この動作記憶装置
から発火条件を満たしたときこの動作テンプレートを呼
び出す動作テンプレート呼出装置と、この発火条件を満
たした動作テンプレートを入力し演算処理を行い新たな
第３の参照アドレスを付加して上記処理ルーチン制御装
置に与える操作機構群と、上記動作記憶装置から全ての
必要データがそろった動作テンプレートを入力し出力パ
ケット合成装置に与える出力制御装置とを上記パケット
ヘッダ処理手段に設けたものである。
物理レベル・フレームレベル制御装置で受信したデータ
パケットを入力パケット分離手段でヘッダ部とデータ部
とに分離する。データ部はパケットデータバッファ手段
で格納し、またヘッダ部はパケットヘッダ処理手段で更
新し出力パケット合成手段で格納されたデータ部と合成
して物理レベル・フレームレベル制御装置に与える。こ
れにより、データ部の長さに影響されることなく大容量
のデータパケットを高速に処理することができる。ま
た、データパケットヘッダ部に付加された参照アドレス
によってパケットヘッダ処理手段内で個々の論理回線毎
の状態管理を装置の構造上独立に行なうという利点をも
つ。
パケットを入力パケット分離手段でヘッダ部とデータ部
とに分離する。データ部はパケットデータバッファ手段
で格納し、またヘッダ部はパケットヘッダ処理手段で更
新し出力パケット合成手段で格納されたデータ部と合成
して物理レベル・フレームレベル制御装置に与える。こ
れにより、データ部の長さに影響されることなく大容量
のデータパケットを高速に処理することができる。ま
た、データパケットヘッダ部に付加された参照アドレス
によってパケットヘッダ処理手段内で個々の論理回線毎
の状態管理を装置の構造上独立に行なうという利点をも
つ。
本発明は、デジタル情報の伝送に使用されるパケット交
換処理装置において、デジタルパケットをデータ部とヘ
ッダ部とに分離し、パケットヘッダ処理装置でヘッダ部
のみパイプライン化した処理装置により高速に処理した
後にデータ部と合成することにより、高速なパケット交
換処理を比較的簡単な装置構成でできるようにしたもの
である。
換処理装置において、デジタルパケットをデータ部とヘ
ッダ部とに分離し、パケットヘッダ処理装置でヘッダ部
のみパイプライン化した処理装置により高速に処理した
後にデータ部と合成することにより、高速なパケット交
換処理を比較的簡単な装置構成でできるようにしたもの
である。
本発明に係わるパケット交換処理装置の一実施例を第１
図に示す。第１図において、回線11〜1n上に論理多重さ
れたデータパケットは、それぞれ、物理レベル・フレー
ムレベル制御装置10の回線終端・フレームレベル制御装
置111〜11nを介して入出力が行なわれる。回線終端・フ
レームレベル制御装置111〜11n、リードオンリメモリと
ランダムアクセスメモリとからなる主記憶装置13、出力
ポート14および入力ポート15はバス制御，保守，管理手
段をもつマイクロプロセッサ12のシステムバスに接続さ
れる。
図に示す。第１図において、回線11〜1n上に論理多重さ
れたデータパケットは、それぞれ、物理レベル・フレー
ムレベル制御装置10の回線終端・フレームレベル制御装
置111〜11nを介して入出力が行なわれる。回線終端・フ
レームレベル制御装置111〜11n、リードオンリメモリと
ランダムアクセスメモリとからなる主記憶装置13、出力
ポート14および入力ポート15はバス制御，保守，管理手
段をもつマイクロプロセッサ12のシステムバスに接続さ
れる。
ここで本発明の特徴とするところは、一点鎖線で囲むパ
ケットデータ処理部分である。すなわち、回線終端・フ
レームレベル制御装置11からデータパケットがマイクロ
プロセッサ12の指示で出力ポート14を介してパケットレ
ベル処理装置20の入力パケット分離装置21に接続され
る。入力パケット分離装置21でデータパケットはデータ
部とヘッダ部とに分離される。データ部はパケットデー
タバッファ装置22に接続され格納される。ヘッダ部はパ
ケットヘッダ処理装置30に接続され、ヘッダ部が更新さ
れる。パケットヘッダ処理装置30から更新されたヘッダ
部が出力パケット合成装置23に接続され、パケットデー
タバッファ装置22に格納されているデータ部が読み出さ
れ合成される。出力パケットデータ装置23から合成され
たデータパケットが入力ポート15に接続される。入力ポ
ート15から合成されたデータパケットが回線終端・フレ
ームレベル制御装置11に転送され、回線終端・フレーム
レベル制御装置11から回線１に送出される。
ケットデータ処理部分である。すなわち、回線終端・フ
レームレベル制御装置11からデータパケットがマイクロ
プロセッサ12の指示で出力ポート14を介してパケットレ
ベル処理装置20の入力パケット分離装置21に接続され
る。入力パケット分離装置21でデータパケットはデータ
部とヘッダ部とに分離される。データ部はパケットデー
タバッファ装置22に接続され格納される。ヘッダ部はパ
ケットヘッダ処理装置30に接続され、ヘッダ部が更新さ
れる。パケットヘッダ処理装置30から更新されたヘッダ
部が出力パケット合成装置23に接続され、パケットデー
タバッファ装置22に格納されているデータ部が読み出さ
れ合成される。出力パケットデータ装置23から合成され
たデータパケットが入力ポート15に接続される。入力ポ
ート15から合成されたデータパケットが回線終端・フレ
ームレベル制御装置11に転送され、回線終端・フレーム
レベル制御装置11から回線１に送出される。
このような構成のパケット交換処理装置の動作について
説明する。第１図において、物理レベル・フレームレベ
ル制御装置10は、回線１とのインタフェース手段（物理
層,Physical Layer）をもつ装置であると同時に、パケ
ット通信処理のうちフレームレベルの処理を行ない、パ
ケットレベル処理装置20との間でデータパケットをやり
とりする装置である。この実施例では、回線ごとに設け
られた回線終端・フレームレベル制御装置111〜11n、パ
ケットレベル処理装置20との出力ポート14、入力ポート
15およびリードオンリメモリ，ランダムアクセスメモリ
からなる主記憶装置13をバス制御，保守，管理を行なう
マイクロプロセッサ12のシステムバス上にもつ構成を示
した。ここで、たとえば回線終端・フレームレベル制御
装置11nによって受信されたパケットは、マイクロプロ
セッサ12の指示で、パケットレベル処理装置20への出力
ポート14を介して、入力パケット分離装置21へ転送され
る。入力パケット分離装置21は受け取ったパケットの回
線番号と論理チャネルから呼の識別を行なうと同時にパ
ケット種別を判別し、データパケットであれば制御に必
要なヘッダ部のみパケットヘッダ処理装置30へ転送し、
データ部をパケットデータバッファ装置22へ転送する。
このときに、パケットデータバッファ装置22は、入力パ
ケット分離装置21の指示に従って受け取ったデータ部を
格納する。パケットヘッダ処理装置30へ入力されたパケ
ットは、後述するパケットヘッダ処理装置30での処理を
受けて更新され、出力パケット合成装置23へ出力され、
ここで必要なデータ部をパケットデータバッファ装置22
より読み出して出力パケットを合成し、入力ポート15を
介しマイクロプロセッサ12の指示の下に、たとえば回線
終端・フレームレベル制御装置11nへ送られ、フレーム
レベルの処理に従って回線1nへ出力される。
説明する。第１図において、物理レベル・フレームレベ
ル制御装置10は、回線１とのインタフェース手段（物理
層,Physical Layer）をもつ装置であると同時に、パケ
ット通信処理のうちフレームレベルの処理を行ない、パ
ケットレベル処理装置20との間でデータパケットをやり
とりする装置である。この実施例では、回線ごとに設け
られた回線終端・フレームレベル制御装置111〜11n、パ
ケットレベル処理装置20との出力ポート14、入力ポート
15およびリードオンリメモリ，ランダムアクセスメモリ
からなる主記憶装置13をバス制御，保守，管理を行なう
マイクロプロセッサ12のシステムバス上にもつ構成を示
した。ここで、たとえば回線終端・フレームレベル制御
装置11nによって受信されたパケットは、マイクロプロ
セッサ12の指示で、パケットレベル処理装置20への出力
ポート14を介して、入力パケット分離装置21へ転送され
る。入力パケット分離装置21は受け取ったパケットの回
線番号と論理チャネルから呼の識別を行なうと同時にパ
ケット種別を判別し、データパケットであれば制御に必
要なヘッダ部のみパケットヘッダ処理装置30へ転送し、
データ部をパケットデータバッファ装置22へ転送する。
このときに、パケットデータバッファ装置22は、入力パ
ケット分離装置21の指示に従って受け取ったデータ部を
格納する。パケットヘッダ処理装置30へ入力されたパケ
ットは、後述するパケットヘッダ処理装置30での処理を
受けて更新され、出力パケット合成装置23へ出力され、
ここで必要なデータ部をパケットデータバッファ装置22
より読み出して出力パケットを合成し、入力ポート15を
介しマイクロプロセッサ12の指示の下に、たとえば回線
終端・フレームレベル制御装置11nへ送られ、フレーム
レベルの処理に従って回線1nへ出力される。
次に、第２図，第３図を参照して本装置の動作を説明す
る。第２図は本装置のパケットヘッダ処理装置30（第１
図参照）のブロック系統図である。第３図は、第２図の
パケットヘッダ処理装置を構成する各装置間で転送され
るデータの形式を示すデータ形式図である。第２図およ
び第３図において、31は入力制御装置、32は処理ルーチ
ン制御装置、33は動作テンプレート参照装置、34は動作
記憶装置、35は動作テンプレート呼出装置、36は出力制
御装置、40は操作機構群、41は操作機構である。
る。第２図は本装置のパケットヘッダ処理装置30（第１
図参照）のブロック系統図である。第３図は、第２図の
パケットヘッダ処理装置を構成する各装置間で転送され
るデータの形式を示すデータ形式図である。第２図およ
び第３図において、31は入力制御装置、32は処理ルーチ
ン制御装置、33は動作テンプレート参照装置、34は動作
記憶装置、35は動作テンプレート呼出装置、36は出力制
御装置、40は操作機構群、41は操作機構である。
ここで、動作テンプレートとは、例えばデータ・フロー
・マシンの機械語としてのそれぞれのアクタ或いは複数
のアクタの組み合わせに対応させたもの（相磯，飯塚，
元岡，田中 著「岩波講座“情報科学−15,計算機アー
キテクチャ”」岩波書店,P.181〜184参照）であり、＜
操作コード，演算数1,演算数2,結果の行先＞等から構成
されるものである。
・マシンの機械語としてのそれぞれのアクタ或いは複数
のアクタの組み合わせに対応させたもの（相磯，飯塚，
元岡，田中 著「岩波講座“情報科学−15,計算機アー
キテクチャ”」岩波書店,P.181〜184参照）であり、＜
操作コード，演算数1,演算数2,結果の行先＞等から構成
されるものである。
入力制御装置31および出力制御装置36はFIFOであり、処
理ルーチン制御装置32は、操作機構群40の各操作機構41
および入力制御装置31からのトークンの入力を制御する
アービトレイタ321、入力トークンの論理回線毎の状態
を記憶する状態参照テーブル・メモリ322、入力トーク
ン210のもつ制御情報と状態参照テーブル・メモリ322と
を参照することによって得られた参照アドレスにより参
照され，以下の処理の流れを決定する情報を出力する処
理ルーチンテーブル・メモリ323とから構成されてい
る。
理ルーチン制御装置32は、操作機構群40の各操作機構41
および入力制御装置31からのトークンの入力を制御する
アービトレイタ321、入力トークンの論理回線毎の状態
を記憶する状態参照テーブル・メモリ322、入力トーク
ン210のもつ制御情報と状態参照テーブル・メモリ322と
を参照することによって得られた参照アドレスにより参
照され，以下の処理の流れを決定する情報を出力する処
理ルーチンテーブル・メモリ323とから構成されてい
る。
動作テンプレート参照装置33は、後述の発火条件を満た
していない動作テンプレート216あるいは新しい動作テ
ンプレートの参照アドレスを格納したメモリ331から構
成されている。動作テンプレート216は、メモリによっ
て構成される動作記憶装置34に格納されている。
していない動作テンプレート216あるいは新しい動作テ
ンプレートの参照アドレスを格納したメモリ331から構
成されている。動作テンプレート216は、メモリによっ
て構成される動作記憶装置34に格納されている。
一般に、データ・フロー・マシンにおいて、入力データ
が揃い演算が行われることを「発火」するといい、「発
火」するために必要な入力データ群が揃うことを「発火
条件」が満たされるという。ここで、上記動作テンプレ
ートの種類は演算数の数や行先の数等によって増え、出
力枝路にデータがないことを確認する手続きを付加する
と、＜操作コード，受領信号の確認数，演算数1,演算数
2,結果の行先，演算数１の送元，演算数２の送元＞の形
式のテンプレートになる。受領信号は、演算が開始され
演算数が使われ不要になったときに発せられ、演算数の
送元に知らされる。この動作テンプレートは、必要数だ
けの受領信号の到達の確認が行え、演算数が全て到着す
ると「発火」する。動作テンプレート参照装置33は、必
要なデータが揃い発火条件の成立した動作テンプレート
のアドレス情報を読みだし、一旦FIFO351に格納する。
また、スケジューラ352の制御の下に、FIFO351から得た
アドレスを用い、動作記憶装置34から動作テンプレート
を読みだし、出力制御装置36あるいは操作機構41におい
て処理可能なデータ形式に変換した後に動作テンプレー
トに含まれるアドレス（即ち、上記の行先）にしたがっ
てこれらの装置のいずれかにデータを転送する。
が揃い演算が行われることを「発火」するといい、「発
火」するために必要な入力データ群が揃うことを「発火
条件」が満たされるという。ここで、上記動作テンプレ
ートの種類は演算数の数や行先の数等によって増え、出
力枝路にデータがないことを確認する手続きを付加する
と、＜操作コード，受領信号の確認数，演算数1,演算数
2,結果の行先，演算数１の送元，演算数２の送元＞の形
式のテンプレートになる。受領信号は、演算が開始され
演算数が使われ不要になったときに発せられ、演算数の
送元に知らされる。この動作テンプレートは、必要数だ
けの受領信号の到達の確認が行え、演算数が全て到着す
ると「発火」する。動作テンプレート参照装置33は、必
要なデータが揃い発火条件の成立した動作テンプレート
のアドレス情報を読みだし、一旦FIFO351に格納する。
また、スケジューラ352の制御の下に、FIFO351から得た
アドレスを用い、動作記憶装置34から動作テンプレート
を読みだし、出力制御装置36あるいは操作機構41におい
て処理可能なデータ形式に変換した後に動作テンプレー
トに含まれるアドレス（即ち、上記の行先）にしたがっ
てこれらの装置のいずれかにデータを転送する。
発火した動作テンプレートを基に演算処理を行なう操作
機構群40は、入力FIFO411、処理装置412および出力FIFO
413により構成される操作機構41の集合体である。処理
装置412は、汎用マイクロプロセッサあるいは専用の演
算処理装置等によって構成される。
機構群40は、入力FIFO411、処理装置412および出力FIFO
413により構成される操作機構41の集合体である。処理
装置412は、汎用マイクロプロセッサあるいは専用の演
算処理装置等によって構成される。
前述のように、パケットヘッダ処理装置30の入力制御装
置31へはデータパケットのヘッダ部211が入力される
が、このときに入力パケット分離装置21による解析結果
に基づいて、入力回線識別子212が付加されたデータの
流れ、即ち入力トークンの形をとる。いま入力制御装置
31によって正しく受信された入力トークンは、処理ルー
チン制御装置32において、状態参照テーブル・メモリ32
2を参照し、該当する論理回線の状態番号213を読み出
し、前記入力トークンのもつ制御情報211とともに新た
な参照アドレスを生成し、次に処理ルーチンテーブル・
メモリ323を参照し、動作テンプレート参照装置33の参
照アドレス214が付加される。
置31へはデータパケットのヘッダ部211が入力される
が、このときに入力パケット分離装置21による解析結果
に基づいて、入力回線識別子212が付加されたデータの
流れ、即ち入力トークンの形をとる。いま入力制御装置
31によって正しく受信された入力トークンは、処理ルー
チン制御装置32において、状態参照テーブル・メモリ32
2を参照し、該当する論理回線の状態番号213を読み出
し、前記入力トークンのもつ制御情報211とともに新た
な参照アドレスを生成し、次に処理ルーチンテーブル・
メモリ323を参照し、動作テンプレート参照装置33の参
照アドレス214が付加される。
こうしてトークンは、動作テンプレート参照装置33を参
照し、動作テンプレート参照情報215を得て、動作記憶
装置34へと転送される。ここでトークンは、自ら運んで
きた情報をもとに、そのトークンが、形成すべき動作テ
ンプレート216へ書き込まれる。ここで、もし動作テン
プレートが「発火」の条件を満たしたならば、動作テン
プレート呼出装置35によって読み出され、動作テンプレ
ート217に書かれた命令に従って、操作機構群40あるい
は出力制御装置36へ転送する。いま、操作機構群40の１
つの操作機構41へ転送されたとすると、ここで演算処理
され、その結果218は次の処理を開始するために、処理
ルーチン制御装置32の新たな参照アドレス220をもった
前記入力トークンの形で転送され、動作テンプレート呼
出装置35において、出力制御装置36へ出力すると判断さ
れるまでの回数だけ上記処理を繰り返す。
照し、動作テンプレート参照情報215を得て、動作記憶
装置34へと転送される。ここでトークンは、自ら運んで
きた情報をもとに、そのトークンが、形成すべき動作テ
ンプレート216へ書き込まれる。ここで、もし動作テン
プレートが「発火」の条件を満たしたならば、動作テン
プレート呼出装置35によって読み出され、動作テンプレ
ート217に書かれた命令に従って、操作機構群40あるい
は出力制御装置36へ転送する。いま、操作機構群40の１
つの操作機構41へ転送されたとすると、ここで演算処理
され、その結果218は次の処理を開始するために、処理
ルーチン制御装置32の新たな参照アドレス220をもった
前記入力トークンの形で転送され、動作テンプレート呼
出装置35において、出力制御装置36へ出力すると判断さ
れるまでの回数だけ上記処理を繰り返す。
次に動作記憶装置34の動作を第４図のフローを用いて説
明する。第４図のフローは、一般的なトークンの入力の
場合と、処理を途中で中断するために必要となるリリー
ス命令トークンの入力の場合とを示す。情報211〜215を
有するトークンは、上述したように、動作テンプレート
参照情報215を得て動作記憶装置34へと転送され、動作
テンプレート参照情報215により動作テンプレートを探
索する（ステップ51,52）。ここでトークンは、自ら運
んできた情報をもとに、そのトークンが形成すべき動作
テンプレート216へ書き込まれる（ステップ53）。
明する。第４図のフローは、一般的なトークンの入力の
場合と、処理を途中で中断するために必要となるリリー
ス命令トークンの入力の場合とを示す。情報211〜215を
有するトークンは、上述したように、動作テンプレート
参照情報215を得て動作記憶装置34へと転送され、動作
テンプレート参照情報215により動作テンプレートを探
索する（ステップ51,52）。ここでトークンは、自ら運
んできた情報をもとに、そのトークンが形成すべき動作
テンプレート216へ書き込まれる（ステップ53）。
次にステップ54において、もし動作テンプレートが「発
火」の条件を満たしたならば、トークンは動作テンプレ
ート呼出装置35によって読み出され、トークンとしての
動作テンプレート217に書かれた命令に従って、操作機
構群40あるいは出力制御装置36へ転送される。動作記憶
装置34は、トークンを出力して（ステップ55）動作テン
プレートを解放する（ステップ56）。その後、ステータ
ス０の状態となり、ステップ51からのトークンの処理又
はステップ57からのリリース命令の実行を行なう。
火」の条件を満たしたならば、トークンは動作テンプレ
ート呼出装置35によって読み出され、トークンとしての
動作テンプレート217に書かれた命令に従って、操作機
構群40あるいは出力制御装置36へ転送される。動作記憶
装置34は、トークンを出力して（ステップ55）動作テン
プレートを解放する（ステップ56）。その後、ステータ
ス０の状態となり、ステップ51からのトークンの処理又
はステップ57からのリリース命令の実行を行なう。
ステップ54において動作テンプレートが「発火」の条件
を満たしていない場合は、ステータス０の状態となり、
この場合動作記憶装置34のメモリには有効に使用できな
い領域がいつまでも残存することになる。このような状
況から回復する手段として後述のリリース命令が実行さ
れる。
を満たしていない場合は、ステータス０の状態となり、
この場合動作記憶装置34のメモリには有効に使用できな
い領域がいつまでも残存することになる。このような状
況から回復する手段として後述のリリース命令が実行さ
れる。
ステップ57のリリース命令は、途中で処理を中断した場
合、例えば演算結果218または219を使用して、操作機構
40から動作記憶装置34へ伝えられる。この場合、オーバ
フロー防止のため動作テンプレートを解放する（ステッ
プ58）。
合、例えば演算結果218または219を使用して、操作機構
40から動作記憶装置34へ伝えられる。この場合、オーバ
フロー防止のため動作テンプレートを解放する（ステッ
プ58）。
最終的に出力するに必要なデータがすべて動作記憶装置
34の動作テンプレートにそろったら、これは発火し、出
力制御装置36を経て出力パケット合成装置23へ出力され
る。このときの出力トークンは、出力として更新された
パケットヘッダ部221、出力回線識別子222および出力制
御情報223をもつトークンである。
34の動作テンプレートにそろったら、これは発火し、出
力制御装置36を経て出力パケット合成装置23へ出力され
る。このときの出力トークンは、出力として更新された
パケットヘッダ部221、出力回線識別子222および出力制
御情報223をもつトークンである。
上記パケットヘッダ処理装置30において、操作機構群40
は複数の演算装置によって構成されるが、使用する演算
装置の選択は、動作テンプレートに格納された命令の種
別、即ち上記操作コードに基づいて動作テンプレート呼
出装置35が行い、選択・制御する。
は複数の演算装置によって構成されるが、使用する演算
装置の選択は、動作テンプレートに格納された命令の種
別、即ち上記操作コードに基づいて動作テンプレート呼
出装置35が行い、選択・制御する。
以上説明したように本発明は、データパケットをデータ
部とヘッダ部とに分離し、分離されたヘッダ部を更新す
ることにより、ヘッタ部のみ高速に多重処理することが
できるので、パケットのデータ部の長さに影響されるこ
となく統一的な処理が可能となる効果がある。
部とヘッダ部とに分離し、分離されたヘッダ部を更新す
ることにより、ヘッタ部のみ高速に多重処理することが
できるので、パケットのデータ部の長さに影響されるこ
となく統一的な処理が可能となる効果がある。
また、データ部のみバッファリングすることにより、バ
ッファメモリの容量をプロセッサによらず自由に選択可
能とすると同時にパケット長の変換手段を簡単な装置構
成で可能とする効果がある。
ッファメモリの容量をプロセッサによらず自由に選択可
能とすると同時にパケット長の変換手段を簡単な装置構
成で可能とする効果がある。
さらに、パケットヘッダ処理手段をデータフロー型処理
装置とすれば、データパケットのヘッダ部のみならず制
御パケットの処理においても、パケット交換処理がもつ
処理の並列性たとえばファシリティフィールドの展開・
ファシリティのチェック等を容易に引き出すことがで
き、処理速度およびスループットの大幅な向上を可能と
する効果がある。
装置とすれば、データパケットのヘッダ部のみならず制
御パケットの処理においても、パケット交換処理がもつ
処理の並列性たとえばファシリティフィールドの展開・
ファシリティのチェック等を容易に引き出すことがで
き、処理速度およびスループットの大幅な向上を可能と
する効果がある。
第１図は本発明に係わるパケット交換処理装置の一実施
例を示す系統図、第２図は第１図の装置を構成するパケ
ットヘッダ処理装置の系統図、第３図は第２図の装置に
おけるデータ形式を示すデータ形式図、第４図は第２図
の装置を構成する動作記憶装置の動作フローを示すフロ
ーチャートである。 11〜1n……回線、10……物理レベル・フレームレベル制
御装置、111〜11n……回線終端・フレームレベル制御装
置、12……マイクロプロセッサ、13……主記憶装置、14
……出力ポート、15……入力ポート、20……パケットレ
ベル処理装置、21……入力パケット分離装置、22……パ
ケットデータバッファ装置、23……出力パケット合成装
置、30……パケットヘッダ処理装置、31……入力制御装
置、32……処理ルーチン制御装置、33……動作テンプレ
ート参照装置、34……動作記憶装置、35……動作テンプ
レート呼出装置、36……出力制御装置、40……操作機構
群、41……操作機構。
例を示す系統図、第２図は第１図の装置を構成するパケ
ットヘッダ処理装置の系統図、第３図は第２図の装置に
おけるデータ形式を示すデータ形式図、第４図は第２図
の装置を構成する動作記憶装置の動作フローを示すフロ
ーチャートである。 11〜1n……回線、10……物理レベル・フレームレベル制
御装置、111〜11n……回線終端・フレームレベル制御装
置、12……マイクロプロセッサ、13……主記憶装置、14
……出力ポート、15……入力ポート、20……パケットレ
ベル処理装置、21……入力パケット分離装置、22……パ
ケットデータバッファ装置、23……出力パケット合成装
置、30……パケットヘッダ処理装置、31……入力制御装
置、32……処理ルーチン制御装置、33……動作テンプレ
ート参照装置、34……動作記憶装置、35……動作テンプ
レート呼出装置、36……出力制御装置、40……操作機構
群、41……操作機構。
Claims (1)
- 【請求項１】回線群に接続されデータパケットの伝送制
御を行う物理レベル・フレームレベル制御装置と，この
データパケットを入力して交換処理を行う交換処理手段
とを備えると共に、上記データパケットをヘッダ部とデ
ータ部とに分離する入力パケット分離手段と、この分離
されたヘッダ部を更新するパケットヘッダ処理手段と、
上記分離されたデータ部を格納するパケットデータバッ
ファ手段と、このパケットデータバッファ手段の出力と
上記パケットヘッダ処理手段の出力とを合成して上記物
理レベル・フレームレベル制御装置に与える出力パケッ
ト合成手段とを上記交換処理手段に備えたパケット交換
処理装置において、上記入力パケット分離装置から分離
され第１の参照アドレスおよび入力回線識別子が付加さ
れたヘッダ部を入力する入力制御装置（31）と、この入
力制御装置の出力を入力し第２の参照アドレスを付加す
る処理ルーチン制御装置（32）と、この処理ルーチン制
御装置の出力を入力し動作テンプレート参照情報を付加
する動作テンプレート参照装置（33）と、この動作テン
プレート参照装置の出力を入力し動作テンプレートに書
き込む動作記憶装置（34）と、この動作記憶装置から発
火条件を満たしたときこの動作テンプレートを呼び出す
動作テンプレート呼出装置（35）と、この発火条件を満
たした動作テンプレートを入力し演算処理を行い新たな
第３の参照アドレスを付加して上記処理ルーチン制御装
置に与える操作機構群（40）と、上記動作記憶装置から
全ての必要データがそろった動作テンプレートを入力し
出力パケット合成装置に与える出力制御装置（36）とを
上記パケットヘッダ処理手段に備えたことを特徴とする
パケット交換処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-203816 | 1985-09-13 | ||
| JP20381685 | 1985-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62155649A JPS62155649A (ja) | 1987-07-10 |
| JPH0771111B2 true JPH0771111B2 (ja) | 1995-07-31 |
Family
ID=16480195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212642A Expired - Lifetime JPH0771111B2 (ja) | 1985-09-13 | 1986-09-11 | パケツト交換処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4755986A (ja) |
| JP (1) | JPH0771111B2 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2187067B (en) * | 1986-02-21 | 1989-11-29 | Fuji Xerox Co Ltd | Stellate store and broadcast network with collision avoidance |
| JPH0714164B2 (ja) * | 1987-02-19 | 1995-02-15 | 富士通株式会社 | ヘッダ駆動パケット交換機 |
| JPH088572B2 (ja) * | 1987-03-09 | 1996-01-29 | 株式会社日立製作所 | 通信システムにおけるノード装置 |
| JPH0683261B2 (ja) * | 1987-05-26 | 1994-10-19 | 富士通株式会社 | ヘッダ駆動形パケット交換機 |
| AU604444B2 (en) * | 1987-11-11 | 1990-12-13 | Nec Corporation | Frame relay type data switching apparatus |
| JP2595025B2 (ja) * | 1988-03-18 | 1997-03-26 | 株式会社日立製作所 | 空間分割形スイッチを用いた高速パケット交換装置 |
| US4872157A (en) * | 1988-03-31 | 1989-10-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Architecture and organization of a high performance metropolitan area telecommunications packet network |
| DE68926795T2 (de) * | 1988-03-31 | 1997-01-09 | At & T Corp | Architektur und Organisierung eines hochleistungsfähigen Metropolitandatenübertragungsnetzes |
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
| AU614246B2 (en) * | 1988-07-11 | 1991-08-22 | Nec Infrontia Corporation | Packet switching system for a distributed processing isdn switch |
| US5022046A (en) * | 1989-04-14 | 1991-06-04 | The United States Of America As Represented By The Secretary Of The Air Force | Narrowband/wideband packet data communication system |
| US5455865A (en) * | 1989-05-09 | 1995-10-03 | Digital Equipment Corporation | Robust packet routing over a distributed network containing malicious failures |
| US5175765A (en) * | 1989-05-09 | 1992-12-29 | Digital Equipment Corporation | Robust data broadcast over a distributed network with malicious failures |
| US5495482A (en) * | 1989-09-29 | 1996-02-27 | Motorola Inc. | Packet transmission system and method utilizing both a data bus and dedicated control lines |
| US5477541A (en) * | 1989-09-29 | 1995-12-19 | White; Richard E. | Addressing technique for storing and referencing packet data |
| JP2580849B2 (ja) * | 1990-07-16 | 1997-02-12 | 日本電気株式会社 | 宛先アドレス変更ルーティング制御方式 |
| JPH0490645A (ja) * | 1990-08-03 | 1992-03-24 | Mitsubishi Electric Corp | 音声パケット組立分解装置 |
| JPH04176232A (ja) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | パケット通信方式およびパケット通信装置 |
| US5235592A (en) * | 1991-08-13 | 1993-08-10 | International Business Machines Corporation | Dynamic switch protocols on a shared medium network |
| EP0533391A3 (en) * | 1991-09-16 | 1993-08-25 | American Telephone And Telegraph Company | Packet switching apparatus using pipeline controller |
| US5341369A (en) * | 1992-02-11 | 1994-08-23 | Vitesse Semiconductor Corp. | Multichannel self-routing packet switching network architecture |
| US5396490A (en) * | 1992-03-23 | 1995-03-07 | Motorola, Inc. | Packet reassembly method and apparatus |
| US5440545A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Packet delivery system |
| SE515265C2 (sv) * | 1994-10-17 | 2001-07-09 | Ericsson Telefon Ab L M | System och förfarande för behandling av signaldata samt kommunikationssystem omfattande ett signaldatabehandlingssystem |
| US6791947B2 (en) | 1996-12-16 | 2004-09-14 | Juniper Networks | In-line packet processing |
| FI107365B (fi) * | 1998-04-27 | 2001-07-13 | Nokia Mobile Phones Ltd | Menetelmä ja järjestelmä muuttuvan datankäsittelyn ilmaisemiseksi tiedonsiirtoyhteydessä |
| KR100291173B1 (ko) * | 1999-04-06 | 2001-05-15 | 서평원 | 에이티엠 교환 시스템에서의 트래픽 관리 장치 및 방법 |
| US6885635B1 (en) * | 2000-11-21 | 2005-04-26 | Juniper Networks, Inc. | High capacity router having redundant components |
| AU2002233500A1 (en) * | 2001-02-14 | 2002-08-28 | Clearspeed Technology Limited | An interconnection system |
| US7424019B1 (en) | 2001-11-27 | 2008-09-09 | Marvell Israel (M.I.S.L) Ltd. | Packet header altering device |
| GB0209670D0 (en) * | 2002-04-26 | 2002-06-05 | Easics Nv | Efficient packet processing pipelining device and method |
| US20050232303A1 (en) * | 2002-04-26 | 2005-10-20 | Koen Deforche | Efficient packet processing pipeline device and method |
| US7304999B2 (en) * | 2002-08-24 | 2007-12-04 | Cisco Technology Inc. | Methods and apparatus for processing packets including distributing packets across multiple packet processing engines and gathering the processed packets from the processing engines |
| US7404015B2 (en) * | 2002-08-24 | 2008-07-22 | Cisco Technology, Inc. | Methods and apparatus for processing packets including accessing one or more resources shared among processing engines |
| CN1300714C (zh) * | 2003-03-10 | 2007-02-14 | 华为技术有限公司 | 对数据通信中交换芯片外挂存储器优化管理的方法 |
| US7539750B1 (en) * | 2004-03-30 | 2009-05-26 | Extreme Networks, Inc. | System and method for packet processor status monitoring |
| US7551617B2 (en) | 2005-02-08 | 2009-06-23 | Cisco Technology, Inc. | Multi-threaded packet processing architecture with global packet memory, packet recirculation, and coprocessor |
| US7561589B2 (en) * | 2005-02-23 | 2009-07-14 | Cisco Technology, Inc | Virtual address storage which may be of particular use in generating fragmented packets |
| US7606250B2 (en) | 2005-04-05 | 2009-10-20 | Cisco Technology, Inc. | Assigning resources to items such as processing contexts for processing packets |
| US7739426B1 (en) | 2005-10-31 | 2010-06-15 | Cisco Technology, Inc. | Descriptor transfer logic |
| KR100844194B1 (ko) | 2006-08-02 | 2008-07-04 | 엠텍비젼 주식회사 | 디지털 오디오 데이터의 복호화 방법, 디지털 오디오데이터의 복호화 장치 및 디지털 오디오 데이터의 복호화방법을 수행하는 기록매체 |
| US8625427B1 (en) | 2009-09-03 | 2014-01-07 | Brocade Communications Systems, Inc. | Multi-path switching with edge-to-edge flow control |
| US8537860B2 (en) * | 2009-11-03 | 2013-09-17 | International Business Machines Corporation | Apparatus for switching traffic between virtual machines |
| US8605732B2 (en) | 2011-02-15 | 2013-12-10 | Extreme Networks, Inc. | Method of providing virtual router functionality |
| EP2541851A1 (en) * | 2011-06-30 | 2013-01-02 | Astrium Limited | Apparatus and method for use in a spacewire-based network |
| CN107547417A (zh) * | 2016-06-29 | 2018-01-05 | 中兴通讯股份有限公司 | 一种报文处理方法、装置及基站 |
| WO2023232536A1 (en) * | 2022-05-30 | 2023-12-07 | Telefonaktiebolaget Lm Ericsson (Publ) | Packet processing including an ingress packet part distributor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571339A (en) * | 1978-11-22 | 1980-05-29 | Fujitsu Ltd | Packet transfer circuit system |
| JPS58206260A (ja) * | 1982-05-26 | 1983-12-01 | Nec Corp | パケツト交換システムにおけるデ−タパケツト制御方式 |
| US4494230A (en) * | 1982-06-25 | 1985-01-15 | At&T Bell Laboratories | Fast packet switching system |
| FR2538976A1 (fr) * | 1982-12-29 | 1984-07-06 | Servel Michel | Systeme de commutation de paquets synchrones de longueur fixe |
| US4665514A (en) * | 1985-08-02 | 1987-05-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated voice/data network |
-
1986
- 1986-09-11 US US06/906,282 patent/US4755986A/en not_active Expired - Lifetime
- 1986-09-11 JP JP61212642A patent/JPH0771111B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和５９年度電子通信学会総合全国大会（昭和５９年３月５日発行）１９８０二神新「データフロー制御多動化信号処理装置の検討」 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4755986A (en) | 1988-07-05 |
| JPS62155649A (ja) | 1987-07-10 |
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