JPH09305535A - 制御系シリアルバスの非同期多重方式 - Google Patents
制御系シリアルバスの非同期多重方式Info
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- JPH09305535A JPH09305535A JP12069796A JP12069796A JPH09305535A JP H09305535 A JPH09305535 A JP H09305535A JP 12069796 A JP12069796 A JP 12069796A JP 12069796 A JP12069796 A JP 12069796A JP H09305535 A JPH09305535 A JP H09305535A
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Abstract
(57)【要約】
【目的】 ＣＰＵパッケージ毎に存在する制御系シリア
ルバスを一系統の制御系シリアルバスに多重させること
によりバックボードの配線を減少させる。 【構成】 ＣＰＵパッケージ１０のシリアル制御部３と
ＣＰＵパッケージ１１のシリアル制御部４の各々から非
同期に送出される制御系シリアル信号を先発優先処理イ
ンタフェース部５で制御系シリアル信号の先発優先処理
を行うことにより、制御系シリアル信号２２と制御系シ
リアル信号２３を一つのシリアル伝送路２６で各スレー
ブ側パッケージ７〜９に送信する。先発優先処理インタ
フェース部５でＣＰＵ識別ＩＤを制御系シリアル信号に
多重することにより、スレーブ側パッケージ７〜９でＣ
ＰＵパッケージの種類を識別する。また、スレーブ側パ
ッケージ７〜９のＣＰＵパッケージ１０の先発優先処理
インタフェース部５に対する応答信号にも同様のＣＰＵ
識別ＩＤを多重して送信する。そのＣＰＵ識別ＩＤにに
よりＣＰＵ１の制御系シリアル信号か、ＣＰＵ２の制御
系シリアル信号かを先発優先処理インタフェース部５で
識別し分離を行う。
ルバスを一系統の制御系シリアルバスに多重させること
によりバックボードの配線を減少させる。 【構成】 ＣＰＵパッケージ１０のシリアル制御部３と
ＣＰＵパッケージ１１のシリアル制御部４の各々から非
同期に送出される制御系シリアル信号を先発優先処理イ
ンタフェース部５で制御系シリアル信号の先発優先処理
を行うことにより、制御系シリアル信号２２と制御系シ
リアル信号２３を一つのシリアル伝送路２６で各スレー
ブ側パッケージ７〜９に送信する。先発優先処理インタ
フェース部５でＣＰＵ識別ＩＤを制御系シリアル信号に
多重することにより、スレーブ側パッケージ７〜９でＣ
ＰＵパッケージの種類を識別する。また、スレーブ側パ
ッケージ７〜９のＣＰＵパッケージ１０の先発優先処理
インタフェース部５に対する応答信号にも同様のＣＰＵ
識別ＩＤを多重して送信する。そのＣＰＵ識別ＩＤにに
よりＣＰＵ１の制御系シリアル信号か、ＣＰＵ２の制御
系シリアル信号かを先発優先処理インタフェース部５で
識別し分離を行う。
Description
【０００１】
【産業上の利用分野】本発明は、制御系シリアルバスの
非同期多重方式に関し、特に、伝送装置内の制御系ＣＰ
Ｕパッケージの制御系シリアルバスの非同期多重方式に
関する。
非同期多重方式に関し、特に、伝送装置内の制御系ＣＰ
Ｕパッケージの制御系シリアルバスの非同期多重方式に
関する。
【０００２】
【従来の技術】従来、この種の伝送装置の制御系シリア
ル伝送では、複数のＣＰＵ搭載パッケージ（ＣＰＵＰＫ
ＧまたはＣＰＵパッケージ）が各々独立にスレーブ側パ
ッケージとデータ通信されていた。
ル伝送では、複数のＣＰＵ搭載パッケージ（ＣＰＵＰＫ
ＧまたはＣＰＵパッケージ）が各々独立にスレーブ側パ
ッケージとデータ通信されていた。
【０００３】図４は、従来の制御系シリアル伝送の一例
を示すブロック図である。
を示すブロック図である。
【０００４】図４において、ＣＰＵパッケージ１０′と
ＣＰＵパッケージ１１は、各々独立に動作しているＣＰ
Ｕを有し、それぞれのＣＰＵが独立にスレーブ側パッケ
ージ（ＳＲパッケージまたはＳＲＰＫＧ）とデータ通信
するために、シリアル制御部３、４でアドレスバスとデ
ータバスを多重した制御系シリアル信号を独立したシリ
アル伝送路２２、２３に送信することにより、ＳＲパッ
ケージ７〜９とのデータ通信をＣＰＵ独立に行う。ＳＲ
パッケージ７〜９ではＣＰＵパッケージ毎の制御系シリ
アルバスインタフェース回路を持つことにより、それぞ
れのＣＰＵパッケージと独立にデータ通信を行ってい
る。
ＣＰＵパッケージ１１は、各々独立に動作しているＣＰ
Ｕを有し、それぞれのＣＰＵが独立にスレーブ側パッケ
ージ（ＳＲパッケージまたはＳＲＰＫＧ）とデータ通信
するために、シリアル制御部３、４でアドレスバスとデ
ータバスを多重した制御系シリアル信号を独立したシリ
アル伝送路２２、２３に送信することにより、ＳＲパッ
ケージ７〜９とのデータ通信をＣＰＵ独立に行う。ＳＲ
パッケージ７〜９ではＣＰＵパッケージ毎の制御系シリ
アルバスインタフェース回路を持つことにより、それぞ
れのＣＰＵパッケージと独立にデータ通信を行ってい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、叙上の
従来における方式は、ＣＰＵパッケージ毎に独立にＳＲ
パッケージとデータ通信を行っているために、ＣＰＵパ
ッケージの数量、種類が多い場合には、ＣＰＵパッケー
ジとＳＲパッケージ間の信号線数が増え、また、スレー
ブ側パッケージの制御系シリアルバスインタフェース回
路が増大し、ハードウェアの規模が増大してしまうとい
う欠点があった。
従来における方式は、ＣＰＵパッケージ毎に独立にＳＲ
パッケージとデータ通信を行っているために、ＣＰＵパ
ッケージの数量、種類が多い場合には、ＣＰＵパッケー
ジとＳＲパッケージ間の信号線数が増え、また、スレー
ブ側パッケージの制御系シリアルバスインタフェース回
路が増大し、ハードウェアの規模が増大してしまうとい
う欠点があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消し、非同期に動作している複数のＣ
ＰＵパッケージが独立に送受信するスレーブ側パッケー
ジ（ＳＲパッケージ）間との各制御系シリアル信号を一
つのシリアル伝送路でＳＲパッケージとデータ通信でき
るように非同期に発生する制御系シリアル信号をシリア
ル多重伝送することにより、パッケージ間の信号線の数
の削減、およびＳＲパッケージの制御系シリアルバスイ
ンタフェース回路の縮小によりハードウェア規模を削減
させることを可能とした制御シリアルバスの新規な非同
期多重方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消し、非同期に動作している複数のＣ
ＰＵパッケージが独立に送受信するスレーブ側パッケー
ジ（ＳＲパッケージ）間との各制御系シリアル信号を一
つのシリアル伝送路でＳＲパッケージとデータ通信でき
るように非同期に発生する制御系シリアル信号をシリア
ル多重伝送することにより、パッケージ間の信号線の数
の削減、およびＳＲパッケージの制御系シリアルバスイ
ンタフェース回路の縮小によりハードウェア規模を削減
させることを可能とした制御シリアルバスの新規な非同
期多重方式を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る制御シリアルバスの非同期多重方式
は、非同期に動作している各種ＣＰＵパッケージの各制
御系シリアルバスインタフェースを一つのＣＰＵパッケ
ージに集中させ、そのＣＰＵパッケージ内で各制御シリ
アル信号を先発優先処理することによって、先に発生し
たシリアル信号に１系統化したシリアル伝送路を独占さ
せてＳＲパッケージとデータ通信を行わせ、後発の制御
系シリアル信号は待機用メモリに保存して、先発の制御
系シリアル信号の通信が終了した後に、待機用メモリに
保存された後発のシリアル信号の処理を行うように構成
されている。
に、本発明に係る制御シリアルバスの非同期多重方式
は、非同期に動作している各種ＣＰＵパッケージの各制
御系シリアルバスインタフェースを一つのＣＰＵパッケ
ージに集中させ、そのＣＰＵパッケージ内で各制御シリ
アル信号を先発優先処理することによって、先に発生し
たシリアル信号に１系統化したシリアル伝送路を独占さ
せてＳＲパッケージとデータ通信を行わせ、後発の制御
系シリアル信号は待機用メモリに保存して、先発の制御
系シリアル信号の通信が終了した後に、待機用メモリに
保存された後発のシリアル信号の処理を行うように構成
されている。
【０００８】さらに、ＣＰＵ識別ＩＤを多重して１系統
化した制御系シリアル信号は、シリアル伝送路に送出さ
れる。
化した制御系シリアル信号は、シリアル伝送路に送出さ
れる。
【０００９】
【作用】本発明においては、非同期に発生する各種ＣＰ
Ｕパッケージの制御系シリアル信号に先発優先でシリア
ル伝送路を独占させ、後発の制御系シリアル信号を待機
用のメモリに一次的な保存を行うことにより、シリアル
伝送路を１系統化することができる。
Ｕパッケージの制御系シリアル信号に先発優先でシリア
ル伝送路を独占させ、後発の制御系シリアル信号を待機
用のメモリに一次的な保存を行うことにより、シリアル
伝送路を１系統化することができる。
【００１０】また、後発の制御系シリアル信号を保存用
のメモリに保存することにより、後発のＣＰＵパッケー
ジには、“ＷＡＩＴ”をかけずに通常の制御系シリアル
伝送と同様の動作を可能とさせる。
のメモリに保存することにより、後発のＣＰＵパッケー
ジには、“ＷＡＩＴ”をかけずに通常の制御系シリアル
伝送と同様の動作を可能とさせる。
【００１１】さらにまた、先発優先処理後の制御シリア
ル信号に識別用ＩＤを不可することによりＳＲパッケー
ジでＣＰＵパッケージ毎の処理をすることができ、ＳＲ
パッケージから応答するときにも同様のＩＤを付加する
ことによって先発優先処理部で、その応答されたシリア
ル信号に対応するＣＰＵパッケージに対して信号を分離
させることが可能となる。
ル信号に識別用ＩＤを不可することによりＳＲパッケー
ジでＣＰＵパッケージ毎の処理をすることができ、ＳＲ
パッケージから応答するときにも同様のＩＤを付加する
ことによって先発優先処理部で、その応答されたシリア
ル信号に対応するＣＰＵパッケージに対して信号を分離
させることが可能となる。
【００１２】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照しながら具体的に説明する。
て図面を参照しながら具体的に説明する。
【００１３】図１は、本発明の一実施例を示すブロック
構成図である。
構成図である。
【００１４】図１を参照するに、ＣＰＵ１、ＣＰＵ２は
ファームウエアを含めたある一つのブロックであり、Ｃ
ＰＵ１とＣＰＵ２では処理する対象が異なるものとす
る。
ファームウエアを含めたある一つのブロックであり、Ｃ
ＰＵ１とＣＰＵ２では処理する対象が異なるものとす
る。
【００１５】シリアル制御部３とシリアル制御部４は従
来のＣＰＵアドレスバス・データバスの多重／分離を行
うブロックである。これらのシリアル制御部３、４でＣ
ＰＵ毎のアドレスバス、データバスおよびコントロール
信号のシリアル信号への変換もしくはシリアル信号のア
ドレスバス、データバスおよびコントロール信号への変
換を行う。また、ここでスレーブ側パッケージ（ＳＲパ
ッケージ）７〜９の識別用ＩＤの付加も行われる。
来のＣＰＵアドレスバス・データバスの多重／分離を行
うブロックである。これらのシリアル制御部３、４でＣ
ＰＵ毎のアドレスバス、データバスおよびコントロール
信号のシリアル信号への変換もしくはシリアル信号のア
ドレスバス、データバスおよびコントロール信号への変
換を行う。また、ここでスレーブ側パッケージ（ＳＲパ
ッケージ）７〜９の識別用ＩＤの付加も行われる。
【００１６】メモリ６は、後発の各制御系シリアル信号
を一時的に保管を行う待機用メモリである。
を一時的に保管を行う待機用メモリである。
【００１７】先発優先処理インタフェース部５は、自パ
ッケージを含む各ＣＰＵパッケージからの制御系シリア
ル信号を受信し、非同期に発生するそれら制御系シリア
ル信号の先発優先処理を行い、ＣＰＵ識別用ＩＤを先発
優先処理により選択されたある制御系シリアル信号に多
重化し、多重シリアル伝送路２６に送出する。逆に先発
優先処理インタフェース部５は、多重シリアル伝送路２
６よりＳＲパッケージ７〜９からシリアル信号を受信し
た場合にＣＰＵ識別ＩＤ３１（図２参照）を分離し、そ
のＩＤに対応するＣＰＵパッケージに制御系シリアル信
号を転送する。
ッケージを含む各ＣＰＵパッケージからの制御系シリア
ル信号を受信し、非同期に発生するそれら制御系シリア
ル信号の先発優先処理を行い、ＣＰＵ識別用ＩＤを先発
優先処理により選択されたある制御系シリアル信号に多
重化し、多重シリアル伝送路２６に送出する。逆に先発
優先処理インタフェース部５は、多重シリアル伝送路２
６よりＳＲパッケージ７〜９からシリアル信号を受信し
た場合にＣＰＵ識別ＩＤ３１（図２参照）を分離し、そ
のＩＤに対応するＣＰＵパッケージに制御系シリアル信
号を転送する。
【００１８】先発優先処理インタフェース部５はまた、
後発の制御系シリアル信号をメモリ６に対して書き込み
および読み出し制御を行い、一時的な保管を行う。
後発の制御系シリアル信号をメモリ６に対して書き込み
および読み出し制御を行い、一時的な保管を行う。
【００１９】ＳＲパッケージ７〜９では、多重シリアル
伝送路２６より受信したＣＰＵ識別ＩＤ３１付き制御系
シリアル信号からＣＰＵ識別ＩＤ／パッケージ識別ＩＤ
を分離し、シリアル信号からアドレスバス・データバス
に変換を行う。スレーブ側パッケージ７〜９は、また、
ＣＰＵパッケージからの受信の確認が終了したときに
は、ＣＰＵ識別ＩＤ３１を付加したシリアル信号を多重
シリアル伝送路２６に送信する。
伝送路２６より受信したＣＰＵ識別ＩＤ３１付き制御系
シリアル信号からＣＰＵ識別ＩＤ／パッケージ識別ＩＤ
を分離し、シリアル信号からアドレスバス・データバス
に変換を行う。スレーブ側パッケージ７〜９は、また、
ＣＰＵパッケージからの受信の確認が終了したときに
は、ＣＰＵ識別ＩＤ３１を付加したシリアル信号を多重
シリアル伝送路２６に送信する。
【００２０】次に本発明の動作を説明する。
【００２１】図１は本発明の一実施例を示したブロック
構成図であり、図２は通常のシリアル信号のフレームフ
ォーマットとそれにＣＰＵ識別ＩＤを付加した制御系シ
リアル信号のフレームフォーマットの一例を示す図であ
る。
構成図であり、図２は通常のシリアル信号のフレームフ
ォーマットとそれにＣＰＵ識別ＩＤを付加した制御系シ
リアル信号のフレームフォーマットの一例を示す図であ
る。
【００２２】図１、図２において、ＣＰＵパッケージ１
０とＣＰＵパッケージ１１内のＣＰＵ１とＣＰＵ２はそ
れぞれ非同期に動作し、お互いに無関連な処理を行って
いる。従って、それらから発生するＳＲパッケージ７〜
９に対する制御系シリアル信号も非同期に発生する。こ
こで例えば、ＣＰＵパッケージ１０のＣＰＵ１が先にＳ
Ｒパッケージに対して処理を行おうとした場合の動作を
説明する。図１はＣＰＵパッケージ１１のＣＰＵ２が先
にＳＲパッケージに対して処理を行おうとした場合を示
している。
０とＣＰＵパッケージ１１内のＣＰＵ１とＣＰＵ２はそ
れぞれ非同期に動作し、お互いに無関連な処理を行って
いる。従って、それらから発生するＳＲパッケージ７〜
９に対する制御系シリアル信号も非同期に発生する。こ
こで例えば、ＣＰＵパッケージ１０のＣＰＵ１が先にＳ
Ｒパッケージに対して処理を行おうとした場合の動作を
説明する。図１はＣＰＵパッケージ１１のＣＰＵ２が先
にＳＲパッケージに対して処理を行おうとした場合を示
している。
【００２３】第１に、ＣＰＵパッケージ１０のＣＰＵ１
がシリアル制御部３にシリアルデータの送信を指示し、
シリアル制御部３で取り込んだＣＰＵ１のアドレスバス
・データバスおよびコントロール信号をシリアル信号に
変換多重し、スレーブ側パッケージ識別用のＩＤを付加
して送出する。ここまでは、従来技術と同様の処理であ
る。
がシリアル制御部３にシリアルデータの送信を指示し、
シリアル制御部３で取り込んだＣＰＵ１のアドレスバス
・データバスおよびコントロール信号をシリアル信号に
変換多重し、スレーブ側パッケージ識別用のＩＤを付加
して送出する。ここまでは、従来技術と同様の処理であ
る。
【００２４】第２に、先発優先処理インタフェース部５
は、シリアル制御部３からの制御系シリアル信号を受信
したときには、先にＣＰＵパッケージ１１からの制御系
シリアル信号の処理中でなければ、ＣＰＵ識別ＩＤ３１
を多重した制御系シリアル信号を多重シリアル伝送路２
６を介して、スレーブ側パッケージ７〜９に送出する。
この間にＣＰＵパッケージ１１が動作し、スレーブ側パ
ッケージに制御系シリアル信号を送信しようとした場合
には、シリアル制御部３では上記および従来と同様に処
理を行い、先発優先処理インタフェース部５では、先に
送出したＣＰＵパッケージ１０の制御系シリアル信号に
対する応答がかえるまで次の送出は行わない。そこで後
発のＣＰＵパッケージ１１が送出した制御系シリアル信
号をメモリ６に一時的に保管を行う。保管している制御
系パッケージに対応するＣＰＵ２に対して特別ウエイト
をかける必要はない。
は、シリアル制御部３からの制御系シリアル信号を受信
したときには、先にＣＰＵパッケージ１１からの制御系
シリアル信号の処理中でなければ、ＣＰＵ識別ＩＤ３１
を多重した制御系シリアル信号を多重シリアル伝送路２
６を介して、スレーブ側パッケージ７〜９に送出する。
この間にＣＰＵパッケージ１１が動作し、スレーブ側パ
ッケージに制御系シリアル信号を送信しようとした場合
には、シリアル制御部３では上記および従来と同様に処
理を行い、先発優先処理インタフェース部５では、先に
送出したＣＰＵパッケージ１０の制御系シリアル信号に
対する応答がかえるまで次の送出は行わない。そこで後
発のＣＰＵパッケージ１１が送出した制御系シリアル信
号をメモリ６に一時的に保管を行う。保管している制御
系パッケージに対応するＣＰＵ２に対して特別ウエイト
をかける必要はない。
【００２５】第３に、先発で多重シリアル伝送路２６か
ら受信したＳＲパッケージ７〜９では、スレーブ側パッ
ケージ識別用ＩＤによりその信号を破棄するか取り込む
かを決定し、ＣＰＵ識別ＩＤによりＣＰＵパッケージ１
０からの制御系シリアル信号であることを識別しそれに
対応する処理を行う。ＳＲパッケージで受信の確認がで
きた際には、分離したＣＰＵ識別ＩＤ及びスレーブ側パ
ッケージ識別ＩＤをアドレスバス・データバスのシリア
ル信号に多重し、ＣＰＵパッケージ１０に対して応答を
する。
ら受信したＳＲパッケージ７〜９では、スレーブ側パッ
ケージ識別用ＩＤによりその信号を破棄するか取り込む
かを決定し、ＣＰＵ識別ＩＤによりＣＰＵパッケージ１
０からの制御系シリアル信号であることを識別しそれに
対応する処理を行う。ＳＲパッケージで受信の確認がで
きた際には、分離したＣＰＵ識別ＩＤ及びスレーブ側パ
ッケージ識別ＩＤをアドレスバス・データバスのシリア
ル信号に多重し、ＣＰＵパッケージ１０に対して応答を
する。
【００２６】第４に、先発のＣＰＵ１の制御系シリアル
バスに対する応答を受信したＣＰＵパッケージ１０内の
先発優先処理インタフェース部５は、その応答に対応す
るＣＰＵパッケージ１０内のシリアル制御部３にＣＰＵ
識別ＩＤを分離した制御系シリアルデータを返信する。
また、先発のＣＰＵパッケージ１０に対する応答を認識
したところで、先発優先処理インタフェース部５は、メ
モリ６に一時的に保管をしたＣＰＵパッケージ１１の制
御系シリアル信号を読み出し、その制御系シリアル信号
にＣＰＵ識別ＩＤを多重した制御系シリアル信号を多重
シリアル伝送路２６を介してＳＲパッケージ７〜９に送
出する。
バスに対する応答を受信したＣＰＵパッケージ１０内の
先発優先処理インタフェース部５は、その応答に対応す
るＣＰＵパッケージ１０内のシリアル制御部３にＣＰＵ
識別ＩＤを分離した制御系シリアルデータを返信する。
また、先発のＣＰＵパッケージ１０に対する応答を認識
したところで、先発優先処理インタフェース部５は、メ
モリ６に一時的に保管をしたＣＰＵパッケージ１１の制
御系シリアル信号を読み出し、その制御系シリアル信号
にＣＰＵ識別ＩＤを多重した制御系シリアル信号を多重
シリアル伝送路２６を介してＳＲパッケージ７〜９に送
出する。
【００２７】図３は本発明の主要部である先発優先処理
インタフェース部５の具体例を示すブロック構成図であ
る。
インタフェース部５の具体例を示すブロック構成図であ
る。
【００２８】図３を参照するに、先発優先処理インタフ
ェース部５は、ＣＰＵ用シリアルインタフェース回路６
４、６５、ＩＤ取込み回路６６、６７、これらのＩＤ取
込み回路６６、６７によって取込まれたＩＤを入力して
ＣＰＵ１、ＣＰＵ２のうちいずれが先にリクエスト信号
を発生したかを先発判定して後述の各セレクタを制御す
る先発判定、セレクタ制御回路６８、いずれか一方のＣ
ＰＵが先発動作中に他のＣＰＵからリクエストが発生し
たときに他のＣＰＵの制御系シリアル信号を待機用メモ
リ６に一時格納するように待機メモリ書込信号６１によ
って作動させられると共に、先発ＣＰＵの処理が終了し
たときにＣＰＵＩＤ付加、ＳＲパッケージ用入出力イン
タフェース回路７４より発生するメモリ読出制御信号６
２によって起動され、待機用メモリ６に一時的に格納さ
れた制御系シリアル信号を読出してＳＲパッケージ７〜
９に送出する機能を有する待機用メモリ入出力インタフ
ェース回路６９、各種セレクタ７０、７１、７２、７３
及びＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタフ
ェース回路７４を主として含み構成されている。
ェース部５は、ＣＰＵ用シリアルインタフェース回路６
４、６５、ＩＤ取込み回路６６、６７、これらのＩＤ取
込み回路６６、６７によって取込まれたＩＤを入力して
ＣＰＵ１、ＣＰＵ２のうちいずれが先にリクエスト信号
を発生したかを先発判定して後述の各セレクタを制御す
る先発判定、セレクタ制御回路６８、いずれか一方のＣ
ＰＵが先発動作中に他のＣＰＵからリクエストが発生し
たときに他のＣＰＵの制御系シリアル信号を待機用メモ
リ６に一時格納するように待機メモリ書込信号６１によ
って作動させられると共に、先発ＣＰＵの処理が終了し
たときにＣＰＵＩＤ付加、ＳＲパッケージ用入出力イン
タフェース回路７４より発生するメモリ読出制御信号６
２によって起動され、待機用メモリ６に一時的に格納さ
れた制御系シリアル信号を読出してＳＲパッケージ７〜
９に送出する機能を有する待機用メモリ入出力インタフ
ェース回路６９、各種セレクタ７０、７１、７２、７３
及びＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタフ
ェース回路７４を主として含み構成されている。
【００２９】次に先発優先処理インタフェース部５の動
作について説明するに、ここでは例えばＣＰＵパッケー
ジ１１のＣＰＵ２が先にＳＲパッケージに対して処理要
求（リクエスト）をしようとした場合（図１に示す状
態）の動作について記載する。
作について説明するに、ここでは例えばＣＰＵパッケー
ジ１１のＣＰＵ２が先にＳＲパッケージに対して処理要
求（リクエスト）をしようとした場合（図１に示す状
態）の動作について記載する。
【００３０】この場合には、バス２３からのＣＰＵ２の
制御系シリアル信号がＣＰＵ用シリアルインタフェース
回路６５に入力され、ＩＤ取込回路６７によってＣＰＵ
パッケージ１１のＩＤが先発判定、セレクタ制御回路６
８に取り込まれる。先発判定、セレクタ制御回路６８
は、ＣＰＵ２のＩＤにより先発ＣＰＵはＣＰＵ２と判定
をし、ＣＰＵ振分用ＳＥＬ信号６０によってＣＰＵ振分
セレクタ７１を、ＣＰＵパッケージ受信後のシリアルバ
ス５２上のＣＰＵパッケージ１１からの制御系シリアル
信号を選択するように作動させる。この際には待機用メ
モリ入出力インタフェース回路６９から出力されるＳＥ
Ｌ信号６３は、セレクタ７３がバス５６の制御系シリア
ル信号を選択するように機能する。しかして、セレクタ
７３から出力された制御系シリアル信号は、ＣＰＵＩＤ
付加、ＳＲパッケージ用入出力インタフェース回路７４
を介してＳＲパッケージ７〜９に転送される。
制御系シリアル信号がＣＰＵ用シリアルインタフェース
回路６５に入力され、ＩＤ取込回路６７によってＣＰＵ
パッケージ１１のＩＤが先発判定、セレクタ制御回路６
８に取り込まれる。先発判定、セレクタ制御回路６８
は、ＣＰＵ２のＩＤにより先発ＣＰＵはＣＰＵ２と判定
をし、ＣＰＵ振分用ＳＥＬ信号６０によってＣＰＵ振分
セレクタ７１を、ＣＰＵパッケージ受信後のシリアルバ
ス５２上のＣＰＵパッケージ１１からの制御系シリアル
信号を選択するように作動させる。この際には待機用メ
モリ入出力インタフェース回路６９から出力されるＳＥ
Ｌ信号６３は、セレクタ７３がバス５６の制御系シリア
ル信号を選択するように機能する。しかして、セレクタ
７３から出力された制御系シリアル信号は、ＣＰＵＩＤ
付加、ＳＲパッケージ用入出力インタフェース回路７４
を介してＳＲパッケージ７〜９に転送される。
【００３１】先発のＣＰＵパッケージ１１の処理中にＣ
ＰＵパッケージ１０からの処理要求信号が発生した場合
には、ＩＤ取込回路６６から取り込まれたＣＰＵパッケ
ージ１０のＩＤによって先発判定、セレクタ制御回路６
８は、ＣＰＵ振分用ＳＥＬ信号６０及び待機メモリ書込
制御信号１４によって、バス５１のＣＰＵパッケージ１
０の制御系シリアル信号をセレクタ７０、待機用メモリ
入出力インタフェース回路６９、バス２４を介して待機
用メモリ６に一時格納するように機能せしめる。
ＰＵパッケージ１０からの処理要求信号が発生した場合
には、ＩＤ取込回路６６から取り込まれたＣＰＵパッケ
ージ１０のＩＤによって先発判定、セレクタ制御回路６
８は、ＣＰＵ振分用ＳＥＬ信号６０及び待機メモリ書込
制御信号１４によって、バス５１のＣＰＵパッケージ１
０の制御系シリアル信号をセレクタ７０、待機用メモリ
入出力インタフェース回路６９、バス２４を介して待機
用メモリ６に一時格納するように機能せしめる。
【００３２】また、ＳＲパッケージは、ＣＰＵパッケー
ジ１１のＳＲパッケージに対する処理が終了したときに
は、ＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタフ
ェース回路７４、ＣＰＵ振分セレクタ７２、ＣＰＵ用シ
リアルインタフェース回路６５を介してＣＰＵパッケー
ジ１１に対して制御系シリアル信号による応答をする。
その応答を検出した場合には、ＣＰＵＩＤ付加、ＳＲパ
ッケージ用入出力インタフェース回路７４は後発のメモ
リ読出制御信号６２を待機用メモリ入出力インタフェー
ス回路６９に出力し、待機用メモリ６から一時的に格納
されたＣＰＵパッケージ１０の制御系シリアル信号を読
み出して、バス２５、待機用メモリ入出力インタフェー
ス回路６９、バス５５、セレクタ７３、ＣＰＵＩＤ付
加、ＳＲパッケージ用入出力インタフェース回路７４を
介してＳＲパッケージ７〜９に送出する。
ジ１１のＳＲパッケージに対する処理が終了したときに
は、ＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタフ
ェース回路７４、ＣＰＵ振分セレクタ７２、ＣＰＵ用シ
リアルインタフェース回路６５を介してＣＰＵパッケー
ジ１１に対して制御系シリアル信号による応答をする。
その応答を検出した場合には、ＣＰＵＩＤ付加、ＳＲパ
ッケージ用入出力インタフェース回路７４は後発のメモ
リ読出制御信号６２を待機用メモリ入出力インタフェー
ス回路６９に出力し、待機用メモリ６から一時的に格納
されたＣＰＵパッケージ１０の制御系シリアル信号を読
み出して、バス２５、待機用メモリ入出力インタフェー
ス回路６９、バス５５、セレクタ７３、ＣＰＵＩＤ付
加、ＳＲパッケージ用入出力インタフェース回路７４を
介してＳＲパッケージ７〜９に送出する。
【００３３】以上説明した本実施例においては、ＣＰＵ
パッケージが２個用いられている場合のものであるが、
３個以上用いる場合も同様に考えることができる。
パッケージが２個用いられている場合のものであるが、
３個以上用いる場合も同様に考えることができる。
【００３４】また図３に説明された先発優先処理インタ
フェース回路はほんの一例に過ぎず、この他にも種々の
構成が容易に想起され、図３に限定されるものでないこ
とは勿論である。
フェース回路はほんの一例に過ぎず、この他にも種々の
構成が容易に想起され、図３に限定されるものでないこ
とは勿論である。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
以上のような構成／動作を採ることにより、複数本存在
した制御系シリアル信号の伝送路を１系統化することが
でき、ＣＰＵパッケージとスレーブ側パッケージ間の信
号線の削減およびスレーブ側パッケージのインタフェー
ス回路の縮小によるハードウェア規模の削減を実現でき
る効果が得られる。
以上のような構成／動作を採ることにより、複数本存在
した制御系シリアル信号の伝送路を１系統化することが
でき、ＣＰＵパッケージとスレーブ側パッケージ間の信
号線の削減およびスレーブ側パッケージのインタフェー
ス回路の縮小によるハードウェア規模の削減を実現でき
る効果が得られる。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】本発明のフレームフォーマットの例を示す図で
ある。
ある。
【図３】本発明の主要部である先発優先処理インタフェ
ース部の一実施例を示すブロック構成図である。
ース部の一実施例を示すブロック構成図である。
【図４】従来技術の一例を示すブロック図である。
１…ＣＰＵ（ファームウエア）部 ２…ＣＰＵ（ファームウエア）部 ３…シリアル制御部 ４…シリアル制御部 ５…先発優先処理インタフェース部 ６…待機用メモリ ７…スレーブ側パッケージ ８…スレーブ側パッケージ ９…スレーブ側パッケージ １０…ＣＰＵ搭載パッケージ（ＣＰＵパッケージ） １１…ＣＰＵ搭載パッケージ（ＣＰＵパッケージ） ２０…ＣＰＵ１のアドレスバス、データバスおよびコン
トロール信号 ２１…ＣＰＵ２のアドレスバス、データバスおよびコン
トロール信号 ２２…ＣＰＵ１の制御系シリアル信号（バス） ２３…ＣＰＵ２の制御系シリアル信号（バス） ２４…待機用メモリへの書き込み側バスとコントロール
信号 ２５…待機用メモリへの読み込み側バスとコントロール
信号 ２６…多重シリアル伝送路 ３０…制御系シリアルバスのフレームフォーマット ３１…ＣＰＵ（Ｆ／Ｗ）識別用ＩＤ ５１、５２…ＣＰＵパッケージの受信後のシリアルバス
（下り） ５３、５４…ＣＰＵパッケージへの送信後のシリアルバ
ス（上り） ５５…待機用メモリからのシリアルデータ ５６…選択後のＣＰＵパッケージのシリアルバス ５７…ＳＲパッケージからの信号よりＣＰＵＩＤを除去
したバス ５８、５９…ＣＰＵからの信号受信有／無信号 ６０…ＣＰＵ振分用ＳＥＬ信号 ６１…待機メモリ書込制御信号 ６２…待機メモリ読出制御信号 ６３…ＳＥＬ信号 ６４、６５…ＣＰＵ用シリアルインタフェース回路 ６６、６７…ＩＤ取込み回路 ６８…先発判定回路、セレクタ制御回路 ６９…待機用メモリ入出力インタフェース回路 ７０…待機または出力セレクタ ７１…ＣＰＵ振分セレクタ（下り側） ７２…ＣＰＵ振分セレクタ（上り側） ７３…待機メモリ出力データ、ＣＰＵからの入力データ
振分セレクタ ７４…ＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタ
フェース回路
トロール信号 ２１…ＣＰＵ２のアドレスバス、データバスおよびコン
トロール信号 ２２…ＣＰＵ１の制御系シリアル信号（バス） ２３…ＣＰＵ２の制御系シリアル信号（バス） ２４…待機用メモリへの書き込み側バスとコントロール
信号 ２５…待機用メモリへの読み込み側バスとコントロール
信号 ２６…多重シリアル伝送路 ３０…制御系シリアルバスのフレームフォーマット ３１…ＣＰＵ（Ｆ／Ｗ）識別用ＩＤ ５１、５２…ＣＰＵパッケージの受信後のシリアルバス
（下り） ５３、５４…ＣＰＵパッケージへの送信後のシリアルバ
ス（上り） ５５…待機用メモリからのシリアルデータ ５６…選択後のＣＰＵパッケージのシリアルバス ５７…ＳＲパッケージからの信号よりＣＰＵＩＤを除去
したバス ５８、５９…ＣＰＵからの信号受信有／無信号 ６０…ＣＰＵ振分用ＳＥＬ信号 ６１…待機メモリ書込制御信号 ６２…待機メモリ読出制御信号 ６３…ＳＥＬ信号 ６４、６５…ＣＰＵ用シリアルインタフェース回路 ６６、６７…ＩＤ取込み回路 ６８…先発判定回路、セレクタ制御回路 ６９…待機用メモリ入出力インタフェース回路 ７０…待機または出力セレクタ ７１…ＣＰＵ振分セレクタ（下り側） ７２…ＣＰＵ振分セレクタ（上り側） ７３…待機メモリ出力データ、ＣＰＵからの入力データ
振分セレクタ ７４…ＣＰＵＩＤ付加、ＳＲパッケージ用入出力インタ
フェース回路
Claims (4)
- 【請求項１】 伝送装置内に複数系統存在するＣＰＵ搭
載パッケージ（以下ＣＰＵパッケージと略記する）と各
々のスレーブ側パッケージ（以下ＳＲパッケージと略記
する）とデータ通信を行なうための制御系シリアルバス
の非同期多重方式において、 前記複数系統存在するＣＰＵパッケージ内のシリアル制
御部がＣＰＵのアドレスバス・データバスを多重化して
生成する非同期の制御系シリアル信号をさらに先発優先
処理してＣＰＵ識別ＩＤを付加し制御系シリアル伝送路
１系統に対して多重化処理を行う先発優先処理インタフ
ェース部を持つＣＰＵパッケージと、 前記先発優先処理インタフェース部付きＣＰＵパッケー
ジと接続されるＳＲパッケージ内でＣＰＵ識別ＩＤおよ
びスレーブ側パッケージ識別ＩＤにより制御系シリアル
信号の送受信を制御する回路を持つＳＲパッケージと、 を有することを特徴とする制御系シリアルバスの非同期
多重方式。 - 【請求項２】 前記先発優先処理インタフェース部は、
前記複数のＣＰＵパッケージから発生する非同期の制御
系シリアル信号のうち先に発生した制御系シリアル信号
を多重シリアル伝送路を介してＳＲパッケージに送出
し、その間に後に発生した制御系シリアル信号を一時的
にメモリに保管し、前記先発のＣＰＵパッケージに対す
る応答を認識したときに、前記メモリに保管した前記後
発の制御系シリアル信号を読み出し、前記多重シリアル
伝送路を介して前記ＳＲパッケージに送出することを更
に特徴とする請求項１に記載の制御系シリアルバスの非
同期多重方式。 - 【請求項３】 非同期に動作している各種ＣＰＵパッケ
ージの各制御系シリアルバスインタフェースを一つのＣ
ＰＵパッケージに集中させ、該ＣＰＵパッケージ内で各
制御シリアル信号を先発優先処理することによって、先
に発生したシリアル信号に１系統化したシリアル伝送路
を独占させてＳＲパッケージとデータ通信を行わせ、後
発の制御系シリアル信号を待機用メモリに保存し、前記
先発の制御系シリアル信号の通信が終了した後に、前記
待機用メモリに保存された前記後発のシリアル信号の処
理を行うことを特徴とした制御系シリアルバスの非同期
多重方式。 - 【請求項４】 前記制御系シリアル信号にＣＰＵ識別Ｉ
Ｄを多重して１系統化してシリアル伝送路に送出するこ
とを更に特徴とする請求項３に記載の制御系シリアルバ
スの非同期多重方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12069796A JPH09305535A (ja) | 1996-05-15 | 1996-05-15 | 制御系シリアルバスの非同期多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12069796A JPH09305535A (ja) | 1996-05-15 | 1996-05-15 | 制御系シリアルバスの非同期多重方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305535A true JPH09305535A (ja) | 1997-11-28 |
Family
ID=14792748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12069796A Pending JPH09305535A (ja) | 1996-05-15 | 1996-05-15 | 制御系シリアルバスの非同期多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305535A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339800B1 (en) | 1997-12-30 | 2002-01-15 | Hyundai Electronics Industries | Method for transmitting data between a microprocessor and an external memory module by using combined serial/parallel process |
| KR100718082B1 (ko) * | 2005-10-07 | 2007-05-16 | 삼성전자주식회사 | 멀티포트 ｉ2ｃ 컨트롤러 및 그의 동작제어방법 |
| CN100338845C (zh) * | 2004-12-24 | 2007-09-19 | 上海协同科技股份有限公司 | 用串行同步通信总线进行内部通信的输入输出模块 |
-
1996
- 1996-05-15 JP JP12069796A patent/JPH09305535A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339800B1 (en) | 1997-12-30 | 2002-01-15 | Hyundai Electronics Industries | Method for transmitting data between a microprocessor and an external memory module by using combined serial/parallel process |
| CN100338845C (zh) * | 2004-12-24 | 2007-09-19 | 上海协同科技股份有限公司 | 用串行同步通信总线进行内部通信的输入输出模块 |
| KR100718082B1 (ko) * | 2005-10-07 | 2007-05-16 | 삼성전자주식회사 | 멀티포트 ｉ2ｃ 컨트롤러 및 그의 동작제어방법 |
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