JP3516422B2 - データ通信アダプタ内の別のバスのテンプレートを使用して周辺回路をｒｉｓｃバスにインターフェースするためのシステムおよび方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信システ
ムに関し、具体的には、ＲＩＳＣ（縮小命令セット・コ
ンピュータ／サイクル）バスをＣＩＳＣ（複合命令セッ
ト・コンピュータ）周辺回路にインターフェースするた
めのシステムに関する。

【０００２】

【従来の技術】通信の世界では、送受信するデータ量の
増大に対処するために、ますます強力なプロセッサを使
用する必要がある。したがって、今後考案される新プロ
セッサは、高速かつ大容量というデータ交換の２つの主
な特性を提供しなければならない。

【０００３】ＲＩＳＣプロセッサは、最も強力なプロセ
ッサの１つである。これは、３３ＭＨｚまたは６６ＭＨ
ｚの高周波で、３２ビットのデータ・バスを用いて動作
できる。したがって、ＲＩＳＣプロセッサは、急激に拡
大する技術分野になると期待される。縮小命令セット・
コンピュータ／サイクルを提供することによって、高度
に効率的なコンピュータ・システムを考案することがで
きる。これらは、通信システムのシステム・バスをイン
ターフェースするための、現在のネットワーク通信コン
トローラ構成要素に使用される。しかし、ＲＩＳＣプロ
セッサは、プロセッサとその周辺機器の間の通信を可能
にするために、特定の制御信号とタイミング図を含む特
定のインターフェース・バスを使用する。したがって、
通常の非ＲＩＳＣプロセッサ（ＣＩＳＣプロセッサとも
称する）用に現在設計されている周辺機器へのＲＩＳＣ
プロセッサの直接接続は、特に、ＣＩＳＣバスが従来の
インテル（INTEL）バス構造に適合し、ＲＩＳＣ環境の
ものと異なる、アドレス・バスから分離された非多重化
データ・バス、共通制御線、制御信号およびタイミング
図を含む時には、直接的には不可能である。

【０００４】ＲＩＳＣバスから出る信号と通常のＣＩＳ
Ｃ周辺回路によって交換される信号の間の直接変換を可
能にするインターフェース回路を提供することが所望さ
れる。技術的現状でしばしば使用される解決の１つが、
図１のように、ＲＩＳＣプロセッサと８０ｘ８８マイク
ロプロセッサによって共用される二重ポートＲＡＭと内
部通信プロトコルを実施することである。このような環
境では、データは、８ビットＣＩＳＣバス８上でネット
ワーク通信コントローラ７と８０ｘ８８プロセッサ１１
の両方の制御の下でネットワーク回線６から二重ポート
ＲＡＭ９へ転送され、その後、３２ビットＲＩＳＣバス
１２上でＲＩＳＣプロセッサ１３の制御の下で二重ポー
トＲＡＭ９からメモリ・アダプタ１４に転送される。こ
の二重ポートＲＡＭ９は、アービタ１０およびコントロ
ーラ１０の実施を必要とし、このどちらもが、性能を低
下させる。その結果、必要な多数の構成要素が、通信ア
ダプタ内のデータ転送の性能を低下させる。

【０００５】本発明は、下記の注意点を考慮に入れるこ
とによって考案された：ＣＩＳＣバス・インターフェー
スを使用する既存のデータ・ネットワーク通信構成要素
のすべてを、追加の開発なしに、したがって、３２ビッ
ト通信構成要素の新しいセットを開発せずに、ＲＩＳＣ
環境で再利用することができる。

【０００６】

【発明が解決しようとする課題】本発明が解決しようと
する問題は、ＲＩＳＣバス上に存在するＲＩＳＣ信号
を、通常のＣＩＳＣ周辺回路上で使用可能な制御／デー
タ／アドレス信号の組に変換するための単純で効率的な
変換キャッシュ回路を提供することである。

【０００７】

【課題を解決するための手段】この問題は、請求項１お
よび請求項７に記載の本発明による方法および装置によ
って解決される。簡潔に言えば、ＣＩＳＣインターフェ
ース・バスを使用する、ネットワークに接続された周辺
回路に、ＲＩＳＣインターフェース・バスを使用するＲ
ＩＳＣプロセッサをインターフェースするための、デー
タ通信アダプタ内の変換キャッシュ回路であって、前記
ＲＩＳＣインターフェース・バスが、両方向多重化アド
レス／データ・バスとＲＩＳＣ制御線とを含み、第１発
振器によって定義された周波数で動作し、前記ＣＩＳＣ
インターフェース・バスが、別々のデータ・バスおよび
アドレス・バスと、制御線とを含み、第１発振器より低
速で走行する第２発振器によって定義される第２周波数
で動作し、前記変換回路および前記ＲＩＳＣプロセッサ
が、メモリ・コントローラを介して記憶装置に前記ＲＩ
ＳＣインターフェース・バスによって接続され、前記変
換回路が、 ・前記両方向多重化バス上でＲＩＳＣプロセッサからお
よび前記メモリ・コントローラからアドレスおよびデー
タを受け取って、ＣＩＳＣタイミング図を尊重しながら
これらを別々に前記ＣＩＳＣデータ・バスおよびアドレ
ス・バス上で周辺回路に送り、これによって、前記ＲＩ
ＳＣプロセッサが前記周辺回路の内部レジスタへの読書
動作のためのアクセスを得られるようにするための第１
手段と、 ・周辺回路からの前記ＣＩＳＣアドレス・バス上のアド
レスおよびデータと前記ＣＩＳＣデータ・バス上のデー
タとを受け取って、ＲＩＳＣタイミング図を尊重しなが
らこれらを前記両方向多重化ＲＩＳＣバス上でメモリ・
コントローラを介してＲＩＳＣプロセッサおよび記憶装
置へ送り、これによって、前記周辺回路が記憶装置への
読書動作のためのアクセスを得られるようにするための
第２手段と を含む、変換キャッシュ回路を提供する。

【０００８】ＲＩＳＣプロセッサが前記周辺回路の内部
レジスタへの読書動作のためのアクセスを得られるよう
にするために変換回路と共に使用される変換方法には、 ・前記周辺回路の内部レジスタへの書込み動作または読
取り動作のいずれが行われるかを示すため、ＲＩＳＣプ
ロセッサからの読書制御信号ＲＳ＿Ｗ／Ｒを活動化する
ステップと、 ・前記内部レジスタへの読取り動作または書込み動作を
可能にするため、前記ＲＩＳＣプロセッサからの第１制
御信号ＲＳ＿ＡＤＳおよび第２制御信号ＲＳ＿ＢＬＡＳ
Ｔを活動化して、それらから第３制御信号ＡＳ＿ＥＮを
生成する第１制御論理機構に送るステップと、 ・ＲＩＳＣプロセッサからのアドレスをアドレス復号回
路および第１バッファに送るために、前記第３制御信号
ＡＳ＿ＥＮに応答する第１ラッチ上で前記アドレスを受
け取るステップであって、アドレス復号回路および第１
バッファの両方が、ＲＩＳＣプロセッサが読取り動作ま
たは書込み動作のために内部レジスタのアクセスを希望
する時にＲＩＳＣプロセッサによって非活動化される第
４制御信号ＲＳ＿ＨＬＤＡに応答することを特徴とし、
前記アドレス復号回路が、前記周辺回路にチップ選択制
御信号ＩＯ＿ＣＳを供給することによって内部レジスタ
のうちでＲＩＳＣプロセッサがアクセスを希望するもの
を選択するために、前記第３制御信号ＡＳ＿ＥＮにも応
答することを特徴とする、前記アドレスを受け取るステ
ップと、 ・ＲＩＳＣプロセッサからの前記読書制御信号ＲＳ＿Ｗ
／Ｒおよび前記チップ選択制御信号ＩＯ＿ＣＳに応答し
て、第２制御論理回路からの活動化信号ＯＥ＿Ｄ＿ＩＯ
を生成するステップと、 ・ＲＩＳＣプロセッサから送られたデータを周辺回路に
送るため前記活動化信号ＯＥ＿Ｄ＿ＩＯに応答する第２
バッファに、前記データを受け取るステップと、 ・前記チップ選択信号ＩＯ＿ＣＳに応答して、第１状態
機械から作動可能信号ＩＯ＿ＲＤＹを生成するステップ
と、 ・データを内部レジスタに書き込む準備ができているこ
とを知らせるため、周辺回路への前記作動可能信号ＩＯ
＿ＲＤＹおよび前記チップ選択信号ＩＯ＿ＣＳに応答し
て、第３制御論理回路から第５制御信号ＩＯ＿ＷＲを生
成するステップと、 ・データを内部レジスタから読み取る準備ができている
ことを知らせるため、前記周辺回路へのＲＩＳＣプロセ
ッサの第２制御信号ＲＳ＿ＢＬＡＳＴおよび読書制御信
号ＲＳ＿Ｗ／Ｒに応答して、ＯＲゲートから第６制御信
号ＩＯ＿ＲＤを生成するステップと、 ・前記周辺回路の選択された内部レジスタから前記バス
上に出力されたデータを前記両方向多重化アドレス／デ
ータＲＩＳＣバス上に送る第３バッファへ、前記データ
を送るステップと、 ・読取り動作または書込み動作が完了したことを知らせ
るため、前記チップ選択信号ＩＯ＿ＣＳおよび前記作動
可能信号ＩＯ＿ＲＤＹに応答して、第４バッファからＲ
ＩＳＣプロセッサへの信号を生成するステップと が含まれる。

【０００９】本発明による方法は、さらに、周辺回路が
記憶装置への読書動作のためのアクセスを得ることを可
能にする。これには、 ・メモリ・コントローラの第７制御信号ＲＳ＿ＲＤＹと
周辺回路からの第８制御信号ＳＣＣ＿ＡＤＳとに応答す
る第４制御論理回路から、前記ＲＩＳＣバス・インター
フェースを前記ＣＩＳＣバス・インターフェースに同期
化させるために、同期信号ＳＹＮＣ＿ＢＵＳを生成する
ステップと、 ・前記周辺回路が記憶装置のアクセスを希望する時に、
前記第１制御信号ＲＳ＿ＡＤＳおよび前記第２制御信号
ＲＳ＿ＢＬＡＳＴを活動化するため、ＲＩＳＣプロセッ
サによって活動化される前記第４制御信号ＲＳ＿ＨＬＤ
Ａの活動化にどちらもが応答する第５バッファおよび第
６バッファへ、前記同期信号ＳＹＮＣ＿ＢＵＳおよび前
記第７制御信号ＲＳ＿ＲＤＹに応答する第２状態機械か
ら、それぞれ２つの制御信号Ｍ＿ＢＬＡＳＴおよびＭ＿
ＡＤＳを生成するステップと、 ・信号Ｍ＿ＡＤＳに応答する第７バッファから、前記両
方向多重化ＲＩＳＣバス上でメモリ・コントローラへ、
前記周辺回路によって送られたアドレスを送るステップ
と、 ・周辺回路から読取り動作または書込み動作の制御信号
ＳＣＣ＿Ｗ／Ｒを受け取り、前記第４制御信号ＲＳ＿Ｈ
ＬＤＡに応答する第８バッファから、メモリ・コントロ
ーラへ、読書信号を生成するステップと、 ・書込み動作のため周辺回路から記憶装置へのデータの
伝送を可能にするため、前記第２制御信号ＲＳ＿ＢＬＡ
ＳＴの活動化の間、ＯＲゲートから前記第３バッファへ
の活動信号を生成するステップと、 ・読取り動作のため記憶装置から周辺回路へのデータの
伝送を可能にするため、前記第２バッファに接続された
第２ラッチへ、前記メモリ・コントローラの前記第７制
御信号ＲＳ＿ＲＤＹに応答する第５制御論理回路から制
御信号Ｄ＿ＳＴＢを生成するステップと、 ・書込み動作または読取り動作の完了について前記周辺
回路に知らせるため、前記同期信号ＳＹＮＣ＿ＢＵＳの
非活動化に応答して第３ラッチから第９制御信号ＳＣＣ
＿ＲＤＹを生成するステップと が含まれる。

【００１０】

【発明の実施の形態】図２は、Ｅ１／Ｔ１通信カードを
提供するために変換回路が使用される、本発明の好まし
い実施例を示す図である。このようなカードは、２．０
４８Ｍビット／秒で動作する欧州通信ネットワーク（Ｅ
１）または１．５４４Ｍビット／秒で動作する米国通信
ネットワーク（Ｔ１）のいずれかに使用することのでき
る高速通信アダプタとして既知である。

【００１１】この図では、Ｅ１／Ｔ１通信アダプタが、
シーメンス（SIEMENS）社が市販するＰＲＡＣＴ（Prima
ry Rate Adapter Clock Generator and Transceiver）
チップ２２０によって、高速ネットワークと通信する。
この回路は、一方では通信のXmit（送信）対とRCV（受
信）対との電気的インターフェースを提供するものとし
て通信技術の当業者に周知である。もう一方では、ＰＲ
ＡＣＴチップ２２０は、送受信データを担持するパルス
符号変調（ＰＣＭ）キャリア・リンクを提供する。ＰＲ
ＡＣＴチップ２２０は、やはりシーメンス社が市販する
ＡＣＦＡ（Advanced CMOS Frame Aligner）チップ２１
０と通信する。ＡＣＦＡチップ２１０は、ＰＲＡＣＴチ
ップ２２０によって生成されたＰＣＭキャリアの時分割
多重（ＴＤＭ）信号への変換を提供し、このＴＤＭ信号
は、シーメンス社が供給するシリアル通信コントローラ
（ＳＣＣ）チップ２００によって処理される。ＳＣＣチ
ップ２００は、３２個の独立の並列通信時間スロットの
組でのＴＤＭリンクの変換を提供する。ＡＣＦＡチップ
２１０は、両方向マスタ／スレーブ・バス・キャッシュ
回路（以下、変換回路と称する）１４０を介してＲＩＳ
Ｃプロセッサ１００によってプログラムされる必要があ
るが、ＳＣＣチップ２００は、それ自体の初期設定のた
めにそれ自体の制御信号を生成することに留意された
い。したがって、ＡＣＦＡチップ２１０は、スレーブ・
モードで動作することがわかり、ＳＣＣチップ２００
は、マスタ・モードで動作する。ＳＣＣチップ２００の
内部で生成される内部制御信号は、その中に配置された
直接メモリ・アクセス（ＤＭＡ）回路によって作られ
る。ＳＣＣチップ２００とＡＣＦＡチップ２１０の両方
が、従来のインテル・バス構造に適合するＣＩＳＣバス
を使用する。このバスには、多重化されないデータ・バ
ス、アドレス・バスおよび共通制御バスが含まれ、共通
制御バスには、共通のchip select（チップ選択）、W/R
（読書）、Hold（ホールド）、ＨＬＤＡ（ホールド確
認）信号とクロック信号が含まれる。さらに、このバス
は、ＣＩＳＣバスの特定のタイミング（Ｔ１、Ｔ２、Ｔ
３、Ｔ４および低速入出力用のＴＷ（待機））に従って
動作する。

【００１２】本発明は、Ｅ１／Ｔ１アダプタの実施専用
のこれらのチップの特定の使用に制限されないことに留
意されたい。技能を有する者であれば、ＰＲＡＣＴ、Ａ
ＣＦＡおよびＳＣＣチップと機能的に同等なものを使用
することができる。より一般的に言えば、本発明は、通
信アダプタに制限されない。

【００１３】本発明の好ましい実施例では、両方向マス
タ／スレーブ・バス・キャッシュ回路である変換回路１
４０が、ＲＩＳＣプロセッサ１００のバスと、ＡＣＦＡ
チップ２１０およびＳＣＣチップ２００に接続された一
般的なＣＩＳＣバスとに存在する信号の変換をもたら
す。共用メモリ１３０は、メモリ・コントローラ１２０
を介して、ＲＩＳＣプロセッサ１００と、キャッシュ回
路としての変換回路１４０経由のＳＣＣチップ２００の
両方によって共用される

【００１４】図３は、本発明による通信アダプタの構造
の完全なわかりやすい図を得るために必要な、図４ない
し図９の配置を示す図である。

【００１５】最初に、Ｅ１／Ｔ１アダプタの実施例を説
明し、その後、スレーブ・モードとマスタ・モードでの
書込み動作と読取り動作を説明する。読取り動作と書込
み動作に関して、ＲＩＳＣプロセッサ１００は必ずスレ
ーブ動作を実行するが、ＳＣＣチップ２００はマスタ動
作を実行することに留意されたい。

【００１６】本発明の好ましい実施例のハードウェア
を、これから説明する。

【００１７】Ｅ１／Ｔ１通信回線は、送信対と受信対の
２対からなる。送信対は、変圧器２３０を介してＰＲＡ
ＣＴチップ２２０の出力ピンＸ１およびＸ２に接続され
る。受信対は、変圧器２４０を介してＰＲＡＣＴチップ
２２０のピンＲ１およびＲ２に接続される。ＰＲＡＣＴ
チップ２２０は、発振器２５０によって供給される自励
クロックを入力ＣＬＫピンで受け取る。

【００１８】反対側では、ＰＲＡＣＴチップ２２０は、
それぞれＡＣＦＡチップ２１０の出力ピンＸ１およびＸ
２に接続される２つの入力ピンＩ１およびＩ２を有す
る。その出力ピンＯ１およびＯ２も、それぞれＡＣＦＡ
チップ２１０の入力ピンＲ１およびＲ２に接続される。

【００１９】データ経路は、ＳＣＣチップ２００まで継
続する。ＡＣＦＡチップ２１０は、それぞれＳＣＣチッ
プ２００の出力ピンＸ１およびＸ２に接続される２つの
入力ピンＩ１およびＩ２を有し、ＡＣＦＡチップ２１０
の出力ピンＯ１およびＯ２は、それぞれＳＣＣチップ２
００の入力ピンＲ１およびＲ２に接続される。

【００２０】ＡＣＦＡチップ２１０は、ＲＩＳＣプロセ
ッサ１００によってプログラムされる周辺入出力スレー
ブである。ＡＣＦＡチップ２１０のプログラミング・イ
ンターフェースは、アドレス・バス６５０に接続される
４ビットの入力ピンＡ０ないしＡ３、データ・バス６６
０に接続される両方向８ビットのピンＤ０ないしＤ７、
チップ選択信号を受け取る入力ピン−ＣＳ、書込み信号
を受け取る入力ピン−ＷＲおよび読取り信号を受け取る
−ＲＤからなる。信号名の前の記号「−」は、その信号
がロー・アクティブであることを意味することに留意さ
れたい。たとえば、信号ＲＳ＿Ｗ／−Ｒは、この信号が
ハイ・レベルの時に書込み動作が選択され、ロー・レベ
ルの時に読取り動作が選択されることを意味する。

【００２１】ＡＣＦＡチップ２１０のピンＡ０ないしＡ
３は、それが接続されるアドレス・バス６５０の３２ビ
ットのうちの最初の４ビットを必要とする。このアドレ
ス・バス６５０は、７４ＡＬＳ２４４タイプのバッファ
６２０の出力ピンＯＵＴ０ないしＯＵＴ３１に接続さ
れ、ＳＣＣチップ２００の出力ピンＳＣＣ＿Ａ０ないし
ＳＣＣ＿Ａ３１に接続される。バッファ６２０の入力ピ
ンＩＮ０ないしＩＮ３１は、バス６５１を介して７４Ａ
ＬＳ３７７タイプのラッチ６１０の出力ピンＯＵＴ０な
いしＯＵＴ３１に接続される。アドレス復号論理回路６
３０のピンＩＮ２４ないしＩＮ３１は、３２ビットのバ
ス６５１の最後の８ビットを必要とする。ラッチ６１０
の入力ピンＩＮ０ないしＩＮ３１は、両方向多重化アド
レス／データ・バス６００を介して、ピンＲＳ＿ＡＤ０
ないしＲＳ＿ＡＤ３１によってＲＩＳＣプロセッサ１０
０に接続される。

【００２２】ＡＣＦＡチップ２１０のピンＤ０ないしＤ
７は、それが接続されるデータ・バス６６０の３２ビッ
トのうちの最初の８ビットを必要とする。このデータ・
バス６６０は、両方向８ビット・データ・バスとしての
データ・バス６６０を介して、スレーブ・モードでの書
込み動作のために７４ＡＬＳ２４４タイプのバッファ４
１０の出力ピンＯＵＴ０ないしＯＵＴ３１へ、スレーブ
・モードでの読取り動作のために７４ＡＬＳ２４４タイ
プのバッファ４２０の入力ピンＩＮ０ないしＩＮ３１
へ、および、ＳＣＣチップ２００の入力ピンＳＣＣ＿Ｄ
０ないしＳＣＣ＿Ｄ３１へ、接続される。バッファ４２
０の出力ピンＯＵＴ０ないしＯＵＴ３１は、両方向多重
化アドレス／データ・バス６００に接続される。バッフ
ァ４１０の入力ピンＩＮ０ないしＩＮ３１は、バス６６
１を介して７４ＡＬＳ３７７タイプのラッチ４００の出
力ピンＯＵＴ０ないしＯＵＴ３１に接続される。ラッチ
４００の入力ピンＩＮ０ないしＩＮ３１も、両方向多重
化アドレス／データ・バス６００に接続される。

【００２３】ＡＣＦＡチップ２１０のチップ選択ピン−
ＣＳは、アドレス復号論理回路６３０の出力ピン−ＣＳ
２からの信号−ＩＯ＿ＣＳを受け取る。ＡＣＦＡチップ
２１０の入力書込みピン−ＷＲも、制御論理回路５１０
の出力ピンＯＵＴからの信号−ＩＯ＿ＷＲを受け取る。

【００２４】この制御論理回路５１０の第１の入力ピン
ＩＮ１は、リード１０８を介してＲＩＳＣプロセッサ１
００の出力読書ピンＲＳ＿Ｗ／−Ｒに接続され、制御論
理回路５１０の第２の入力ピンＩＮ２は、リード１０５
を介してＲＩＳＣプロセッサ１００の出力ブラスト・ピ
ン−ＲＳ＿ＢＬＡＳＴに接続される。この制御論理回路
５１０の第３の入力ピンＩＮ３は、状態機械５２０の出
力ピンＯＵＴから−ＩＯ＿ＲＤＹ信号を受け取り、この
制御論理回路５１０の第４の入力ピンＩＮ４は、アドレ
ス復号論理回路６３０の出力ピン−ＣＳ２に接続され、
信号−ＩＯ＿ＣＳを受け取る。

【００２５】状態機械５２０の出力ピンＯＵＴは、７４
ＡＬＳ１２５タイプのバッファ５３０の入力に信号−Ｉ
Ｏ＿ＲＤＹを供給する。状態機械５２０の第１入力ピン
ＩＮ１は、アドレス復号論理回路６３０の出力ピン−Ｃ
Ｓ２から信号−ＩＯ＿ＣＳを受け取る。状態機械５２０
の第２入力ピンＩＮ２は、リード１０７を介して、ＲＩ
ＳＣプロセッサ１００からクロック信号ＲＳ＿ＣＬＫを
受け取る。

【００２６】バッファ５３０は、リード１０３を介して
ピン−ＲＳ＿ＲＤＹによってＲＩＳＣプロセッサ１００
に、−ＲＳ＿ＲＤＹと称する作動可能信号を出力する。
そのイネーブル入力ピンは、アドレス復号論理回路６３
０の出力ピン−ＣＳ２から信号−ＩＯ＿ＣＳを受け取
る。

【００２７】ＡＣＦＡチップ２１０は、３入力ＯＲゲー
ト５４０の出力からＡＣＦＡチップの内部レジスタに読
み込むための信号−ＩＯ＿ＲＤを受け取る、−ＲＤと称
する読取り入力ピンを有する。この３入力ＯＲゲート５
４０の第１、第２および第３の入力ピンは、それぞれ、
アドレス復号論理回路６３０の出力ピン−ＣＳ２からの
信号−ＩＯ＿ＣＳ、リード１０８を介する読書信号ＲＳ
＿Ｗ／−Ｒおよび、ＲＩＳＣプロセッサ１００からのリ
ード１０５を介する−ＲＳ＿ＢＬＡＳＴと称するブラス
ト信号を受け取る。

【００２８】バッファ４２０の出力イネーブル入力ピン
（−ＯＥ）は、２入力ＡＮＤゲート４６０の出力に接続
される。前記２入力ＡＮＤゲート４６０の入力の一方
は、３入力ＯＲゲート４５０の出力ピンに接続される。
もう一方の入力は、３入力ＯＲゲート５４０の出力ピン
から−ＩＯ＿ＲＤ信号を受け取る。

【００２９】同じ形で、バッファ４１０の出力イネーブ
ル入力ピン（−ＯＥ）は、２入力ＡＮＤゲート４９０の
出力に接続される。前記２入力ＡＮＤゲート４９０の入
力の一方は、制御論理回路５００の出力ピンＯＵＴから
信号ＯＥ＿Ｄ＿ＩＯを受け取る。２入力ＡＮＤゲート４
９０のもう一方の入力は、ＳＣＣチップ２００からリー
ド１１５を介して、ＳＣＣ＿Ｗ／−Ｒと称する出力読書
信号を受け取る。前記制御論理回路５００の第１入力ピ
ンＩＮ１は、ＲＩＳＣプロセッサ１００からリード１０
８を介して読書信号ＲＳ＿Ｗ／−Ｒを受け取る。その第
２入力ピンＩＮ２は、アドレス復号論理回路６３０の出
力ピン−ＣＳ２から信号−ＩＯ＿ＣＳを受け取る。

【００３０】ラッチ４００のＣＬＫ制御入力ピンは、Ｒ
ＩＳＣプロセッサ１００からリード１０７を介してクロ
ック信号ＲＳ＿ＣＬＫを受け取る。ラッチ４００の−Ｓ
ＴＢと称するストローブ制御入力ピンは、制御論理回路
４３０の出力ピンＯＵＴに接続される。

【００３１】バッファ６２０の出力イネーブル入力ピン
（−ＯＥ）は、ＲＩＳＣプロセッサ１００からリード１
０６を介して、ＲＳ＿ＨＬＤＡと称する出力ホールド確
認信号（ＨＬＤＡ）を受け取る。

【００３２】ラッチ６１０のＣＬＫ制御入力ピンは、Ｒ
ＩＳＣプロセッサ１００からリード１０７を介してクロ
ック信号ＲＳ＿ＣＬＫを受け取る。ラッチ６１０のスト
ローブ制御入力ピン−ＳＴＢは、制御論理回路６４０の
出力ピンＯＵＴから信号ＡＳ＿ＥＮを受け取る。制御論
理回路６４０の入力ピンＩＮ１は、ＲＩＳＣプロセッサ
１００からリード１０４を介して−ＲＳ＿ＡＤＳと称す
るアドレス・ストローブ信号を受け取る。この制御論理
回路６４０の入力ピンＩＮ２は、リード１０５を介して
ＢＬＡＳＴ信号を受け取り、そのイネーブル入力ピン−
ＥＮは、リード１０６を介してＲＩＳＣプロセッサ１０
０からＨＬＤＡ信号を受け取る。

【００３３】アドレス復号論理回路６３０のイネーブル
入力ピンＥＮ１は、制御論理回路６４０の出力ピンＯＵ
Ｔから信号ＡＳ＿ＥＮを受け取り、そのイネーブル入力
ピンＥＮ２は、ＲＩＳＣプロセッサ１００からリード１
０６を介してＨＬＤＡ信号を受け取る。

【００３４】マスタ・モードでは、ＳＣＣチップ２００
は、マスタ周辺機器として動作する。これは、ＤＭＡが
その構成要素に組み込まれることを意味する。ＳＣＣチ
ップ２００のバス・インターフェース・システムは、ア
ドレス・バス６５０に接続された、ＳＣＣ＿Ａ０ないし
ＳＣＣ＿Ａ３１と称する３２ビット出力アドレス・バス
と、データ・バス６６０に接続された、ＳＣＣ＿Ｄ０な
いしＳＣＣ＿Ｄ３１と称する両方向３２ビット・データ
・バスと、制御線群からなる。この制御線群は、リード
１１６上のＳＣＣ＿ＡＲと称する動作要求入力信号、リ
ード１１７上のＳＣＣ＿ＣＬＫと称するクロック入力信
号、リード１１３上の−ＳＣＣ＿ＲＤＹと称する作動可
能入力信号、リード１１４上の−ＳＣＣ＿ＡＤＳと称す
るアドレス・ストローブ出力信号、リード１１５上のＳ
ＣＣ＿Ｗ／−Ｒと称する読書出力信号、リード１０２上
のＳＣＣ＿ＨＯＬＤと称するバス要求出力信号、リード
１０６上のＳＣＣ＿ＨＬＤＡと称するバス・ホールド確
認入力信号、リード１０１上のＳＣＣ＿ＩＮＴと称する
割込み出力信号および、開始アドレス符号化入力バスＣ
０ないしＣ４の専用である。

【００３５】アドレス・バス６５０は、ＳＣＣチップ２
００によって生成されたアドレスを、７４ＡＬＳ２４４
タイプのバッファ３６０の入力バスＩＮ０ないしＩＮ３
１に送り、このバッファ３６０の出力バスＯＵＴ０ない
しＯＵＴ３１は、両方向多重化アドレス／データ・バス
６００に接続される。

【００３６】ＳＣＣチップ２００のＳＣＣ＿ＡＲと称す
る動作要求入力信号は、リード１１６を介してアドレス
復号論理回路６３０の出力ピン−ＣＳ１に接続される。
さらに、ＳＣＣ＿ＣＬＫと称するクロック入力信号が、
発振器３４０の出力ピンに接続され、この発振器３４０
は、リード１１７に自励クロックを供給する。この出力
ピンは、制御論理回路３１０の入力ピンＩＮ１とラッチ
３５０の入力ピンＣＬＫの両方にも接続される。

【００３７】−ＳＣＣ＿ＲＤＹと称する作動可能入力信
号は、リード１１３を介してラッチ３５０の出力ピンＱ
に接続される。ラッチ３５０の入力ピンＤは、制御論理
回路３１０の出力ピンＯＵＴから信号ＳＹＮＣ＿ＢＵＳ
を受け取り、前記信号は、状態機械３００の入力ピンＩ
Ｎ１にも送られる。−ＲＳ＿ＲＤＹと称するＲＩＳＣプ
ロセッサ１００の作動可能信号は、リード１０３を介し
て、制御論理回路３１０の入力ＩＮ３と、状態機械３０
０の入力ＩＮ２の両方に送られる。そのピンＩＮ３によ
って、状態機械３００は、リード１０７を介してＲＩＳ
Ｃプロセッサ１００のクロック信号を受け取る。

【００３８】ＳＣＣチップ２００は、そのピン−ＳＣＣ
＿ＡＤＳによって、リード１１４を介して制御論理回路
３１０の入力ピンＩＮ２と制御論理回路４３０の入力ピ
ンＩＮ１の両方に、アドレス・ストローブ出力信号を送
る。制御論理回路４３０の入力ピンＩＮ２は、リード１
１５を介して、ＳＣＣ＿Ｗ／−Ｒと称するＳＣＣチップ
２００の読書出力信号を受け取り、前記信号は、２入力
ＡＮＤゲート４９０の第２入力ピン、インバータ４７０
の入力ピンおよび、７４ＡＬＳ１２６タイプのバッファ
４８０の入力ピンにも送られる。制御論理回路４３０の
入力ピンＩＮ３は、リード１０３を介してＲＩＳＣプロ
セッサ１００から作動可能信号を受け取るピン−ＲＳ＿
ＲＤＹに接続される。バッファ４８０の出力ピンは、リ
ード１０８を介してＲＳ＿Ｗ／−Ｒと称するＲＩＳＣプ
ロセッサ１００の読書ピンに接続される。ＲＩＳＣプロ
セッサ１００のＨＬＤＡ信号は、ピンＲＳ＿ＨＬＤＡに
よって、リード１０６を介して、バッファ４８０のイネ
ーブル・ピンと、インバータ４４０の入力ピンの両方に
送られ、このインバータ４４０の出力ピンは、３入力Ｏ
Ｒゲート４５０の入力の１つに接続される。３入力ＯＲ
ゲート４５０の第２入力は、リード１０５を介してＲＩ
ＳＣプロセッサ１００の−ＲＳ＿ＢＬＡＳＴピンに接続
され、３入力ＯＲゲート４５０の第３入力は、インバー
タ４７０の出力ピンに接続される。

【００３９】ＳＣＣチップ２００は、システム・バスへ
のアクセスを要求するためリード１０２を介してＲＳ＿
ＨＯＬＤと称するＲＩＳＣプロセッサ１００の入力への
ホールド信号を送る出力ピンＳＣＣ＿ＨＯＬＤを有す
る。バス確認入力信号ＨＬＤＡは、ＲＩＳＣプロセッサ
１００のＲＳ＿ＨＬＤＡピンからリード１０６を介して
ＳＣＣチップ２００のＳＣＣ＿ＨＬＤＡピンに受け取ら
れる。割込み信号は、ＳＣＣチップ２００から、ピンＳ
ＣＣ＿ＩＮＴによって、リード１０１を介してＲＩＳＣ
プロセッサ１００のピンＲＳ＿ＩＮＴに送られる。

【００４０】バッファ３６０の出力イネーブル入力ピン
（−ＯＥ）は、状態機械３００の出力ピンＯＵＴ２から
信号Ｍ＿ＡＤＳを受け取り、前記出力ピンは、７４ＡＬ
Ｓ１２６タイプのバッファ３３０の入力ピンにも接続さ
れる。バッファ３３０の出力ピンは、リード１０４を介
してＲＩＳＣプロセッサ１００の−ＲＳ＿ＡＤＳピンに
接続され、そのイネーブル・ピンは、リード１０６を介
してＲＩＳＣプロセッサ１００のＲＳ＿ＨＬＤＡに接続
される。状態機械３００の出力ピンＯＵＴ１は、信号Ｍ
＿ＢＬＡＳＴを７４ＡＬＳ１２６タイプのバッファ３２
０の入力ピンに送り、バッファ３２０の出力は、リード
１０５を介してＲＩＳＣプロセッサ１００のＲＳ＿ＢＬ
ＡＳＴピンに信号ＢＬＡＳＴを送る。バッファ３２０の
イネーブル・ピンは、リード１０６を介してＲＩＳＣプ
ロセッサ１００のピンＲＳ＿ＨＬＤＡからホールド確認
信号を受け取る。

【００４１】システム・メモリは、メモリ・コントロー
ラ１２０（ＩＢＭ部品番号34G1519）と、下で説明する
ようにメモリ・コントローラ１２０に接続される共用メ
モリ１３０からなる。

【００４２】両方向３２ビット・データ・バスＤ０ない
しＤ３１は、メモリ・コントローラ１２０と共用メモリ
のダイナミックＲＡＭの間でデータを伝える。単一方向
１２ビット・アドレス・バスＡ０ないしＡ１１は、メモ
リ・コントローラ１２０から共用メモリ１３０へアドレ
スを伝える。同じ形で、２つの実体の間の４つの制御線
すなわち、共用メモリ１３０の入力書込みリード（−Ｗ
Ｒ）が、メモリ・コントローラ１２０の書込みリード
（−ＷＲ）からの書込み信号の受取りを可能にし、共用
メモリ入力の出力イネーブル・ピン（−ＯＥ）が、メモ
リ・コントローラ１２０の出力読取りリード（−ＲＤ）
からの読取り信号の受取りを可能にし、共用メモリ入力
の行アドレス信号リード（−ＲＡＳ）と列アドレス信号
リード（−ＣＡＳ）が、メモリ・コントローラ１２０出
力の行アドレス信号（−ＲＡＳ）および列アドレス信号
リード（−ＣＡＳ）からの行および列に対して相対的な
データの受取りを可能にする。

【００４３】このメモリ・コントローラ１２０は、変換
回路１４０の内部システム・バスおよび制御線にも接続
される。アドレスおよびデータは、３２ビットの両方向
多重化アドレス／データ・バス６００を介してピンＡＤ
０ないしＡＤ３１上で前記メモリ・コントローラ１２０
によって受け取られ、制御信号は、下記の形で送られ
る。メモリ・コントローラ１２０は、変換回路１４０ま
たはＲＩＳＣプロセッサ１００のいずれかに、リード１
０３を介してピン−ＲＤＹ上で作動可能信号を出力す
る。メモリ・コントローラ１２０は、変換回路１４０ま
たはＲＩＳＣプロセッサ１００のいずれかから、リード
１０８を介してピンＷ／−Ｒ上で入力読書信号を受け取
る。ブラスト信号は、リード１０５を介して変換回路１
４０またはＲＩＳＣプロセッサ１００のいずれかから、
−ＢＬＡＳＴと称するピンで受け取られ、アドレス・ス
トローブ信号は、リード１０４を介して変換回路１４０
またはＲＩＳＣプロセッサ１００のいずれかから、−Ａ
ＤＳと称するピンで受け取られる。入力クロック信号
は、ＲＩＳＣプロセッサ１００のピンＲＳ＿ＣＬＫから
リード１０７を介して受け取られる。

【００４４】発振器１１０の出力ピンは、ＲＩＳＣプロ
セッサ１００の入力ピンＳＣＬＫに接続されて、クロッ
ク信号を送る。

【００４５】以下の異なる動作の説明を理解するために
は、メモリ・コントローラ１２０がアドレッシングされ
ない時に、その作動可能出力信号、ピン−ＲＤＹとその
両方向多重化アドレス／データ・バス６００のピンＡＤ
０ないしＡＤ３１が、フロートしていることに留意され
たい。

【００４６】本発明に従って実行されるマスタ・モード
およびスレーブ・モードによる読取り動作と書込み動作
を、関連する図面に従って説明する。

【００４７】変換回路１４０の内部動作は、ＲＩＳＣバ
スと一般的なＣＩＳＣバスの間の変換を提供するために
実行される。この完全な開示は、ＲＩＳＣプロセッサ１
００がＡＣＦＡチップ２１０の内部レジスタをプログラ
ミングするＷＲＩＴＥ＿ＳＬＡＶＥ（書込みスレーブ）
動作を逐次説明することによって実行される。同じ形
で、ＲＥＡＤ＿ＳＬＡＶＥ（読取りスレーブ）動作によ
って、ＲＩＳＣプロセッサ１００がＡＣＦＡチップ２１
０の内容を読み取れるようになる。ＷＲＩＴＥ＿ＭＡＳ
ＴＥＲ（書込みマスタ）動作を用いると、ＳＣＣチップ
２００が、共用メモリ１３０に１ワードを書き込めるよ
うになる。逆に、ＲＥＡＤ＿ＭＡＳＴＥＲ（読取りマス
タ）動作を用いると、ＳＣＣチップ２００が共用メモリ
１３０から１ワードを読み取れるようになる。

【００４８】本明細書のこの部分では、信号の名前が、
ＳＣＣチップ、ＡＣＦＡチップ、ＲＩＳＣプロセッサ、
メモリ・コントローラおよびメイン・メモリのピンに関
連付けられる。前に述べたように、信号名の前の「−」
記号は、その信号がロー・アクティブであることを意味
することに留意されたい。たとえば、信号ＲＳ＿Ｗ／−
Ｒは、この信号がハイ・レベルの時に書込み動作が選択
され、ロー・レベルの時に読取り動作が選択されること
を意味する。

【００４９】Ｉ）スレーブ・モードでの書込み動作（Ｗ
ＲＩＴＥ＿ＳＬＡＶＥ動作） ＷＲＩＴＥ＿ＳＬＡＶＥ動作を、図１０、図１１および
図１２を参照して説明する。この動作によって、ＲＩＳ
Ｃプロセッサ１００は、ＡＣＦＡチップ２１０の内部レ
ジスタへパラメータを書き込めるようになる。これを、
図１０に示されたタイミング図に関連して説明する。さ
らに、図１１では、後で詳細に説明するスレーブ制御信
号（ＡＳ＿ＥＮ、−ＯＥ＿Ｄ＿ＩＯおよび−ＩＯ＿Ｗ
Ｒ）を生成するのに使用される３つの制御論理回路（６
４０、５００および５１０）を説明し、図１２では、状
態機械５２０の基本動作を説明する。

【００５０】ＲＩＳＣプロセッサ１００が、ＡＣＦＡチ
ップ２１０内に置かれた１つの内部レジスタのプログラ
ムを希望すると仮定する。ＲＩＳＣプロセッサ１００
は、リード１０８上にＲＳ＿Ｗ／−Ｒを出力し、リード
１０４を介してピン−ＲＳ＿ＡＤＳ上でアドレス・スト
ローブ信号を活動化し、その内部クロックに従って、リ
ード１０５を介してピン−ＲＳ＿ＢＬＡＳＴ上でブラス
ト信号を活動化する。この例では、ＲＩＳＣ内部タイミ
ング・クロックを２５ＭＨｚにセットする。

【００５１】−ＲＳ＿ＡＤＳ信号が活動化されている
間、ＲＩＳＣプロセッサ１００は、ＡＣＦＡチップ２１
０のレジスタのアドレスを、両方向多重化アドレス／デ
ータ・バス６００上に出力する。このアドレスは、ＳＴ
Ｂストローブ入力信号の立ち上がりエッジで、ラッチ６
１０にラッチされる。この制御信号は、制御論理回路６
４０の出力（図１０ではＡＳ＿ＥＮ）から受け取られ
る。書込みスレーブ動作の場合、ＲＩＳＣプロセッサ１
００は、ＲＳ＿ＨＬＤＡ信号を活動化せず、したがっ
て、制御論理回路６４０の出力がイネーブルされる。こ
の出力信号ＡＳ＿ＥＮは、−ＲＳ＿ＡＤＳ信号の立ち上
がりエッジで活動化され、−ＲＳ＿ＢＬＡＳＴ信号の立
ち上がりエッジで非活動化される。

【００５２】ラッチされたアドレスは、アドレス復号論
理回路６３０の入力バスに送られ、バッファ６２０経由
でアドレス・バス６５０を介してＡＣＦＡチップ２１０
に送られる。バッファ６２０の出力イネーブル・ピン
は、ＲＩＳＣプロセッサ１００のＲＳ＿ＨＬＤＡ出力リ
ードに接続される。書込みスレーブ動作の場合、ＲＩＳ
Ｃプロセッサ１００は、ＲＳ＿ＨＬＤＡ信号を活動化せ
ず、したがって、バッファ６２０がイネーブルされる。

【００５３】アドレス復号論理回路６３０によって受け
取られたアドレスが、復号され、−ＣＳ２チップ選択制
御信号（図１０では−ＩＯ＿ＣＳ）が、活動化され、し
たがって、ＲＩＳＣプロセッサ１００がアクセスを希望
するＡＣＦＡチップ２１０のレジスタが選択される。こ
の復号動作が実行されるのは、アドレス復号論理回路６
３０のＥＮ２イネーブル入力ピンへリード１０６を介し
て送られるＲＳ＿ＨＬＤＡ信号が、ＲＩＳＣプロセッサ
１００によって非活動のままに保たれるからである。さ
らに、アドレス復号論理回路６３０のＥＮ１イネーブル
入力ピンは、活動化された信号ＡＳ＿ＥＮを受け取る。

【００５４】その後、リード１０５上でＲＳ＿ＢＬＡＳ
Ｔ信号を活動化している間に、ＲＩＳＣプロセッサ１０
０は、ＡＣＦＡチップ２１０の内部レジスタにロードす
るデータを、両方向多重化アドレス／データ・バス６０
０上に生成する。後者のバスの内容は、ラッチ４００を
介して送られる。というのは、そのＳＴＢストローブ入
力ピンが、ＲＩＳＣプロセッサ１００の書込みスレーブ
動作のために制御論理回路４３０によって非活動化され
ているからである。ラッチ４００の出力は、バッファ４
１０を介してデータ・バス６６０上でＡＣＦＡチップ２
１０に送られる。これが達成されるのは、活動化信号
が、制御論理回路５００から２入力ＡＮＤゲート４９０
を介してバッファ４１０の出力イネーブル・ピンに送ら
れるからである。この制御論理回路５００は、図１０で
−ＯＥ＿Ｄ＿ＩＯと称する信号を生成する。この信号
は、ＲＩＳＣプロセッサ１００がＡＣＦＡチップ２１０
への書込み動作を行う時にアドレス復号論理回路６３０
のＣＳ２出力ピンで生成される信号の立ち下がりエッジ
で活動化され、アドレス復号論理回路６３０のＣＳ２出
力ピンで生成される信号の立ち下がりエッジで非活動化
される。

【００５５】ＡＣＦＡチップ２１０の書込み入力ピン
（−ＷＲ）は、制御論理回路５１０の出力ピンに接続さ
れており、本発明の好ましい実施例ではインテル８０８
８に適合するＣＩＳＣタイミング仕様に従う書込み信号
を受け取る。

【００５６】制御論理回路５１０は、図１０で−ＩＯ＿
ＷＲと称する信号を生成する。この信号は、ＲＩＳＣプ
ロセッサ１００がＡＣＦＡチップ２１０への書込み動作
を行う時に−ＲＳ＿ＢＬＡＳＴ信号の立ち下がりエッジ
で活動化され、状態機械５２０によって生成される作動
可能信号（図１０の−ＩＯ＿ＲＤＹ）の立ち下がりエッ
ジで非活動化される。

【００５７】ＡＣＦＡチップ２１０の書込み入力ピン
（ーＷＲ）へ送られる書込み信号の立ち上がりエッジ
で、データ・バス６６０に担持されたデータが、ＡＣＦ
Ａチップ２１０に記憶される。この時、１クロック・パ
ルス幅が、状態機械５２０によって生成され、このパル
スが、バッファ５３０を介してリード１０３上で−ＲＳ
＿ＲＤＹ入力ピンに送られ、このバッファ５３０は、ア
ドレス復号論理回路６３０の−ＣＳ２出力ピンで生成さ
れる信号によって活動化される。ＲＩＳＣプロセッサ１
００は、このパルスを検出し、ＡＣＦＡチップ２１０に
ロードされるデータが完了したことを知らされる。その
後、ＲＩＳＣプロセッサ１００は、リード１０８上のＲ
Ｓ＿Ｗ／−Ｒ信号とリード１０５上の−ＲＳ＿ＢＬＡＳ
Ｔ信号を非活動化し、これらの信号は、３つの制御論理
回路（６４０、５００および５１０）に送られ、信号Ａ
Ｓ＿ＥＮ、−ＯＥ＿Ｄ＿ＩＯ、−ＩＯ＿ＷＲおよび−Ｉ
Ｏ＿ＣＳは、遊休状態に戻る。

【００５８】上の説明は、ＲＩＳＣプロセッサ１００に
よるあらゆる種類のＣＩＳＣ周辺機器での書込み動作を
もたらすように直裁に適合させることができることに留
意されたい。したがって、本発明は、別の通信チップを
プログラムする可能性を実現するのに使用できる。ま
た、本発明は、多目的情報処理システム（ＩＨＳ）に接
続された周辺回路での書込み動作を可能にするのに使用
できる。

【００５９】図１１は、３つの制御論理回路（６４０、
５００および５１０）によって生成される信号ＡＳ＿Ｅ
Ｎ、−ＯＥ＿Ｄ＿ＩＯおよび−ＩＯ＿ＷＲを示す図であ
る。この図からわかるように、制御論理回路６４０は、
信号−ＲＳ＿ＡＤＳ（リード１０４）を受け取る入力Ｉ
Ｎ１、信号−ＲＳ＿ＢＬＡＳＴ（リード１０５）を受け
取る入力ＩＮ２および、ＲＩＳＣプロセッサからのホー
ルド確認信号ＲＳ＿ＨＬＤＡを受け取るイネーブル入力
ピン−ＥＮを有する。制御論理回路６４０は、出力信号
ＡＳ＿ＥＮを生成する。制御論理回路５００は、信号Ｒ
Ｓ＿Ｗ／−Ｒ（リード１０８）を受け取る入力ＩＮ１、
信号−ＩＯ＿ＣＳ（アドレス復号論理回路６３０から）
を受け取る入力ＩＮ２を有し、信号−ＯＥ＿Ｄ＿ＩＯを
出力する。制御論理回路５１０は、信号ＲＳ＿Ｗ／−Ｒ
（リード１０８）を受け取る入力ＩＮ１、信号−ＲＳ＿
ＢＬＡＳＴ（リード１０５）を受け取る入力ＩＮ２、信
号−ＩＯ＿ＲＤＹ（状態機械５２０から）を受け取る入
力ＩＮ３および、信号−ＩＯ＿ＣＳ（アドレス復号論理
回路６３０から）を受け取る入力ＩＮ４を有する。制御
論理回路５１０は、出力信号−ＩＯ＿ＷＲを生成する。

【００６０】図１２は、本発明による状態機械５２０の
実施例を示す図である。この状態機械５２０は、アドレ
ス復号論理回路６３０によって生成された信号−ＩＯ＿
ＣＳを受け取る入力ＩＮ１と、ＲＩＳＣプロセッサ１０
０からのクロック信号ＲＳ＿ＣＬＫを受け取る入力ＩＮ
２を有し、出力信号−ＩＯ＿ＲＤＹを生成する。

【００６１】本発明の好ましい実施例によれば、状態機
械５２０は、６つの状態（状態０ないし状態５）を有す
る。状態機械５２０は、ＲＩＳＣプロセッサから２５Ｍ
Ｈｚの周波数でリード１０７を介して受け取るクロック
信号ＲＳ＿ＣＬＫと、アドレス復号論理回路６３０によ
って生成される信号−ＩＯ＿ＣＳに従って動作する。状
態機械５２０は、信号−ＩＯ＿ＣＳがハイ・レベルであ
る限り、状態０を保つ。信号−ＩＯ＿ＣＳが活性化され
る（ロー・レベルになる）時に、状態機械５２０は、状
態１に移り、連続的に状態４まで移行し、この状態４
で、１クロックの間ＩＯ＿ＲＤＹ信号を０にセットす
る。その後、この状態機械は、信号−ＩＯ＿ＣＳがハイ
・レベルになった時に状態０に戻る。

【００６２】ＩＩ）スレーブ・モードでの読取り動作
（ＲＥＡＤ＿ＳＬＡＶＥ動作） ＲＥＡＤ＿ＳＬＡＶＥ動作によって、ＲＩＳＣプロセッ
サ１００は、ＡＣＦＡチップ２１０の内部レジスタのパ
ラメータを読み取ることができるようになる。これを、
図１３のタイミング図に関連して説明する。

【００６３】ＲＩＳＣプロセッサ１００が、ＡＣＦＡチ
ップ２１０内に置かれた１つの内部レジスタの読取りを
希望すると仮定する。ＲＩＳＣプロセッサ１００は、リ
ード１０８上にＲＳ＿Ｗ／−Ｒ信号を出力し、また、リ
ード１０４上で−ＲＳ＿ＡＤＳ信号を活動化し、内部ク
ロックに従ってリード１０５上の−ＲＳ＿ＢＬＡＳＴ信
号を活動化する。

【００６４】−ＲＳ＿ＡＤＳ信号を活動化している間、
ＲＩＳＣプロセッサ１００は、両方向多重化アドレス／
データ・バス６００上にＡＣＦＡチップ２１０のアドレ
スを出力する。このアドレスは、ＳＴＢストローブ入力
信号の立ち上がりエッジで、ラッチ６１０にラッチされ
る。この制御信号は、制御論理回路６４０の出力（図１
３ではＡＳ＿ＥＮ）から受け取られる。読取りスレーブ
動作の場合、ＲＩＳＣプロセッサ１００は、ＲＳ＿ＨＬ
ＤＡ信号を活動化せず、したがって、制御論理回路６４
０の出力がイネーブルされる。この出力信号は、−ＲＳ
＿ＡＤＳ信号の立ち上がりエッジで活動化され、−ＲＳ
＿ＢＬＡＳＴ信号の立ち上がりエッジで非活動化され
る。

【００６５】ラッチされたアドレスは、アドレス復号論
理回路６３０の入力バスと、バッファ６２０経由でＡＣ
ＦＡチップ２１０のアドレス・バス６５０とに送られ
る。バッファ６２０の出力イネーブル・ピンは、ＲＩＳ
Ｃプロセッサ１００のＲＳ＿ＨＬＤＡ出力ピンに接続さ
れる。読取りスレーブ動作の場合、ＲＩＳＣプロセッサ
１００はＲＳ＿ＨＬＤＡ信号を活動化せず、したがっ
て、バッファ６２０がイネーブルされる。

【００６６】アドレス復号論理回路６３０によって受け
取られたアドレスが復号され、図１３では−ＩＯ＿ＣＳ
と称する−ＣＳ２チップ選択信号が活動化され、したが
って、ＲＩＳＣプロセッサ１００がアクセスを希望する
ＡＣＦＡチップ２１０のレジスタが選択される。この復
号動作が実行されるのは、アドレス復号論理回路６３０
のＥＮ２イネーブル入力ピンに送られるＲＳ＿ＨＬＤＡ
信号が、ＲＩＳＣプロセッサ１００によって非活動状態
に保たれるからである。さらに、イネーブル入力ピンＥ
Ｎ１は、制御論理回路６４０の出力で生成される活動化
された信号を受け取る。

【００６７】ＡＣＦＡチップ２１０の読取り入力ピン
（−ＲＤ）は、３入力ＯＲゲート５４０の出力に接続さ
れており、本発明の好ましい実施例ではインテル８０８
８に適合するＣＩＳＣタイミング仕様に従う読取り信号
−ＩＯ＿ＲＤを受け取る。

【００６８】３入力ＯＲゲート５４０は、図１３で−Ｉ
Ｏ＿ＲＤと称する信号を生成する。この信号は、ＲＩＳ
Ｃプロセッサ１００がＡＣＦＡチップ２１０の内部レジ
スタを読み取る時の−ＲＳ＿ＢＬＡＳＴ信号の立ち下が
りエッジで活動化され、−ＲＳ＿ＢＬＡＳＴ信号の立ち
上がりエッジで非活動化される。

【００６９】その後、活動状態の読取り入力信号を受け
取っている間、ＡＣＦＡチップ２１０は、アクセス・タ
イムと称する遅延Ｔ１の後に、データ・バス６６０上に
選択されたレジスタの内容を出力する。その後、このデ
ータは、バッファ４２０を介して両方向多重化アドレス
／データ・バス６００に送られる。これが達成されるの
は、３入力ＯＲゲート５４０から２入力ＡＮＤゲート４
６０を介してバッファ４２０の出力イネーブル・ピンに
活動化信号が送られるからである。

【００７０】ＡＣＦＡチップ２１０の選択されたレジス
タの内容が両方向多重化アドレス／データ・バス６００
上で使用可能である間に、状態機械５２０によって１ク
ロック・パルス幅が生成される。このパルスは、バッフ
ァ５３０を介してＲＩＳＣプロセッサ１００の−ＲＳ＿
ＲＤＹ入力ピンに送られ、バッファ５３０は、アドレス
復号論理回路６３０の−ＣＳ２出力ピンで生成される信
号−ＩＯ＿ＣＳによって活動化される。

【００７１】ＲＩＳＣプロセッサ１００は、このパルス
を検出し、ＡＣＦＡチップ２１０の選択されたレジスタ
の内容を両方向多重化アドレス／データ・バス６００上
で読み取り、リード１０８上のそのＲＳ＿Ｗ／−Ｒ信号
とリード１０５上の−ＲＳ＿ＢＬＡＳＴ信号を非活動化
する。この両方の信号は、それぞれ、３入力ＯＲゲート
５４０および制御論理回路６４０に送られ、その後、信
号−ＩＯ＿ＲＤ、−ＩＯ＿ＣＳおよびＡＳ＿ＥＮが遊休
状態に戻る。

【００７２】上の説明は、あらゆる種類のＣＩＳＣ周辺
機器でのＲＩＳＣプロセッサ１００への読取り動作をも
たらすように直裁に適合させることができることに留意
されたい。したがって、本発明は、別の通信チップをプ
ログラムする可能性を実現するのに使用できる。また、
本発明は、多目的情報処理システム（ＩＨＳ）に接続さ
れた周辺機器での読取り動作を可能にするのに使用でき
る。

【００７３】マスタ・アクセスは、ＳＣＣチップ２００
の統合直接メモリ・アクセスによって実行されるメモリ
・コントローラへの書込み動作または読取り動作であ
る。変換回路１４０（またはキャッシュ回路）は、マス
タ３２ビット両方向データ転送を処理する。

【００７４】ＩＩＩ）マスタ・モードでの書込み動作
（ＷＲＩＴＥ＿ＭＡＳＴＥＲ動作） ＷＲＩＴＥ＿ＭＡＳＴＥＲ動作によって、ＳＣＣチップ
２００は、メモリ・コントローラ１２０を介して共用メ
モリ１３０にパラメータを書き込めるようになる。これ
を、図１４および図１５を参照して説明する。さらに、
図１６および図１７によって、後に詳細を説明するマス
タ制御信号（ＳＹＮＣ＿ＢＵＳ、−Ｍ＿ＢＬＡＳＴおよ
び−Ｍ＿ＡＤＳ）の生成に使用される制御論理回路３１
０および状態機械３００を説明する。

【００７５】ＳＣＣチップ２００が、共用メモリ１３０
への書込みを希望すると仮定する。マスタ周辺機器であ
るＳＣＣチップ２００は、ＳＣＣ＿ＨＯＬＤバス要求信
号のリード１０２を活動化することによってシステム・
バスを要求する。後者の信号の発生時には、ＲＩＳＣプ
ロセッサ１００が、下記の３つの作業を実行する。第１
に、ＲＩＳＣプロセッサ１００は、その現サイクルを終
了する、すなわち、たとえば書込み動作を実行中である
と仮定すると、ＲＩＳＣプロセッサ１００は、その書込
み動作を完了してから両方向多重化アドレス／データ・
バス６００を解放する。第２に、ＲＩＳＣプロセッサ１
００は、リード１０３上の−ＲＳ＿ＲＤＹ信号、リード
１０４上の−ＲＳ＿ＡＤＳ信号、リード１０５上のＲＳ
＿ＢＬＡＳＴ信号およびリード１０８上のＲＳ＿Ｗ／−
Ｒ信号と、両方向多重化アドレス／データ・バス６００
の両方をトライステート（高インピーダンス）化する。
最後に、ＲＩＳＣプロセッサ１００は、両方向多重化ア
ドレス／データ・バス６００が解放されたことをＳＣＣ
チップ２００に知らせるために、リード１０６上のＲＳ
＿ＨＬＤＡバス確認信号を活動化する。その後、ＳＣＣ
チップ２００は、−ＳＣＣ＿ＡＤＳアドレス・ストロー
ブ信号とＳＣＣ＿Ｗ／−Ｒ書込み信号を活動化する。さ
らに、ＳＣＣチップ２００は、ＳＣＣ＿Ａ０ないしＳＣ
Ｃ＿Ａ３１ピンを介して、データが格納される共用メモ
リ１３０のアドレス・ロケーションをアドレス・バス６
５０上に生成する。格納されるデータも、両方向多重化
アドレス／データ・バス６６０上に生成される。

【００７６】ＳＣＣチップ２００のタイミングは、発振
器３４０によって生成されるクロック信号（リード１１
７上のＳＣＣ＿ＣＬＫ）によって制御されるが、メモリ
・コントローラ１２０のタイミングは、ＲＩＳＣプロセ
ッサ１００を駆動する発振器１１０によって制御される
ことに留意されたい。また、ＲＩＳＣプロセッサ１００
を駆動する発振器１１０は、通常は発振器３４０より高
速で動作することに留意されたい。メモリ・コントロー
ラ１２０とＳＣＣチップ２００の両方の同期化は、制御
論理回路３１０によって達成される。この目的のため、
制御論理回路３１０は、ＳＹＮＣ＿ＢＵＳ信号を作る。
このＳＹＮＣ＿ＢＵＳ信号は、ＳＣＣチップ２００がリ
ード１１４上に−ＳＣＣ＿ＡＤＳ信号を生成する時に活
動化され、メモリ・コントローラ１２０が−ＲＳ＿ＲＤ
Ｙ制御信号を生成する時に非活動化される。ＳＹＮＣ＿
ＢＵＳ信号が活動化されている時には、状態機械３００
が、その出力ＯＵＴ２を介して信号Ｍ＿ＡＤＳを生成
し、前記信号が、バッファ３３０に送られ、リード１０
４上の−ＲＳ＿ＡＤＳの活動化をもたらす。同様に、状
態機械３００は、その出力ＯＵＴ１を介して信号Ｍ＿Ｂ
ＬＡＳＴを生成し、前記信号が、バッファ３２０に送ら
れ、リード１０５上の−ＲＳ＿ＢＬＡＳＴの活動化をも
たらす。これが達成されるのは、バッファ３２０および
バッファ３３０の両方の制御リードが、ＲＩＳＣプロセ
ッサ１００によって活動化されたリード１０６上のＲＳ
＿ＨＬＤＡ信号を受け取るからである。

【００７７】さらに、メモリ・コントローラ１２０は、
バッファ４８０を介して、ＳＣＣチップ２００によって
生成されたＳＣＣ＿Ｗ／−Ｒ書込み信号を受け取る。こ
れが達成されるのは、バッファ４８０の制御リードが、
ＲＩＳＣプロセッサ１００によって活動化されたリード
１０６上のＲＳ＿ＨＬＤＡ信号を受け取るからである。

【００７８】ＳＣＣチップ２００によってアドレス・バ
ス６５０上に生成されたメモリ・アドレスは、バッファ
３６０を介して両方向多重化アドレス／データ・バス６
００上でメモリ・コントローラ１２０に送られる。これ
は、−ＲＳ＿ＡＤＳ信号が活動化されている間に達成さ
れる。というのは、バッファ３６０の出力イネーブル
（−ＯＥ）ピンが、状態機械３００によってそのピンＯ
ＵＴ２で生成された出力信号を受け取るからである。こ
のアドレスは、状態機械３００によって生成される−Ｒ
Ｓ＿ＡＤＳが活動化されている間に限って両方向多重化
アドレス／データ・バス６００上で使用可能になること
に留意されたい。共用メモリ１３０に格納される、ＳＣ
Ｃチップ２００によって生成されたデータも、バッファ
４２０を介して両方向多重化アドレス／データ・バス６
００によってメモリ・コントローラ１２０に送られる。
これは、バッファ４２０の出力イネーブル（−ＯＥ）ピ
ンが、２入力ＡＮＤゲート４６０によって生成された活
動化信号を受け取る時に実行される。この活動化信号
は、ＷＲＩＴＥ＿ＭＡＳＴＥＲ動作中に、−ＲＳ＿ＢＬ
ＡＳＴ信号（３入力ＯＲゲート４５０の第１入力に送ら
れる）が活動化されている間に活動状態の信号を生成す
る前記３入力ＯＲゲート４５０から来る。前に述べたよ
うに、マスタ・モードは、ＲＳ＿ＨＬＤＡ信号の活動化
をもたらすが、書込みモードは、ＳＣＣ＿Ｗ／−Ｒ信号
の活動化を特徴とする。この２つの制御信号ＲＳ＿ＨＬ
ＤＡおよびＳＣＣ＿Ｗ／−Ｒは、それぞれインバータ４
４０または４７０を介して３入力ＯＲゲート４５０の対
応する入力に送られる。したがって、メモリ・コントロ
ーラは、必要な制御信号のすべてならびに共用メモリ１
３０に格納されるデータおよび格納を行わなければなら
ない適切なアドレスを入手可能にされる。その後、共用
メモリ１３０内で、記憶が行われる。

【００７９】この時、メモリ・コントローラ１２０は、
書込み動作の完了を表すリード１０３上の１クロック幅
のパルス−ＲＳ＿ＲＤＹを生成する。このパルスは、状
態機械３００のＩＮ２入力ピンおよび制御論理回路３１
０のＩＮ３入力ピンによって検出される。したがって、
制御論理回路３１０は、ラッチ３５０のＤ入力ピンに送
られるＳＹＮＣ＿ＢＵＳ信号を非活動化する。したがっ
て、このラッチ３５０は、−ＳＣＣ＿ＲＤＹ信号を活動
化し、この信号がＳＣＣチップ２００に送られて、ＳＣ
Ｃチップ２００に共用メモリ１３０へのデータのロード
が完了したことを知らせる。その後、ＳＣＣチップ２０
０は、リード１１５上のＳＣＣ＿Ｗ／−Ｒ信号ならびに
リード１０２上のＳＣＣ＿ＨＯＬＤ信号を非活動化す
る。このホールド信号は、ＭＡＳＴＥＲ＿ＷＲＩＴＥ動
作が完了したことをＲＩＳＣプロセッサ１００に知らせ
るために非活動化される。この信号は、ＲＩＳＣプロセ
ッサ１００によって検出され、このＲＩＳＣプロセッサ
１００が、システム・バスの制御を取り戻すためにリー
ド１０６上のＲＳ＿ＨＬＤＡ信号を非活動化する。

【００８０】図１６は、リード１１７上のＳＣＣ＿ＣＬ
Ｋ信号を受け取る入力ＩＮ１、リード１１４上の−ＳＣ
Ｃ＿ＡＤＳ信号を受け取る入力ＩＮ２、および、リード
１０３上の−ＲＳ＿ＲＤＹ信号を受け取る入力ＩＮ３の
３つの入力に従って信号ＳＹＮＣ＿ＢＵＳを生成する制
御論理回路３１０の実施例を示す図である。

【００８１】図１７は、本発明による状態機械３００の
実施例を示す図である。この状態機械は、制御論理回路
３１０からの信号ＳＹＮＣ＿ＢＵＳを受け取る入力ＩＮ
１、リード１０３上の信号−ＲＳ＿ＲＤＹを受け取る入
力ＩＮ２、および、リード１０７上の信号ＲＳ＿ＣＬＫ
を受け取る入力ＩＮ３の３つの入力を有する。この状態
機械は、２つの出力信号−Ｍ＿ＢＬＡＳＴおよび−Ｍ＿
ＡＤＳを生成する。

【００８２】本発明の好ましい実施例によれば、この状
態機械は、５つの状態（状態０ないし状態４）を有す
る。この状態機械は、２５ＭＨｚの周波数のリード１０
７上のクロック信号ＲＳ＿ＣＬＫ、−ＲＳ＿ＲＤＹ信号
および制御論理回路３１０によって生成されるＳＹＮＣ
＿ＢＵＳ信号に従って動作する。この状態機械は、信号
ＳＹＮＣ＿ＢＵＳが０である限り、状態０に保たれる。
この信号ＳＹＮＣ＿ＢＵＳが活動化される時には、状態
機械は状態１に移行し、出力信号Ｍ＿ＡＤＳを０にセッ
トし、連続的に状態３まで通過し、状態３で、この状態
機械２がＭ＿ＢＬＡＳＴを０にセットし、ＲＳ＿ＲＤＹ
がハイ・レベルに保たれている限りこの状態にとどま
る。ＲＳ＿ＲＤＹが０に戻る時に、この状態機械は状態
４に移り、ＳＹＮＣ＿ＢＵＳ信号がハイ・レベルに保た
れている限りこの状態にとどまる。ＳＹＮＣ＿ＢＵＳ信
号が遊休状態に戻る時に、この状態機械は状態０に戻
る。

【００８３】ＩＶ）マスタ・モードでの読取り動作（Ｒ
ＥＡＤ＿ＭＡＳＴＥＲ動作） ＲＥＡＤ＿ＭＡＳＴＥＲ動作によって、ＳＣＣチップ２
００は、メモリ・コントローラ１２０を介して共用メモ
リ１３０のロケーションの内容を読み取る。これを、図
１８および図１９に示されたタイミング図と関連して説
明する。さらに、図２０に、後に詳細に説明するマスタ
制御信号−Ｄ＿ＳＴＢの生成に使用される制御論理回路
４３０を示す。

【００８４】ＳＣＣチップ２００が、共用メモリからの
読取りを希望すると仮定する。マスタ周辺機器であるＳ
ＣＣチップ２００は、リード１０２上のＳＣＣ＿ＨＯＬ
Ｄバス要求信号を活動化することによってシステム・バ
スを要求する。ＲＩＳＣプロセッサ１００は、このバス
要求信号を検出した時に、３つの処置を行う。第１に、
ＲＩＳＣプロセッサ１００は、その現サイクルを終了す
る。第２に、ＲＩＳＣプロセッサ１００は、リード１０
３上の−ＲＳ＿ＲＤＹ信号、リード１０４上の−ＲＳ＿
ＡＤＳ信号、リード１０５上の−ＲＳ＿ＢＬＡＳＴ信号
およびリード１０８上のＲＳ＿Ｗ／−Ｒ信号と、両方向
多重化アドレス／データ・バス６００の両方をトライス
テート化する。最後に、ＲＩＳＣプロセッサ１００は、
リード１０６上のＲＳ＿ＨＬＤＡバス確認信号を活動化
して、両方向多重化アドレス／データ・バス６００が解
放されたことをＳＣＣチップ２００に知らせる。

【００８５】ＳＣＣチップ２００は、リード１０６上の
バス確認信号ＨＬＤＡの活動化を検出した時に、−ＳＣ
Ｃ＿ＡＤＳアドレス・ストローブ信号とＳＣＣ＿Ｗ／−
Ｒ読取り信号を活動化する。さらに、ＳＣＣチップ２０
０は、メモリ・アドレス・ロケーションをアドレス・バ
ス６５０上に置く。

【００８６】ＳＹＮＣ＿ＢＵＳ信号が活動化される時、
状態機械３００は、バッファ３３０を介してリード１０
４上の−ＲＳ＿ＡＤＳ信号と、バッファ３２０を介して
リード１０５上の−ＲＳ＿ＢＬＡＳＴ信号を生成する。
これが達成されるのは、バッファ３２０およびバッファ
３３０の両方のイネーブル・リードが、ＲＩＳＣプロセ
ッサ１００のＲＳ＿ＨＬＤＡ出力ピンに接続されている
からである。読取りマスタ動作の場合、ＲＩＳＣプロセ
ッサ１００は、ＲＳ＿ＨＬＤＡ信号を活動化し、したが
って、バッファ３２０およびバッファ３３０がイネーブ
ルされる。

【００８７】これら２つの制御信号のほかに、メモリ・
コントローラ１２０は、バッファ４８０を介してリード
１０８上のＳＣＣ＿Ｗ／−Ｒ読取り信号を受け取る。こ
れが達成されるのは、バッファ４８０のイネーブル・リ
ードが、ＲＩＳＣプロセッサ１００のＲＳ＿ＨＬＤＡ出
力ピンに接続されているからである。マスタ読取り動作
の場合、ＲＩＳＣプロセッサ１００は、ＲＳ＿ＨＬＤＡ
信号を活動化し、したがって、バッファ４８０がイネー
ブルされる。

【００８８】ＳＣＣチップ２００によってアドレス・バ
ス６５０上に生成されたメモリ・アドレスは、バッファ
３６０を介して両方向多重化アドレス／データ・バス６
００上でメモリ・コントローラ１２０に送られる。これ
は、−ＲＳ＿ＡＤＳ信号が活動化されている間に達成さ
れる。というのは、バッファ３６０の出力イネーブル・
ピンが、アドレス・ストローブ信号を生成する状態機械
３００の出力リードに接続されているからである。

【００８９】メモリ・アドレス・ロケーションの内容が
共用メモリ１３０から入手可能である時には、メモリ・
コントローラ１２０が、そのデータを両方向多重化アド
レス／データ・バス６００（ＲＳ＿ＡＤ０ないしＲＳ＿
ＡＤ３１）上に出力し、リード１０３上の−ＲＳ＿ＲＤ
Ｙ信号に１クロック・パルス幅を生成する。両方向多重
化アドレス／データ・バス６００の内容は、ラッチ４０
０のＳＴＢストローブ入力リードの立ち上がりエッジで
ラッチ４００にラッチされる。この制御信号は、制御論
理回路４３０によって生成される（図２０では−Ｄ＿Ｓ
ＴＢ）。ＳＣＣチップ２００の読取り動作中の−ＳＣＣ
＿ＡＤＳ信号の活動化は、この制御信号の立ち下がりエ
ッジを生成し、−ＲＳ＿ＲＤＹ信号の活動化は、その立
ち上がりエッジを生成する。ラッチ４００の出力は、デ
ータ・バス６６０上でバッファ４１０を介してＳＣＣチ
ップ２００に送られる。これが達成されるのは、ＳＣＣ
＿Ｗ／−Ｒ読取り信号が、２入力ＡＮＤゲート４９０を
介してバッファ４１０の出力イネーブル・ピンを活動化
するからである。

【００９０】制御論理回路３１０は、この作動可能信号
を検出し、ＳＹＮＣ＿ＢＵＳ信号を非活動化し、これに
よって、−ＳＣＣ＿ＲＤＹ信号が活動化される。ＳＣＣ
チップ２００は、この作動可能信号を検出し、メモリ・
アドレス・ロケーションの内容がデータ・バス６６０
（ＳＣＣ＿Ｄ０ないしＳＣＣ＿Ｄ３１）上で入手可能で
あることを知らされる。ＳＣＣチップ２００は、それ自
体のクロックの次の立ち上がりエッジでこのデータ・バ
スを読み取り、その後、ＳＣＣチップ２００は、ＳＣＣ
＿Ｗ／−Ｒ読取り信号とＳＣＣ＿ＨＯＬＤ信号を非活動
化する。ＲＩＳＣプロセッサ１００は、リード１０２上
のＲＳ＿ＨＯＬＤ信号の非活動化を検出し、リード１０
６上のＲＳ＿ＨＬＤＡ信号を非活動化する。

【００９１】図２０に、リード１１４上の−ＳＣＣ＿Ａ
ＤＳ信号を受け取る入力ＩＮ１、リード１１５上のＳＣ
Ｃ＿Ｗ／−Ｒ信号を受け取る入力ＩＮ２およびリード１
０３上の−ＲＳ＿ＲＤＹ信号を受け取る入力ＩＮ３に従
って信号−Ｄ＿ＳＴＢを生成する制御論理回路４３０の
実施例を示す。

【００９２】ＲＥＡＤ＿ＭＡＳＴＥＲ動作は、具体的に
は、ＳＣＣチップ２００がＲＩＳＣプロセッサ１００に
よって共用メモリ１３０に初期ロードされたパラメータ
の一部を読み取り、ＳＣＣチップ２００がそれ自体のレ
ジスタにその動作モード（Ｅ１動作またはＴ１動作な
ど）を決定するプログラミング・パラメータとして記憶
する自動初期設定を実行するために、ＳＣＣチップ２０
０によって使用されることに留意されたい。

【００９３】ＳＣＣチップ２００のすべての動作の前
に、ＲＩＳＣプロセッサ１００は、制御および構成部分
と、割込み循環待ち行列と、記述子およびデータ部分と
いう３つの構成パラメータを用いて共用メモリを初期設
定しなければならない。詳細についてはシーメンス社の
ＳＣＣデータ・シートを参照されたい。

【００９４】これらの部分は、「構成開始アドレス」と
称する事前に定義されたアドレスに置かれる。ＳＣＣチ
ップ２００の構成入力バスＣ０ないしＣ４は、ハードウ
ェアによって、５ビットに符号化されたこの構成開始ア
ドレスを受け取る（復号アルゴリズムはチップ内に常駐
している）。

【００９５】異なる部分が共用メモリ内で初期設定され
る時には、ＲＩＳＣプロセッサ１００が、ＳＣＣチップ
２００のアドレス・ロケーションへの書込み動作を行
う。このアドレスは、アドレス復号論理回路６３０によ
って復号され、出力ピン−ＣＳ１が活動化される。ＳＣ
Ｃチップ２００は、その入力である処置要求ピン−ＳＣ
Ｃ＿ＡＲでこのパルスを検出し、構成開始アドレスから
始まる複数の読取りマスタ動作を開始して、ネットワー
ク特性に従って動作するためにＲＩＳＣプロセッサ１０
０によって要求された処置を理解する。

【００９６】その一方で、ＳＣＣチップ２００は、受け
取ったネットワーク・フレームを共用メモリ１３０に記
憶し終えた時に、リード１０１の割込み信号ＳＣＣ＿Ｉ
ＮＴを活動化して、ある事象が完了したことをＲＩＳＣ
プロセッサ１００に知らせる。

【００９７】本発明は、通信システムでの使用に制限さ
れるものではなく、たとえばマルチメディア・アプリケ
ーションやマルチプロセッサを使用する他の応用分野な
どの他の環境で実施することができる。

【００９８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００９９】（１）ＣＩＳＣインターフェース・バスを
使用する、ネットワークに接続された周辺回路に、ＲＩ
ＳＣインターフェース・バスを使用するＲＩＳＣプロセ
ッサをインターフェースする変換回路であって、前記Ｒ
ＩＳＣインターフェース・バスが、両方向多重化アドレ
ス／データ・バスとＲＩＳＣ制御線とを含み、第１発振
器によって定義された周波数で動作し、前記ＣＩＳＣイ
ンターフェース・バスが、別々のデータ・バスおよびア
ドレス・バスと、制御線とを含み、第１発振器より低速
で走行する第２発振器によって定義される第２周波数で
動作し、前記変換回路および前記ＲＩＳＣプロセッサ
が、メモリ・コントローラを介して記憶装置に前記ＲＩ
ＳＣインターフェース・バスによって接続され、前記変
換回路が、前記両方向多重化バス上でＲＩＳＣプロセッ
サからおよび前記メモリ・コントローラからアドレスお
よびデータを受け取って、ＣＩＳＣタイミング図を尊重
しながらこれらを別々に前記ＣＩＳＣデータ・バスおよ
びアドレス・バス上で周辺回路に送り、これによって、
前記ＲＩＳＣプロセッサが前記周辺回路の内部レジスタ
への読書動作のためのアクセスを得られるようにする第
１手段と、周辺回路からの前記ＣＩＳＣアドレス・バス
上のアドレスおよびデータと前記ＣＩＳＣデータ・バス
上のデータとを受け取って、ＲＩＳＣタイミング図を尊
重しながらこれらを前記両方向多重化ＲＩＳＣバス上で
メモリ・コントローラを介してＲＩＳＣプロセッサおよ
び記憶装置へ送り、これによって、前記周辺回路が記憶
装置への読書動作のためのアクセスを得られるようにす
る第２手段とを含む、変換回路。 （２）前記ＲＩＳＣプロセッサからアドレスおよびデー
タを受け取るための第１手段が、アドレス伝送専用の手
段とデータ伝送専用の手段とを含み、前記アドレス伝送
専用の手段が、前記ＲＩＳＣプロセッサから第１制御信
号ＲＳ＿ＡＤＳおよび第２制御信号ＲＳ＿ＢＬＡＳＴを
受け取り、これらから、前記内部レジスタへの読取り動
作または書込み動作を実行する第３制御信号ＡＳ＿ＥＮ
を生成する、前記内部レジスタへの前記読取り動作また
は書込み動作を可能にする第１制御論理回路と、前記第
３制御信号ＡＳ＿ＥＮに応答して、ＲＩＳＣプロセッサ
から受け取ったアドレスをアドレス復号回路および第１
バッファに伝送する第１ラッチであって、アドレス復号
回路および第１バッファの両方が、ＲＩＳＣプロセッサ
が読取り動作または書込み動作のために内部レジスタの
アクセスを希望する時にＲＩＳＣプロセッサによって非
活動化される第４制御信号ＲＳ＿ＨＬＤＡに応答するこ
とを特徴とし、前記アドレス復号回路が、前記周辺回路
にチップ選択制御信号ＩＯ＿ＣＳを供給することによっ
て、内部レジスタのうちでＲＩＳＣプロセッサがアクセ
スを希望するレジスタを選択するために前記第３制御信
号ＡＳ＿ＥＮに応答することを特徴とする、第１ラッチ
とを含むことを特徴とし、前記データ伝送専用の手段
が、ＲＩＳＣプロセッサから生成された、書込み動作で
あるか読取り動作であるかを示す読書制御信号ＲＳ＿Ｗ
／Ｒと、前記チップ選択制御信号ＩＯ＿ＣＳとに応答し
て、活動化信号ＯＥ＿Ｄ＿ＩＯを供給する、第２制御論
理回路と、前記活動化信号ＯＥ＿Ｄ＿ＩＯに応答して、
ＲＩＳＣプロセッサから受け取ったデータを周辺回路に
伝送する第２バッファと、前記チップ選択ＩＯ＿ＣＳに
応答して、作動可能信号ＩＯ＿ＲＤＹを生成する第１状
態機械と、前記作動可能信号ＩＯ＿ＲＤＹと前記チップ
選択信号ＩＯ＿ＣＳとに応答して、データを内部レジス
タに書き込む準備ができていることを知らせる、前記周
辺回路への第５制御信号ＩＯ＿ＷＲを生成する第３制御
論理回路と、前記第２制御信号ＲＳ＿ＢＬＡＳＴと読書
制御信号ＲＳ＿Ｗ／Ｒとに応答して、データを内部レジ
スタから読み取る準備ができていることを知らせる、前
記周辺回路への第６制御信号ＩＯ＿ＲＤを生成するＯＲ
ゲートと、前記バス上に前記周辺回路の選択された内部
レジスタから出力されたデータを受け取り、前記データ
を前記両方向多重化アドレス／データＲＩＳＣバス上に
伝送する第３バッファと、前記チップ選択信号ＩＯ＿Ｃ
Ｓと前記作動可能信号ＩＯ＿ＲＤＹとに応答して、読取
り動作または書込み動作が完了していることを知らせる
ためにＲＩＳＣプロセッサへの信号を生成する第４バッ
ファとを含むことを特徴とする、上記（１）に記載の変
換回路。 （３）前記周辺回路からアドレスおよびデータを受け取
る第２手段が、アドレス伝送専用の手段とデータ伝送専
用の手段とを含み、前記アドレス伝送専用の手段が、メ
モリ・コントローラからの第７制御信号ＲＳ＿ＲＤＹ
と、前記周辺回路からの第８制御信号ＳＣＣ＿ＡＤＳと
に応答して、同期信号ＳＹＮＣ＿ＢＵＳを生成すること
によって前記ＲＩＳＣバス・インターフェースを前記Ｃ
ＩＳＣバス・インターフェースに同期化させる第４制御
論理回路と、前記同期信号ＳＹＮＣ＿ＢＵＳと前記第７
制御信号ＲＳ＿ＲＤＹとに応答して、どちらもが、前記
周辺回路が共用メモリのアクセスを希望する時にＲＩＳ
Ｃプロセッサによって活動化される第４制御信号ＲＳ＿
ＨＬＤＡに応答して前記第１制御信号ＲＳ＿ＡＤＳおよ
び第２制御信号ＲＳ＿ＢＬＡＳＴを活動化する、第５バ
ッファおよび第６バッファへのそれぞれ２つの制御信号
Ｍ＿ＢＬＡＳＴおよびＭ＿ＡＤＳを生成する第２状態機
械と、前記信号Ｍ＿ＡＤＳに応答して、前記周辺回路か
らのアドレスを前記両方向多重化ＲＩＳＣバス上でメモ
リ・コントローラへ伝送する第７バッファとを含み、前
記データ伝送専用の手段が、周辺回路からの読書動作の
制御信号ＳＣＣ＿Ｗ／Ｒを受け取り、前記第４制御信号
ＲＳ＿ＨＬＤＡに応答して、メモリ・コントローラへの
読書信号を生成する第８バッファと、前記第２制御信号
ＲＳ＿ＢＬＡＳＴの活動化の間に、書込み動作のため周
辺回路から記憶装置へのデータの伝送を可能にするた
め、前記第３バッファへの活動信号を生成するＯＲゲー
トと、前記メモリ・コントローラの前記第７制御信号Ｒ
Ｓ＿ＲＤＹに応答して、読取り動作のため記憶装置から
周辺回路へのデータ伝送を可能にするため、前記第２バ
ッファに接続された第２ラッチへの制御信号Ｄ＿ＳＴＢ
を生成する第５制御論理回路と、前記第４制御論理回路
からの前記同期信号ＳＹＮＣ＿ＢＵＳの非活動化に応答
して、読取り動作または書込み動作の完了について前記
周辺回路に知らせるために第９制御信号ＳＣＣ＿ＲＤＹ
を生成する第３ラッチとを含むことを特徴とする、上記
（１）または（２）に記載の変換回路。 （４）前記周辺回路が、内部レジスタを含み、前記変換
回路を介して前記ＲＩＳＣプロセッサによって制御さ
れ、アクセスされる、ネットワークからのパルス符号変
調（ＰＣＭ）信号によって担持される送受信データを時
分割多重信号（ＴＤＭ）に変換する手段と、記憶装置を
直接にアクセスするためのそれ自体のプログラミング・
パラメータと、共用メモリを介して前記第２手段の構成
を可能にするため５ビットに符号化された構成入力バス
Ｃ０ないしＣ４とを含む、前記時分割多重信号を処理す
る手段とを含むことを特徴とする、上記（１）ないし
（３）のいずれか一項に記載の変換回路。 （５）前記第１状態機械が、ＲＩＳＣプロセッサ・クロ
ック信号によって刻時され、６つの状態（状態０ないし
状態５）を有し、これによって、第１状態機械が、アド
レス復号回路からの信号ＩＯ＿ＣＳを検出しない限り状
態０に保たれ、前記信号ＩＯ＿ＣＳの検出と状態４での
前記作動可能信号ＩＯ＿ＲＤＹの送出との間に４ＲＩＳ
Ｃサイクルが必要であり、第１状態機械が、もう一度信
号ＩＯ＿ＣＳを検出するまで状態５に保たれることを特
徴とする、上記（２）ないし（４）のいずれか一項に記
載のデータ通信システム。 （６）前記第２状態機械が、ＲＩＳＣプロセッサ・クロ
ック信号によって刻時され、５つの状態（状態０ないし
状態４）を含み、これによって、前記第２状態機械が、
第４制御論理回路からの同期信号ＳＹＮＣ＿ＢＵＳを検
出する時に状態１に移行し、この状態で信号Ｍ＿ＡＤＳ
を発し、前記第２状態機械が、Ｍ＿ＢＬＡＳＴ信号を発
するまでに２ＲＩＳＣサイクルが必要であり、前記第２
状態機械が、第７信号ＲＳ＿ＲＤＶの検出時に状態４に
移行し、前記第２状態機械が、もう一度同期信号ＳＹＮ
Ｃ＿ＢＵＳを検出するまで状態４に保たれることを特徴
とする、上記（２）ないし（５）のいずれか一項に記載
のデータ通信システム。 （７）ＣＩＳＣインターフェース・バスを使用する、ネ
ットワークに接続された周辺回路に、ＲＩＳＣインター
フェース・バスを使用するＲＩＳＣプロセッサをインタ
ーフェースする変換回路で使用される変換方法であっ
て、前記ＲＩＳＣインターフェース・バスが、両方向多
重化アドレス／データ・バスとＲＩＳＣ制御線とを含
み、第１発振器によって定義された周波数で動作し、前
記ＣＩＳＣインターフェース・バスが、別々のデータ・
バスおよびアドレス・バスと、制御線とを含み、第１発
振器より低速で走行する第２発振器によって定義される
第２周波数で動作し、前記変換回路および前記ＲＩＳＣ
プロセッサが、メモリ・コントローラを介して記憶装置
に前記ＲＩＳＣインターフェース・バスによって接続さ
れ、前記変換回路が、前記両方向多重化バス上でＲＩＳ
Ｃプロセッサからおよび前記メモリ・コントローラから
アドレスおよびデータを受け取って、ＣＩＳＣタイミン
グ図を尊重しながらこれらを別々に前記ＣＩＳＣデータ
・バスおよびアドレス・バス上で周辺回路に送り、これ
によって、前記ＲＩＳＣプロセッサが前記周辺回路の内
部レジスタへの読書動作のためのアクセスを得られるよ
うにする第１手段を含み、前記変換方法が、前記周辺回
路の内部レジスタへの書込み動作または読取り動作のい
ずれが行われるかを示すため、ＲＩＳＣプロセッサから
の読書制御信号ＲＳ＿Ｗ／Ｒを活動化するステップと、
前記内部レジスタへの読取り動作または書込み動作を可
能にするため、前記ＲＩＳＣプロセッサからの第１制御
信号ＲＳ＿ＡＤＳおよび第２制御信号ＲＳ＿ＢＬＡＳＴ
を活動化して、それらから第３制御信号ＡＳ＿ＥＮを生
成する第１制御論理機構に送るステップと、ＲＩＳＣプ
ロセッサからのアドレスをアドレス復号回路および第１
バッファに送るために、前記第３制御信号ＡＳ＿ＥＮに
応答する第１ラッチ上で前記アドレスを受け取るステッ
プであって、アドレス復号回路および第１バッファの両
方が、ＲＩＳＣプロセッサが読取り動作または書込み動
作のために内部レジスタのアクセスを希望する時にＲＩ
ＳＣプロセッサによって非活動化される第４制御信号Ｒ
Ｓ＿ＨＬＤＡに応答することを特徴とし、前記アドレス
復号回路が、前記周辺回路にチップ選択制御信号ＩＯ＿
ＣＳを供給することによって内部レジスタのうちでＲＩ
ＳＣプロセッサがアクセスを希望するものを選択するた
めに、前記第３制御信号ＡＳ＿ＥＮにも応答することを
特徴とする、前記アドレスを受け取るステップと、ＲＩ
ＳＣプロセッサからの前記読書制御信号ＲＳ＿Ｗ／Ｒお
よび前記チップ選択制御信号ＩＯ＿ＣＳに応答して、第
２制御論理回路からの活動化信号ＯＥ＿Ｄ＿ＩＯを生成
するステップと、ＲＩＳＣプロセッサから送られたデー
タを周辺回路に送るため前記活動化信号ＯＥ＿Ｄ＿ＩＯ
に応答する第２バッファに、前記データを受け取るステ
ップと、前記チップ選択信号ＩＯ＿ＣＳに応答して、第
１状態機械から作動可能信号ＩＯ＿ＲＤＹを生成するス
テップと、データを内部レジスタに書き込む準備ができ
ていることを知らせるため、周辺回路への前記作動可能
信号ＩＯ＿ＲＤＹおよび前記チップ選択信号ＩＯ＿ＣＳ
に応答して、第３制御論理回路から第５制御信号ＩＯ＿
ＷＲを生成するステップと、データを内部レジスタから
読み取る準備ができていることを知らせるため、前記周
辺回路へのＲＩＳＣプロセッサの第２制御信号ＲＳ＿Ｂ
ＬＡＳＴおよび読書制御信号ＲＳ＿Ｗ／Ｒに応答して、
ＯＲゲートから第６制御信号ＩＯ＿ＲＤを生成するステ
ップと、前記周辺回路の選択された内部レジスタから前
記バス上に出力されたデータを前記両方向多重化アドレ
ス／データＲＩＳＣバス上に送る第３バッファへ、前記
データを送るステップと、読取り動作または書込み動作
が完了したことを知らせるため、前記チップ選択信号Ｉ
Ｏ＿ＣＳおよび前記作動可能信号ＩＯ＿ＲＤＹに応答し
て、第４バッファからＲＩＳＣプロセッサへの信号を生
成するステップとを含むことを特徴とする、変換方法。 （８）前記変換回路がさらに、周辺回路からの前記アド
レスＣＩＳＣバス上のアドレスおよび前記データＣＩＳ
Ｃバス上のデータを受け取って、ＲＩＳＣタイミング図
を尊重しながらこれらを前記両方向多重化ＲＩＳＣバス
上でメモリ・コントローラを介してＲＩＳＣプロセッサ
および記憶装置に送り、これによって前記周辺回路が記
憶装置への読書動作のためのアクセスを得られるように
する第２手段を含むことを特徴とし、前記変換方法が、
メモリ・コントローラの第７制御信号ＲＳ＿ＲＤＹと周
辺回路からの第８制御信号ＳＣＣ＿ＡＤＳとに応答する
第４制御論理回路から、前記ＲＩＳＣバス・インターフ
ェースを前記ＣＩＳＣバス・インターフェースに同期化
させるために、同期信号ＳＹＮＣ＿ＢＵＳを生成するス
テップと、前記周辺回路が記憶装置のアクセスを希望す
る時に、前記第１制御信号ＲＳ＿ＡＤＳおよび前記第２
制御信号ＲＳ＿ＢＬＡＳＴを活動化するため、ＲＩＳＣ
プロセッサによって活動化される前記第４制御信号ＲＳ
＿ＨＬＤＡの活動化にどちらもが応答する第５バッファ
および第６バッファへ、前記同期信号ＳＹＮＣ＿ＢＵＳ
および前記第７制御信号ＲＳ＿ＲＤＹに応答する第２状
態機械から、それぞれ２つの制御信号Ｍ＿ＢＬＡＳＴお
よびＭ＿ＡＤＳを生成するステップと、信号Ｍ＿ＡＤＳ
に応答する第７バッファから、前記両方向多重化ＲＩＳ
Ｃバス上でメモリ・コントローラへ、前記周辺回路によ
って送られたアドレスを送るステップと、周辺回路から
読取り動作または書込み動作の制御信号ＳＣＣ＿Ｗ／Ｒ
を受け取り、前記第４制御信号ＲＳ＿ＨＬＤＡに応答す
る第８バッファから、メモリ・コントローラへ、読書信
号を生成するステップと、書込み動作のため周辺回路か
ら記憶装置へのデータの伝送を可能にするため、前記第
２制御信号ＲＳ＿ＢＬＡＳＴの活動化の間、ＯＲゲート
から前記第３バッファへの活動信号を生成するステップ
と、読取り動作のため記憶装置から周辺回路へのデータ
の伝送を可能にするため、前記第２バッファに接続され
た第２ラッチへ、前記メモリ・コントローラの前記第７
制御信号ＲＳ＿ＲＤＹに応答する第５制御論理回路から
制御信号Ｄ＿ＳＴＢを生成するステップと、書込み動作
または読取り動作の完了について前記周辺回路に知らせ
るため、前記同期信号ＳＹＮＣ＿ＢＵＳの非活動化に応
答して第３ラッチから第９制御信号ＳＣＣ＿ＲＤＹを生
成するステップとを含むことを特徴とする、上記（７）
に記載の変換方法。 （９）前記周辺回路が、内部レジスタを含み、前記変換
回路を介して前記ＲＩＳＣプロセッサによって制御さ
れ、アクセスされる、ネットワークからのパルス符号変
調（ＰＣＭ）信号によって担持される送受信データを時
分割多重信号（ＴＤＭ）に変換する手段と、記憶装置を
直接にアクセスするためのそれ自体のプログラミング・
パラメータと、共用メモリを介して前記第２手段の構成
を可能にするため５ビットに符号化された構成入力バス
Ｃ０ないしＣ４とを含む、前記時分割多重信号を処理す
る手段とを含むことを特徴とする、上記（７）または
（８）に記載の変換方法。 （１０）すべての動作の前に、前記ＲＩＳＣプロセッサ
によって共用メモリ内の前記第２手段のパラメータを構
成するステップと、前記第２手段の入力Ｃ０ないしＣ５
上で、前記共用メモリ内の対応する構成アドレスを用
い、したがって、前記第２手段が前記共用メモリ内を直
接アクセスできるようにして、前記構成パラメータを受
け取るステップとをさらに含むことによって、前記時分
割多重信号を処理する前記手段の構成が可能であること
を特徴とする、上記（９）に記載の変換方法。

【０１００】

【発明の効果】本発明によって、従来のバス構造に適合
し、ＲＩＳＣ環境と異なる非多重化データ／アドレス・
バス、制御線およびタイミング図に適合するそれ自体の
バスに関連する別のプロセッサを使用するＣＩＳＣ周辺
回路に、ＲＩＳＣバスを使用する３２ビットＲＩＳＣプ
ロセッサをインターフェースできるようにすることが可
能となった。

【図面の簡単な説明】

【図１】従来技術で使用された実施態様の例を示す図で
ある。

【図２】本発明の好ましい実施例、すなわち、Ｅ１／Ｔ
１通信アダプタの概略図である。

【図３】本発明の全体像を示すため、図４ないし図９の
配置を示す図である。

【図４】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図５】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図６】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図７】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図８】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図９】本発明によるＥ１／Ｔ１通信アダプタの構造の
一部を示す図である。

【図１０】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、入出力に対
するＲＩＳＣプロセッサ書込みスレーブ動作のタイミン
グを示す図である。

【図１１】書込みスレーブ動作用の制御信号を生成する
制御論理回路６４０、５００および５１０の実施例を示
す図である。

【図１２】書込みスレーブ動作用の制御信号ＩＯ＿ＲＤ
Ｙを生成する、本発明に従って使用される状態機械の実
施例を示す図である。

【図１３】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、入出力に対
するＲＩＳＣプロセッサ読取りスレーブ動作のタイミン
グを示す図である。

【図１４】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、書込みマス
タ動作の場合のシリアル通信コントローラのタイミング
を示す図である。

【図１５】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、共用メモリ
への入出力書込みマスタ動作のタイミングを示す図であ
る。

【図１６】書込みマスタ動作用の制御信号ＳＹＮＣ＿Ｂ
ＵＳを生成する制御論理回路３１０の実施例を示す図で
ある。

【図１７】書込みマスタ動作用の制御信号Ｍ＿ＡＤＳお
よびＭ＿ＢＬＡＳＴを生成する、本発明に従って使用さ
れる状態機械の実施例を示す図である。

【図１８】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、読取りマス
タ動作の場合のシリアル通信コントローラのタイミング
を示す図である。

【図１９】ＲＩＳＣプロセッサとＣＩＳＣ周辺回路の間
で交換される異なる制御信号およびデータ／アドレス信
号を示すタイミング図であり、具体的には、共用メモリ
への入出力読取りマスタ動作のタイミングを示す図であ
る。

【図２０】読取りマスタ動作用の制御信号−Ｄ＿ＳＴＢ
を生成する制御論理回路４３０の実施例を示す図であ
る。

【符号の説明】

６ ネットワーク回線 ７ ネットワーク通信コントローラ ８ ８ビットＣＩＳＣバス ９ 二重ポートＲＡＭ １０ アービタおよびコントローラ １１ ８０ｘ８８プロセッサ １２ ３２ビットＲＩＳＣバス １３ ＲＩＳＣプロセッサ １４ メモリ・アダプタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・シクシク フランス06110 ラ・コル・シュル・ル ー シュマン・ド・ラ・キャリェール・ モンメイユ 211 バスティード・デ ュ・ルー (72)発明者 アラン・ベナユーン フランス06800 カーニュ・シュル・メ ール シュマン・デュ・ヴァル・フレー リ 60 バトマン・ディー15 (72)発明者 ジャン＝フランソワ・ル・ベネック フランス06100 ニース ルート・ド・ ゲラーン シュマン・ド・ラ・セレナ 11 (72)発明者 パトリック・ミシェル フランス06610 ラ・ゴード シュマ ン・フォン・ド・リーブ 621 (56)参考文献 特開 平２−123447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36 310 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】ＣＩＳＣインターフェース・バスを使用す
   る、ネットワークに接続された周辺回路に、ＲＩＳＣイ
   ンターフェース・バスを使用するＲＩＳＣプロセッサを
   インターフェースする変換回路であって、 前記ＲＩＳＣインターフェース・バスが、両方向多重化
   アドレス／データ・バスとＲＩＳＣ制御線とを含み、第
   １発振器によって定義された周波数で動作し、 前記ＣＩＳＣインターフェース・バスが、別々のデータ
   ・バスおよびアドレス・バスと、制御線とを含み、第１
   発振器より低速で走行する第２発振器によって定義され
   る第２周波数で動作し、 前記変換回路および前記ＲＩＳＣプロセッサが、メモリ
   ・コントローラを介して記憶装置に前記ＲＩＳＣインタ
   ーフェース・バスによって接続され、 前記変換回路が、 前記両方向多重化バス上でＲＩＳＣプロセッサからおよ
   び前記メモリ・コントローラからアドレスおよびデータ
   を受け取って、ＣＩＳＣタイミング図を尊重しながらこ
   れらを別々に前記ＣＩＳＣデータ・バスおよびアドレス
   ・バス上で周辺回路に送り、これによって、前記ＲＩＳ
   Ｃプロセッサが前記周辺回路の内部レジスタへの読書動
   作のためのアクセスを得られるようにする第１手段と、 周辺回路からの前記ＣＩＳＣアドレス・バス上のアドレ
   スおよびデータと前記ＣＩＳＣデータ・バス上のデータ
   とを受け取って、ＲＩＳＣタイミング図を尊重しながら
   これらを前記両方向多重化ＲＩＳＣバス上でメモリ・コ
   ントローラを介してＲＩＳＣプロセッサおよび記憶装置
   へ送り、これによって、前記周辺回路が記憶装置への読
   書動作のためのアクセスを得られるようにする第２手段
   とを含み、前記ＲＩＳＣプロセッサからアドレスおよびデータを受
   け取るための第１手段が、アドレス伝送専用の手段とデ
   ータ伝送専用の手段とを含み、 前記アドレス伝送専用の手段が、 前記ＲＩＳＣプロセッサから第１制御信号ＲＳ＿ＡＤＳ
   および第２制御信号ＲＳ＿ＢＬＡＳＴを受け取り、これ
   らから、前記内部レジスタへの読取り動作また は書込み
   動作を実行する第３制御信号ＡＳ＿ＥＮを生成する、前
   記内部レジスタへの前記読取り動作または書込み動作を
   可能にする第１制御論理回路と、 前記第３制御信号ＡＳ＿ＥＮに応答して、ＲＩＳＣプロ
   セッサから受け取ったアドレスをアドレス復号回路およ
   び第１バッファに伝送する第１ラッチであって、アドレ
   ス復号回路および第１バッファの両方が、ＲＩＳＣプロ
   セッサが読取り動作または書込み動作のために内部レジ
   スタのアクセスを希望する時にＲＩＳＣプロセッサによ
   って非活動化される第４制御信号ＲＳ＿ＨＬＤＡに応答
   することを特徴とし、前記アドレス復号回路が、前記周
   辺回路にチップ選択制御信号ＩＯ＿ＣＳを供給すること
   によって、内部レジスタのうちでＲＩＳＣプロセッサが
   アクセスを希望するレジスタを選択するために前記第３
   制御信号ＡＳ＿ＥＮに応答することを特徴とする、第１
   ラッチと を含むことを特徴とし、 前記データ伝送専用の手段が、 ＲＩＳＣプロセッサから生成された、書込み動作である
   か読取り動作であるかを示す読書制御信号ＲＳ＿Ｗ／Ｒ
   と、前記チップ選択制御信号ＩＯ＿ＣＳとに応答して、
   活動化信号ＯＥ＿Ｄ＿ＩＯを供給する、第２制御論理回
   路と、 前記活動化信号ＯＥ＿Ｄ＿ＩＯに応答して、ＲＩＳＣプ
   ロセッサから受け取ったデータを周辺回路に伝送する第
   ２バッファと、 前記チップ選択ＩＯ＿ＣＳに応答して、作動可能信号Ｉ
   Ｏ＿ＲＤＹを生成する第１状態機械と、 前記作動可能信号ＩＯ＿ＲＤＹと前記チップ選択信号Ｉ
   Ｏ＿ＣＳとに応答して、データを内部レジスタに書き込
   む準備ができていることを知らせる、前記周辺回路への
   第５制御信号ＩＯ＿ＷＲを生成する第３制御論理回路
   と、 前記第２制御信号ＲＳ＿ＢＬＡＳＴと読書制御信号ＲＳ
   ＿Ｗ／Ｒとに応答して、データを内部レジスタから読み
   取る準備ができていることを知らせる、前記周辺回路へ
   の第６制御信号ＩＯ＿ＲＤを生成するＯＲゲートと、 前記バス上に前記周辺回路の選択された内部レジスタか
   ら出力されたデータを受け取り、前記データを前記両方
   向多重化アドレス／データＲＩＳＣバス上に伝送する第
   ３バッファと、 前記チップ選択信号ＩＯ＿ＣＳと前記作動可能信号ＩＯ
   ＿ＲＤＹとに応答して、読取り動作または書込み動作が
   完了していることを知らせるためにＲＩＳＣプロセッサ
   への信号を生成する第４バッファと を含むことを特徴と
   する、変換回路。
2. 【請求項２】前記周辺回路からアドレスおよびデータを
   受け取る第２手段が、アドレス伝送専用の手段とデータ
   伝送専用の手段とを含み、 前記アドレス伝送専用の手段が、 メモリ・コントローラからの第７制御信号ＲＳ＿ＲＤＹ
   と、前記周辺回路からの第８制御信号ＳＣＣ＿ＡＤＳと
   に応答して、同期信号ＳＹＮＣ＿ＢＵＳを生成すること
   によって前記ＲＩＳＣバス・インターフェースを前記Ｃ
   ＩＳＣバス・インターフェースに同期化させる第４制御
   論理回路と、 前記同期信号ＳＹＮＣ＿ＢＵＳと前記第７制御信号ＲＳ
   ＿ＲＤＹとに応答して、どちらもが、前記周辺回路が共
   用メモリのアクセスを希望する時にＲＩＳＣプロセッサ
   によって活動化される第４制御信号ＲＳ＿ＨＬＤＡに応
   答して前記第１制御信号ＲＳ＿ＡＤＳおよび第２制御信
   号ＲＳ＿ＢＬＡＳＴを活動化する、第５バッファおよび
   第６バッファへのそれぞれ２つの制御信号Ｍ＿ＢＬＡＳ
   ＴおよびＭ＿ＡＤＳを生成する第２状態機械と、 前記信号Ｍ＿ＡＤＳに応答して、前記周辺回路からのア
   ドレスを前記両方向多重化ＲＩＳＣバス上でメモリ・コ
   ントローラへ伝送する第７バッファとを含み、前記デー
   タ伝送専用の手段が、 周辺回路からの読書動作の制御信号ＳＣＣ＿Ｗ／Ｒを受
   け取り、前記第４制御信号ＲＳ＿ＨＬＤＡに応答して、
   メモリ・コントローラへの読書信号を生成する第８バッ
   ファと、 前記第２制御信号ＲＳ＿ＢＬＡＳＴの活動化の間に、書
   込み動作のため周辺回路から記憶装置へのデータの伝送
   を可能にするため、前記第３バッファへの活動信号を生
   成するＯＲゲートと、 前記メモリ・コントローラの前記第７制御信号ＲＳ＿Ｒ
   ＤＹに応答して、読取り動作のため記憶装置から周辺回
   路へのデータ伝送を可能にするため、前記第２バッファ
   に接続された第２ラッチへの制御信号Ｄ＿ＳＴＢを生成
   する第５制御論理回路と、 前記第４制御論理回路からの前記同期信号ＳＹＮＣ＿Ｂ
   ＵＳの非活動化に応答して、読取り動作または書込み動
   作の完了について前記周辺回路に知らせるために第９制
   御信号ＳＣＣ＿ＲＤＹを生成する第３ラッチとを含むこ
   とを特徴とする、請求項１に記載の変換回路。
3. 【請求項３】前記周辺回路が、 内部レジスタを含み、前記変換回路を介して前記ＲＩＳ
   Ｃプロセッサによって制御され、アクセスされる、ネッ
   トワークからのパルス符号変調（ＰＣＭ）信号によって
   担持される送受信データを時分割多重信号（ＴＤＭ）に
   変換する手段と、 記憶装置を直接にアクセスするためのそれ自体のプログ
   ラミング・パラメータと、共用メモリを介して前記第２
   手段の構成を可能にするため５ビットに符号化された構
   成入力バスＣ０ないしＣ４とを含む、前記時分割多重信
   号を処理する手段とを含むことを特徴とする、請求項１
   または２に記載の変換回路。
4. 【請求項４】前記第１状態機械が、ＲＩＳＣプロセッサ
   ・クロック信号によって刻時され、６つの状態（状態０
   ないし状態５）を有し、これによって、第１状態機械
   が、アドレス復号回路からの信号ＩＯ＿ＣＳを検出しな
   い限り状態０に保たれ、前記信号ＩＯ＿ＣＳの検出と状
   態４での前記作動可能信号ＩＯ＿ＲＤＹの送出との間に
   ４ＲＩＳＣサイクルが必要であり、第１状態機械が、も
   う一度信号ＩＯ＿ＣＳを検出するまで状態５に保たれる
   ことを特徴とする、請求項１ないし３のいずれか一項に
   記載の変換回路を含むデータ通信システム。
5. 【請求項５】前記第２状態機械が、ＲＩＳＣプロセッサ
   ・クロック信号によって刻時され、５つの状態（状態０
   ないし状態４）を含み、これによって、前記第２状態機
   械が、第４制御論理回路からの同期信号ＳＹＮＣ＿ＢＵ
   Ｓを検出する時に状態１に移行し、この状態で信号Ｍ＿
   ＡＤＳを発し、前記第２状態機械が、Ｍ＿ＢＬＡＳＴ信
   号を発するまでに２ＲＩＳＣサイクルが必要であり、前
   記第２状態機械が、第７信号ＲＳ＿ＲＤＶの検出時に状
   態４に移行し、前記第２状態機械が、もう一度同期信号
   ＳＹＮＣ＿ＢＵＳを検出するまで状態４に保たれること
   を特徴とする、請求項１ないし４のいずれか一項に記載
   の変換回路を含む、データ通信システム。
6. 【請求項６】ＣＩＳＣインターフェース・バスを使用す
   る、ネットワークに接続された周辺回路に、ＲＩＳＣイ
   ンターフェース・バスを使用するＲＩＳＣプロセッサを
   インターフェースする変換回路で使用される変換方法で
   あって、 前記ＲＩＳＣインターフェース・バスが、両方向多重化
   アドレス／データ・バスとＲＩＳＣ制御線とを含み、第
   １発振器によって定義された周波数で動作し、 前記ＣＩＳＣインターフェース・バスが、別々のデータ
   ・バスおよびアドレス・バスと、制御線とを含み、第１
   発振器より低速で走行する第２発振器によって定義され
   る第２周波数で動作し、 前記変換回路および前記ＲＩＳＣプロセッサが、メモリ
   ・コントローラを介して記憶装置に前記ＲＩＳＣインタ
   ーフェース・バスによって接続され、 前記変換回路が、前記両方向多重化バス上でＲＩＳＣプ
   ロセッサからおよび前記メモリ・コントローラからアド
   レスおよびデータを受け取って、ＣＩＳＣタイミング図
   を尊重しながらこれらを別々に前記ＣＩＳＣデータ・バ
   スおよびアドレス・バス上で周辺回路に送り、これによ
   って、前記ＲＩＳＣプロセッサが前記周辺回路の内部レ
   ジスタへの読書動作のためのアクセスを得られるように
   する第１手段を含み、 前記変換方法が、 前記周辺回路の内部レジスタへの書込み動作または読取
   り動作のいずれが行われるかを示すため、ＲＩＳＣプロ
   セッサからの読書制御信号ＲＳ＿Ｗ／Ｒを活動化するス
   テップと、 前記内部レジスタへの読取り動作または書込み動作を可
   能にするため、前記ＲＩＳＣプロセッサからの第１制御
   信号ＲＳ＿ＡＤＳおよび第２制御信号ＲＳ＿ＢＬＡＳＴ
   を活動化して、それらから第３制御信号ＡＳ＿ＥＮを生
   成する第１制御論理機構に送るステップと、 ＲＩＳＣプロセッサからのアドレスをアドレス復号回路
   および第１バッファに送るために、前記第３制御信号Ａ
   Ｓ＿ＥＮに応答する第１ラッチ上で前記アドレスを受け
   取るステップであって、アドレス復号回路および第１バ
   ッファの両方が、ＲＩＳＣプロセッサが読取り動作また
   は書込み動作のために内部レジスタのアクセスを希望す
   る時にＲＩＳＣプロセッサによって非活動化される第４
   制御信号ＲＳ＿ＨＬＤＡに応答することを特徴とし、前
   記アドレス復号回路が、前記周辺回路にチップ選択制御
   信号ＩＯ＿ＣＳを供給することによって内部レジスタの
   うちでＲＩＳＣプロセッサがアクセスを希望するものを
   選択するために、前記第３制御信号ＡＳ＿ＥＮにも応答
   することを特徴とする、前記アドレスを受け取るステッ
   プと、 ＲＩＳＣプロセッサからの前記読書制御信号ＲＳ＿Ｗ／
   Ｒおよび前記チップ選択制御信号ＩＯ＿ＣＳに応答し
   て、第２制御論理回路からの活動化信号ＯＥ＿Ｄ＿ＩＯ
   を生成するステップと、 ＲＩＳＣプロセッサから送られたデータを周辺回路に送
   るため前記活動化信号ＯＥ＿Ｄ＿ＩＯに応答する第２バ
   ッファに、前記データを受け取るステップと、 前記チップ選択信号ＩＯ＿ＣＳに応答して、第１状態機
   械から作動可能信号ＩＯ＿ＲＤＹを生成するステップ
   と、 データを内部レジスタに書き込む準備ができていること
   を知らせるため、周辺回路への前記作動可能信号ＩＯ＿
   ＲＤＹおよび前記チップ選択信号ＩＯ＿ＣＳに応答し
   て、第３制御論理回路から第５制御信号ＩＯ＿ＷＲを生
   成するステップと、 データを内部レジスタから読み取る準備ができているこ
   とを知らせるため、前記周辺回路へのＲＩＳＣプロセッ
   サの第２制御信号ＲＳ＿ＢＬＡＳＴおよび読書制御信号
   ＲＳ＿Ｗ／Ｒに応答して、ＯＲゲートから第６制御信号
   ＩＯ＿ＲＤを生成するステップと、 前記周辺回路の選択された内部レジスタから前記バス上
   に出力されたデータを前記両方向多重化アドレス／デー
   タＲＩＳＣバス上に送る第３バッファへ、前記データを
   送るステップと、 読取り動作または書込み動作が完了したことを知らせる
   ため、前記チップ選択信号ＩＯ＿ＣＳおよび前記作動可
   能信号ＩＯ＿ＲＤＹに応答して、第４バッファからＲＩ
   ＳＣプロセッサへの信号を生成するステップとを含むこ
   とを特徴とする、 変換方法。
7. 【請求項７】前記変換回路がさらに、周辺回路からの前
   記アドレスＣＩＳＣバス上のアドレスおよび前記データ
   ＣＩＳＣバス上のデータを受け取って、ＲＩＳＣタイミ
   ング図を尊重しながらこれらを前記両方向多重化ＲＩＳ
   Ｃバス上でメモリ・コントローラを介してＲＩＳＣプロ
   セッサおよび記憶装置に送り、これによって前記周辺回
   路が記憶装置への読書動作のためのアクセスを得られる
   ようにする第２手段を含むことを特徴とし、 前記変換方法が、 メモリ・コントローラの第７制御信号ＲＳ＿ＲＤＹと周
   辺回路からの第８制御信号ＳＣＣ＿ＡＤＳとに応答する
   第４制御論理回路から、前記ＲＩＳＣバス・インターフ
   ェースを前記ＣＩＳＣバス・インターフェースに同期化
   させるために、同期信号ＳＹＮＣ＿ＢＵＳを生成するス
   テップと、 前記周辺回路が記憶装置のアクセスを希望する時に、前
   記第１制御信号ＲＳ＿ＡＤＳおよび前記第２制御信号Ｒ
   Ｓ＿ＢＬＡＳＴを活動化するため、ＲＩＳＣプロセッサ
   によって活動化される前記第４制御信号ＲＳ＿ＨＬＤＡ
   の活動化にどちらもが応答する第５バッファおよび第６
   バッファへ、前記同期信号ＳＹＮＣ＿ＢＵＳおよび前記
   第７制御信号ＲＳ＿ＲＤＹに応答する第２状態機械か
   ら、それぞれ２つの制御信号Ｍ＿ＢＬＡＳＴおよびＭ＿
   ＡＤＳを生成するステップと、 信号Ｍ＿ＡＤＳに応答する第７バッファから、前記両方
   向多重化ＲＩＳＣバス上でメモリ・コントローラへ、前
   記周辺回路によって送られたアドレスを送るステップ
   と、 周辺回路から読取り動作または書込み動作の制御信号Ｓ
   ＣＣ＿Ｗ／Ｒを受け取り、前記第４制御信号ＲＳ＿ＨＬ
   ＤＡに応答する第８バッファから、メモリ・コントロー
   ラへ、読書信号を生成するステップと、 書込み動作のため周辺回路から記憶装置へのデータの伝
   送を可能にするため、前記第２制御信号ＲＳ＿ＢＬＡＳ
   Ｔの活動化の間、ＯＲゲートから前記第３バッファへの
   活動信号を生成するステップと、 読取り動作のため記憶装置から周辺回路へのデータの伝
   送を可能にするため、前記第２バッファに接続された第
   ２ラッチへ、前記メモリ・コントローラの前記第７制御
   信号ＲＳ＿ＲＤＹに応答する第５制御論理回路から制御
   信号Ｄ＿ＳＴＢを生成するステップと、 書込み動作または読取り動作の完了について前記周辺回
   路に知らせるため、前記同期信号ＳＹＮＣ＿ＢＵＳの非
   活動化に応答して第３ラッチから第９制御信号ＳＣＣ＿
   ＲＤＹを生成するステップとを含むことを特徴とする、
   請求項６に記載の変換方法。
8. 【請求項８】前記周辺回路が、 内部レジスタを含み、前記変換回路を介して前記ＲＩＳ
   Ｃプロセッサによって制御され、アクセスされる、ネッ
   トワークからのパルス符号変調（ＰＣＭ）信号によって
   担持される送受信データを時分割多重信号（ＴＤＭ）に
   変換する手段と、 記憶装置を直接にアクセスするためのそれ自体のプログ
   ラミング・パラメータと、共用メモリを介して前記第２
   手段の構成を可能にするため５ビットに符号化された構
   成入力バスＣ０ないしＣ４とを含む、前記時分割多重信
   号を処理する手段とを含むことを特徴とする、請求項６
   または７に記載の変換方法。
9. 【請求項９】すべての動作の前に、前記ＲＩＳＣプロセ
   ッサによって共用メモリ内の前記第２手段のパラメータ
   を構成するステップと、 前記第２手段の入力Ｃ０ないしＣ５上で、前記共用メモ
   リ内の対応する構成アドレスを用い、したがって、前記
   第２手段が前記共用メモリ内を直接アクセスできるよう
   にして、前記構成パラメータを受け取るステップとをさ
   らに含むことによって、前記時分割多重信号を処理する
   前記手段の構成が可能であることを特徴とする、請求項
   ８に記載の変換方法。