JP2000082038A - 情報処理装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】個々のモジュール固有のクロック周波数でのデ
ータ転送が可能なソース同期方式のバスでは、マスタ側
とスレーブ側が同じクロック系をもたない可能性があ
る。このため、アクノリッジやリトライ要求のプロトコ
ルを付加し難いという課題があった。 【解決手段】アクノリッジ系信号の伝達もソースクロッ
ク同期方式で転送するため、バスの信号線にアクノリッ
ジ系信号専用ソースクロック信号を設ける。さらに、異
なる動作周波数を有するモジュールが混在しても制御が
可能なように、一つ一つのサイクルでなく、纏まったサ
イクル数の基本転送ブロックごとのアクノリッジ信号と
する。
ータ転送が可能なソース同期方式のバスでは、マスタ側
とスレーブ側が同じクロック系をもたない可能性があ
る。このため、アクノリッジやリトライ要求のプロトコ
ルを付加し難いという課題があった。 【解決手段】アクノリッジ系信号の伝達もソースクロッ
ク同期方式で転送するため、バスの信号線にアクノリッ
ジ系信号専用ソースクロック信号を設ける。さらに、異
なる動作周波数を有するモジュールが混在しても制御が
可能なように、一つ一つのサイクルでなく、纏まったサ
イクル数の基本転送ブロックごとのアクノリッジ信号と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやワークステーションを始めとする情報処理装
置、特に、これらの情報処理装置に用いるＬＳＩの内部
バスに関する。
ュータやワークステーションを始めとする情報処理装
置、特に、これらの情報処理装置に用いるＬＳＩの内部
バスに関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションを始めとする情報処理装置に用いられるバスおよ
びその制御方法に関する従来技術に関しては、特開平５
−３２４５４４号公報記載の技術が知られれいる。ここ
に示されるように、インタフェース回路の設計のしやす
さから、バスに接続された複数のモジュールが共通のク
ロックタイミングに同期してデータの送受信制御を行な
う同期式バスが主流になっている。典型的な同期式のバ
ス構成およびタイミングチャートを図１３および図１４
に示す。図１４において、１４００と１４０１はデータ
の転送元であるマスタモジュールの出力ピンで観測した
システムクロックと出力データのタイミング関係、１４
０２と１４０３はデータの転送先であるスレーブモジュ
ールの入力ピンで観測したシステムクロックと入力デー
タのタイミング関係である。ここで、クロック１４００
と１４０２は図１３のクロックジェネレータ１３００か
ら同位相で分配されている。また、データに関しては、
スレーブモジュールの入力ピンでは、マスタモジュール
の出力ピンからバス上の伝播遅延時間の分だけ遅れてい
る。ここで、データは１サイクルでマスタモジュールか
らスレーブモジュールに届かなければならないため、一
般に、同期式バスでは、最大動作周波数は、バスの最大
伝播遅延時間で決定される。この問題を解決して、さら
なる周波数向上を行なうためには、転送元のモジュール
が、転送データと共に転送先モジュールにおけるラッチ
クロックを送信する「ソースクロック同期方式」のバス
が考えられる。典型的なソースクロック同期方式のバス
構成およびタイミングチャートを図１５および図１６に
示す。図１６において、１６００と１６０１はデータの
転送元であるマスタモジュールの出力ピンで観測したソ
ースクロックと出力データのタイミング関係、１６０２
と１６０３はデータの転送先であるスレーブモジュール
の入力ピンで観測したソースクロックと入力データのタ
イミング関係である。このように、ソースクロック同期
方式のバスでは、ソースクロック線とデータ線を同じよ
うな配線経路で実装すると、ソースクロックおよびデー
タが同じ位相だけ遅れるため、データの取り損ないが少
なくなる。すなわち、バスの最大動作周波数がデータの
伝播遅延時に反映されない。（遠いモジュールでは、デ
ータがより遅れるが、ラッチクロックも同位相だけ遅れ
るため。）一般に、ソースクロック同期方式のバスは、
動作周波数を上げ易いバスである。
ションを始めとする情報処理装置に用いられるバスおよ
びその制御方法に関する従来技術に関しては、特開平５
−３２４５４４号公報記載の技術が知られれいる。ここ
に示されるように、インタフェース回路の設計のしやす
さから、バスに接続された複数のモジュールが共通のク
ロックタイミングに同期してデータの送受信制御を行な
う同期式バスが主流になっている。典型的な同期式のバ
ス構成およびタイミングチャートを図１３および図１４
に示す。図１４において、１４００と１４０１はデータ
の転送元であるマスタモジュールの出力ピンで観測した
システムクロックと出力データのタイミング関係、１４
０２と１４０３はデータの転送先であるスレーブモジュ
ールの入力ピンで観測したシステムクロックと入力デー
タのタイミング関係である。ここで、クロック１４００
と１４０２は図１３のクロックジェネレータ１３００か
ら同位相で分配されている。また、データに関しては、
スレーブモジュールの入力ピンでは、マスタモジュール
の出力ピンからバス上の伝播遅延時間の分だけ遅れてい
る。ここで、データは１サイクルでマスタモジュールか
らスレーブモジュールに届かなければならないため、一
般に、同期式バスでは、最大動作周波数は、バスの最大
伝播遅延時間で決定される。この問題を解決して、さら
なる周波数向上を行なうためには、転送元のモジュール
が、転送データと共に転送先モジュールにおけるラッチ
クロックを送信する「ソースクロック同期方式」のバス
が考えられる。典型的なソースクロック同期方式のバス
構成およびタイミングチャートを図１５および図１６に
示す。図１６において、１６００と１６０１はデータの
転送元であるマスタモジュールの出力ピンで観測したソ
ースクロックと出力データのタイミング関係、１６０２
と１６０３はデータの転送先であるスレーブモジュール
の入力ピンで観測したソースクロックと入力データのタ
イミング関係である。このように、ソースクロック同期
方式のバスでは、ソースクロック線とデータ線を同じよ
うな配線経路で実装すると、ソースクロックおよびデー
タが同じ位相だけ遅れるため、データの取り損ないが少
なくなる。すなわち、バスの最大動作周波数がデータの
伝播遅延時に反映されない。（遠いモジュールでは、デ
ータがより遅れるが、ラッチクロックも同位相だけ遅れ
るため。）一般に、ソースクロック同期方式のバスは、
動作周波数を上げ易いバスである。
【０００３】
【発明が解決しようとする課題】しかし、同期方式バス
の方が設計のしやすさでは優れている。例えば、特開平
５−３２４５４４号公報記載のような、各転送サイクル
に対するアクノリッジ系の信号の制御方法について考え
る。図１７にアクノリッジ系プロトコル付きの同期式バ
スの転送タイミングを示す。同期式のバスであれば、デ
ータ転送サイクルの必ず２サイクル後にアクノリッジ系
の信号を出すことにしておけば、転送データとアクノリ
ッジ系の報告の対応づけは非常に容易である。ここでア
クノリッジ系のプロトコルとは、スレーブ側が確かにデ
ータを受信したことをマスタ側に伝えるアクノリッジ、
スレーブ側がデータを受取れる状態にないので、マスタ
側に対して、後で再度転送し直すことを要求するリトラ
イ要求、スレーブ側が受信したデータがエラー（パリテ
ィエラー等）であったことをマスタ側に伝えるエラー報
告などがある。しかし、個々のモジュール固有のクロッ
ク周波数でのデータ転送が可能なソース同期方式のバス
では、マスタ側とスレーブ側が同じクロック系をもたな
い可能性がある。このため、アクノリッジやリトライ要
求のプロトコルを付加し難いという問題点がある。
の方が設計のしやすさでは優れている。例えば、特開平
５−３２４５４４号公報記載のような、各転送サイクル
に対するアクノリッジ系の信号の制御方法について考え
る。図１７にアクノリッジ系プロトコル付きの同期式バ
スの転送タイミングを示す。同期式のバスであれば、デ
ータ転送サイクルの必ず２サイクル後にアクノリッジ系
の信号を出すことにしておけば、転送データとアクノリ
ッジ系の報告の対応づけは非常に容易である。ここでア
クノリッジ系のプロトコルとは、スレーブ側が確かにデ
ータを受信したことをマスタ側に伝えるアクノリッジ、
スレーブ側がデータを受取れる状態にないので、マスタ
側に対して、後で再度転送し直すことを要求するリトラ
イ要求、スレーブ側が受信したデータがエラー（パリテ
ィエラー等）であったことをマスタ側に伝えるエラー報
告などがある。しかし、個々のモジュール固有のクロッ
ク周波数でのデータ転送が可能なソース同期方式のバス
では、マスタ側とスレーブ側が同じクロック系をもたな
い可能性がある。このため、アクノリッジやリトライ要
求のプロトコルを付加し難いという問題点がある。
【０００４】本発明の目的は、ソース同期方式のバスの
高信頼かつ高効率で稼動させるため、アクノリッジ系の
プロトコルを持たせることにある。
高信頼かつ高効率で稼動させるため、アクノリッジ系の
プロトコルを持たせることにある。
【０００５】
【課題を解決するための手段】本発明では、アクノリッ
ジ系信号の伝達もソースクロック同期方式で転送するた
め、バスの信号線にアクノリッジ系信号専用ソースクロ
ック信号を設ける。さらに、異なる動作周波数を有する
モジュールが混在しても制御が可能なように、一つ一つ
のサイクルでなく、纏まったサイクル数の基本転送ブロ
ックごとのアクノリッジ信号とする。
ジ系信号の伝達もソースクロック同期方式で転送するた
め、バスの信号線にアクノリッジ系信号専用ソースクロ
ック信号を設ける。さらに、異なる動作周波数を有する
モジュールが混在しても制御が可能なように、一つ一つ
のサイクルでなく、纏まったサイクル数の基本転送ブロ
ックごとのアクノリッジ信号とする。
【０００６】アクノリッジ系信号専用ソースクロック信
号を用いて、アクノリッジ系信号の伝達もソースクロッ
ク同期方式で転送するため、マスタ側がスレーブ側から
のアクノリッジ系の信号を取り損なうことがなくなる。
さらに、纏まったサイクル数の基本転送ブロックごとの
アクノリッジ信号とするため、異なる動作周波数を有す
るモジュールが混在しても制御が可能となる。
号を用いて、アクノリッジ系信号の伝達もソースクロッ
ク同期方式で転送するため、マスタ側がスレーブ側から
のアクノリッジ系の信号を取り損なうことがなくなる。
さらに、纏まったサイクル数の基本転送ブロックごとの
アクノリッジ信号とするため、異なる動作周波数を有す
るモジュールが混在しても制御が可能となる。
【０００７】
【発明の実施の形態】本発明の１実施例を図１から図１
８を用いて説明する。図１は、本発明のバスに接続され
る各々のモジュールが有するバスインタフェース部の内
部構造を示すブロック図、図２は、本発明のバスの信号
線による接続関係を示すブロック図、図３の（１）は、
本発明のバスにおけるアクノリッジ系信号線の意味の一
覧表、図３の（２）はアクノリッジ系信号の出力タイミ
ング図、図４は、本発明のバスの多重化されたコマンド
／アドレス／データバスのコマンド出力時のコマンド一
覧表、図５は、本バスのリード時のタイミングチャート
図、図６は、本バスのライト時のタイミングチャート
図、図７は、リード転送のデータフェーズに他の転送が
挿入された場合のタイミングチャート図、図８は、本バ
スのライト転送時にスレーブモジュール側からリトライ
要求された場合のタイミングチャート図、図９は、本バ
スの転送途中にバス権が移動する場合のアービトレーシ
ョンの詳細を示すタイミングチャート図、図１０は、本
バスの異なる３つのバスマスタによる転送を示すタイミ
ングチャート図、図１１は、本発明のバスを用いた情報
処理システムの一例の構成図、図１２は、本発明のバス
を用いた情報処理システムの一例の構成図、図１３は、
従来の共通クロック同期式バスの基本転送方式を示す構
成図、図１４は、従来の共通クロック同期式バスの基本
転送方式を示すタイミングチャート図、図１５は、ソー
スクロック同期式バスの基本転送方式を示す構成図、図
１６は、ソースクロック同期式バスの基本転送方式を示
すタイミングチャート図、図１７は、従来のアクノリッ
ジ付き共通クロック同期式バスの基本転送方式を示すタ
イミングチャート、図１８は、本発明のバスをＬＳＩの
内部バスに適用した場合のシステム構成例を示すブロッ
ク図である。
８を用いて説明する。図１は、本発明のバスに接続され
る各々のモジュールが有するバスインタフェース部の内
部構造を示すブロック図、図２は、本発明のバスの信号
線による接続関係を示すブロック図、図３の（１）は、
本発明のバスにおけるアクノリッジ系信号線の意味の一
覧表、図３の（２）はアクノリッジ系信号の出力タイミ
ング図、図４は、本発明のバスの多重化されたコマンド
／アドレス／データバスのコマンド出力時のコマンド一
覧表、図５は、本バスのリード時のタイミングチャート
図、図６は、本バスのライト時のタイミングチャート
図、図７は、リード転送のデータフェーズに他の転送が
挿入された場合のタイミングチャート図、図８は、本バ
スのライト転送時にスレーブモジュール側からリトライ
要求された場合のタイミングチャート図、図９は、本バ
スの転送途中にバス権が移動する場合のアービトレーシ
ョンの詳細を示すタイミングチャート図、図１０は、本
バスの異なる３つのバスマスタによる転送を示すタイミ
ングチャート図、図１１は、本発明のバスを用いた情報
処理システムの一例の構成図、図１２は、本発明のバス
を用いた情報処理システムの一例の構成図、図１３は、
従来の共通クロック同期式バスの基本転送方式を示す構
成図、図１４は、従来の共通クロック同期式バスの基本
転送方式を示すタイミングチャート図、図１５は、ソー
スクロック同期式バスの基本転送方式を示す構成図、図
１６は、ソースクロック同期式バスの基本転送方式を示
すタイミングチャート図、図１７は、従来のアクノリッ
ジ付き共通クロック同期式バスの基本転送方式を示すタ
イミングチャート、図１８は、本発明のバスをＬＳＩの
内部バスに適用した場合のシステム構成例を示すブロッ
ク図である。
【０００８】図１において、１００は本発明のシステム
バスに接続されるモジュール、１０１はデータと共にス
レーブに対して転送する送信クロック生成部、１０２は
送信のタイミングや送信バッファを制御する送信制御
部、１０３はデータ送信用の最終段バッファ、１０４は
データ受信用の初段バッファ、１０５は送信用データバ
ッファ（コマンド／アドレス／データを含む）、１０６
は受信用データバッファ（コマンド／アドレス／データ
を含む）、１０７はデータ受信時のコマンド／アドレス
デコーダ、１０８は受信データバッファ等を制御する受
信制御部（受信データのパリティチェックなどのエラー
チェックも含む）、１０９、１１０、１１１は双方向入
出力バッファ、１１２は送信データ出力のタイミングを
制御するクロック信号線、１１３は受信データ用のラッ
チクロック信号線、１１４は送信データ（コマンド／ア
ドレスも含む）の経路、１１５は、受信データ（コマン
ド／アドレスも含む）の経路、１１６、１１７、１１８
は制御信号線である。図２において、２０１は、本実施
例のシステムバスのバス使用権を調停するバスアービ
タ、２０２はバスアービタを内蔵したモジュール０のシ
ステムバスインタフェース部、２０３は、転送元のマス
タモジュールがデータと共に転送先のスレーブモジュー
ルに送信するシステムバスのソースクロック信号線、２
０４は、システムバスの多重化されたコマンド／アドレ
ス／データ線、２０５は、システムバスのアクノリッジ
系信号線（アクノリッジ、リトライ要求、エラー）、２
０６は、バスマスタがバス権放棄を予告するラストサイ
クル信号線、２０７は、モジュール１からバスアービタ
に対するバス使用権要求信号（ＢＲＥＱ１−Ｎ）、２０
８は、バスアービタからモジュール１に対するバス使用
権許可信号（ＢＧＮＴ１−Ｎ）、２０９は、モジュール
２からバスアービタに対するバス使用権要求信号（ＢＲ
ＥＱ２−Ｎ）、２１０は、バスアービタからモジュール
２に対するバス使用権許可信号（ＢＧＮＴ２−Ｎ）、２
１１は、モジュール３からバスアービタに対するバス使
用権要求信号（ＢＲＥＱ３−Ｎ）、２１２は、バスアー
ビタからモジュール３に対するバス使用権許可信号（Ｂ
ＧＮＴ３−Ｎ）、２１３は、モジュール０から内蔵バス
アービタに対するバス使用権要求信号（ＢＲＥＱ０−
Ｎ）、２１４は、内蔵バスアービタからモジュール０に
対するバス使用権許可信号（ＢＧＮＴ０−Ｎ）である。
図７において、７００から７０３は、４データサイクル
をひとかたまりとする基本転送ブロックで、７００は、
コマンド／アドレスフェースの基本転送ブロック、７０
１から７０３は、データフェーズの基本転送ブロック、
７０４から７０７は、転送を受信したスレーブモジュー
ルから出力されるアクノリッジ信号のタイミングであ
る。図８において、８００から８０３は４データサイク
ルをひとかたまりとする基本転送ブロックで、８００
は、コマンド／アドレスフェースの基本転送ブロック、
７０１から７０３は、データフェーズの基本転送ブロッ
ク、８０４、８０５、８０７は転送を受信したスレーブ
モジュールから出力されるアクノリッジ信号のタイミン
グ、８０６は、転送を受信したスレーブモジュールから
出力されるリトライ要求信号のタイミングである。図９
において、９００から９０４は、基本転送ブロックであ
る。図１０において、１０００、１００１、１００２は
それぞれ異なるバスマスタから出力された転送を示し、
１００２、１００３、１００４はそれぞれのソースクロ
ック、１００５、１００６、１００７はそれぞれのデー
タ転送サイクル、１００８、１０１０は誰も転送を行な
っていないためソースクロックが出ていない期間、１０
０９、１０１１はアービトレーションの期間である。図
１１において、１は、プロセッサ、２は、メインメモ
リ、３は、プロセッサバス、４は、バスアダプタ、５
は、本発明のシステムバス、６、７、８は、システムバ
ス上のモジュール、９は、表示系ＩＯ装置、１０は、フ
ァイル系ＩＯ装置である。図１２において、１１は、メ
モリバスである。図１３において、１３００は、各モジ
ュールに共通なシステムクロックを分配するクロックジ
ェネレータ、１３０１、１３０２、１３０３は、バス上
のモジュールで、１３０１は、データの転送元であるマ
スタモジュール、１３０３は、データの転送先であるス
レーブモジュール、１３０４は、データ線である。図１
４において、１４００と１４０１はデータの転送元であ
るマスタモジュールの出力ピンで観測したシステムクロ
ックと出力データのタイミング関係、１４０２と１４０
３は、データの転送先であるスレーブモジュールの入力
ピンで観測したシステムクロックと入力データのタイミ
ング関係である。
バスに接続されるモジュール、１０１はデータと共にス
レーブに対して転送する送信クロック生成部、１０２は
送信のタイミングや送信バッファを制御する送信制御
部、１０３はデータ送信用の最終段バッファ、１０４は
データ受信用の初段バッファ、１０５は送信用データバ
ッファ（コマンド／アドレス／データを含む）、１０６
は受信用データバッファ（コマンド／アドレス／データ
を含む）、１０７はデータ受信時のコマンド／アドレス
デコーダ、１０８は受信データバッファ等を制御する受
信制御部（受信データのパリティチェックなどのエラー
チェックも含む）、１０９、１１０、１１１は双方向入
出力バッファ、１１２は送信データ出力のタイミングを
制御するクロック信号線、１１３は受信データ用のラッ
チクロック信号線、１１４は送信データ（コマンド／ア
ドレスも含む）の経路、１１５は、受信データ（コマン
ド／アドレスも含む）の経路、１１６、１１７、１１８
は制御信号線である。図２において、２０１は、本実施
例のシステムバスのバス使用権を調停するバスアービ
タ、２０２はバスアービタを内蔵したモジュール０のシ
ステムバスインタフェース部、２０３は、転送元のマス
タモジュールがデータと共に転送先のスレーブモジュー
ルに送信するシステムバスのソースクロック信号線、２
０４は、システムバスの多重化されたコマンド／アドレ
ス／データ線、２０５は、システムバスのアクノリッジ
系信号線（アクノリッジ、リトライ要求、エラー）、２
０６は、バスマスタがバス権放棄を予告するラストサイ
クル信号線、２０７は、モジュール１からバスアービタ
に対するバス使用権要求信号（ＢＲＥＱ１−Ｎ）、２０
８は、バスアービタからモジュール１に対するバス使用
権許可信号（ＢＧＮＴ１−Ｎ）、２０９は、モジュール
２からバスアービタに対するバス使用権要求信号（ＢＲ
ＥＱ２−Ｎ）、２１０は、バスアービタからモジュール
２に対するバス使用権許可信号（ＢＧＮＴ２−Ｎ）、２
１１は、モジュール３からバスアービタに対するバス使
用権要求信号（ＢＲＥＱ３−Ｎ）、２１２は、バスアー
ビタからモジュール３に対するバス使用権許可信号（Ｂ
ＧＮＴ３−Ｎ）、２１３は、モジュール０から内蔵バス
アービタに対するバス使用権要求信号（ＢＲＥＱ０−
Ｎ）、２１４は、内蔵バスアービタからモジュール０に
対するバス使用権許可信号（ＢＧＮＴ０−Ｎ）である。
図７において、７００から７０３は、４データサイクル
をひとかたまりとする基本転送ブロックで、７００は、
コマンド／アドレスフェースの基本転送ブロック、７０
１から７０３は、データフェーズの基本転送ブロック、
７０４から７０７は、転送を受信したスレーブモジュー
ルから出力されるアクノリッジ信号のタイミングであ
る。図８において、８００から８０３は４データサイク
ルをひとかたまりとする基本転送ブロックで、８００
は、コマンド／アドレスフェースの基本転送ブロック、
７０１から７０３は、データフェーズの基本転送ブロッ
ク、８０４、８０５、８０７は転送を受信したスレーブ
モジュールから出力されるアクノリッジ信号のタイミン
グ、８０６は、転送を受信したスレーブモジュールから
出力されるリトライ要求信号のタイミングである。図９
において、９００から９０４は、基本転送ブロックであ
る。図１０において、１０００、１００１、１００２は
それぞれ異なるバスマスタから出力された転送を示し、
１００２、１００３、１００４はそれぞれのソースクロ
ック、１００５、１００６、１００７はそれぞれのデー
タ転送サイクル、１００８、１０１０は誰も転送を行な
っていないためソースクロックが出ていない期間、１０
０９、１０１１はアービトレーションの期間である。図
１１において、１は、プロセッサ、２は、メインメモ
リ、３は、プロセッサバス、４は、バスアダプタ、５
は、本発明のシステムバス、６、７、８は、システムバ
ス上のモジュール、９は、表示系ＩＯ装置、１０は、フ
ァイル系ＩＯ装置である。図１２において、１１は、メ
モリバスである。図１３において、１３００は、各モジ
ュールに共通なシステムクロックを分配するクロックジ
ェネレータ、１３０１、１３０２、１３０３は、バス上
のモジュールで、１３０１は、データの転送元であるマ
スタモジュール、１３０３は、データの転送先であるス
レーブモジュール、１３０４は、データ線である。図１
４において、１４００と１４０１はデータの転送元であ
るマスタモジュールの出力ピンで観測したシステムクロ
ックと出力データのタイミング関係、１４０２と１４０
３は、データの転送先であるスレーブモジュールの入力
ピンで観測したシステムクロックと入力データのタイミ
ング関係である。
【０００９】図１５において、１５００は、転送元であ
るマスタモジュールが転送先であるスレーブモジュール
に送信するソースクロック用の信号線である。図１６に
おいて、１６００と１６０１は、データの転送元である
マスタモジュールの出力ピンで観測したソースクロック
と出力データのタイミング関係、１６０２と１６０３
は、データの転送先であるスレーブモジュールの入力ピ
ンで観測したソースクロックと入力データのタイミング
関係である。図１７において、１７００は、バス上のモ
ジュールに共通なシステムクロック、１７０１は、転送
データタイミング、１７０２は、アクノリッジ信号タイ
ミングである。図１８において、１８００は、周辺機能
モジュールを共に１チップに集積化したプロセッサ、１
８０１は、ＣＰＵコア、１８０２は、プロセッサの外部
バスおよび内部システムバスを制御するバスインタフェ
ース、１８０３は、プロセッサ１８００内部の周辺機能
ジュール用内部システムバス、１８０４、１８０５、１
８０６は、プロセッサ１８００に内蔵される周辺機能モ
ジュールである。
るマスタモジュールが転送先であるスレーブモジュール
に送信するソースクロック用の信号線である。図１６に
おいて、１６００と１６０１は、データの転送元である
マスタモジュールの出力ピンで観測したソースクロック
と出力データのタイミング関係、１６０２と１６０３
は、データの転送先であるスレーブモジュールの入力ピ
ンで観測したソースクロックと入力データのタイミング
関係である。図１７において、１７００は、バス上のモ
ジュールに共通なシステムクロック、１７０１は、転送
データタイミング、１７０２は、アクノリッジ信号タイ
ミングである。図１８において、１８００は、周辺機能
モジュールを共に１チップに集積化したプロセッサ、１
８０１は、ＣＰＵコア、１８０２は、プロセッサの外部
バスおよび内部システムバスを制御するバスインタフェ
ース、１８０３は、プロセッサ１８００内部の周辺機能
ジュール用内部システムバス、１８０４、１８０５、１
８０６は、プロセッサ１８００に内蔵される周辺機能モ
ジュールである。
【００１０】まず、システム構成から説明する。本実施
例では、本発明のバスプロトコルを図１１もしくは図１
２のような情報処理装置のシステムバスへの適用した。
システムバスの信号線は、図２に示すように、ソースク
ロック信号線１本（２０３）、多重化されたコマンド／
アドレス／データ線９本（２０４）、アクノリッジ系信
号線（２０５）、バスマスタがバス権放棄を予告するラ
ストサイクル信号線（２０６）である。ＣＡＤ[０−８]
は、１バイトのデータと１本のパリティである。基本転
送タイミングを、図５および図６に示す。図５はリード
オペレーション、図６はライトオペレーションである。
リードライト共に、４サイクルのコマンド／アドレスフ
ェーズから始まる。コマンド／アドレスフェーズの最初
のサイクルがコマンドサイクルで、その内訳は図４に示
す。コマンドサイクル中のＣＡＤ[４−７]はリザーブビ
ットとなっている。それに続くコマンド／アドレスフェ
ーズの３サイクルがアドレスサイクルで２４ビットのア
ドレスを有する。図５のように、リードオペレーション
は、スプリット転送プロトコルになっており、リードし
たモジュールはコマンド／アドレスフェーズが終了した
時点でバス権を放棄し、リードされたモジュールはデー
タが準備できた時点でバス権を獲得し、マスタに対しデ
ータサイクルを起動する。一方、ライトに関しては、転
送元のバスマスタモジュールが、コマンド／アドレスフ
ェーズに続いて、データサイクルを実行する。これらの
転送における、アクノリッジ系の信号の制御を図３に示
す。アクノリッジ系の信号は、それぞれのオペレーショ
ンのスレーブモジュールが、基本転送ブロックの期間中
にマスタに対してＡＣＫ[０−２]を用いて伝達する。こ
こで、図３の（２）に示すように、ＡＣＫ[１，２]はア
クノリッジデータ、ＡＣＫ[０]はマスタ側がＡＣＫ
[１，２]をラッチするためのソースクロック信号線であ
る。また、ＡＣＫ[１，２]の意味を図３の（１）に示
す。リード転送のデータフェーズに他の転送が挿入され
た場合のタイミングチャート図を図７に、バスのライト
転送時にスレーブモジュール側からリトライ要求された
場合のタイミングチャート図を図８に示す。本バスで
は、基本転送ブロックごとにアクノリッジ系の制御を行
なっていることに加え、１つのモジュールがバスを占有
しすぎないように、基本転送ブロックごとにアービトレ
ーションができるようになっている。ソースクロック同
期方式バスでは、異なる動作周波数を有するモジュール
が混在する可能性があるため、基本転送ブロックが４サ
イクルで固定になっていても、その時間は各バスマスタ
によって異なる。このため、図９に示すようにバス権放
棄予告信号であるラストサイクル（ＬＣ）を設けてい
る。これにより、基本転送ブロック単位でバスのアービ
トレーションが可能となり、緊急度の高い転送を優先す
ることができ、マルチメディアデータの扱いにも適する
ように考慮している。最後に、各モジュール共通のバス
インタフェース部の内部構造を図１に示す。
例では、本発明のバスプロトコルを図１１もしくは図１
２のような情報処理装置のシステムバスへの適用した。
システムバスの信号線は、図２に示すように、ソースク
ロック信号線１本（２０３）、多重化されたコマンド／
アドレス／データ線９本（２０４）、アクノリッジ系信
号線（２０５）、バスマスタがバス権放棄を予告するラ
ストサイクル信号線（２０６）である。ＣＡＤ[０−８]
は、１バイトのデータと１本のパリティである。基本転
送タイミングを、図５および図６に示す。図５はリード
オペレーション、図６はライトオペレーションである。
リードライト共に、４サイクルのコマンド／アドレスフ
ェーズから始まる。コマンド／アドレスフェーズの最初
のサイクルがコマンドサイクルで、その内訳は図４に示
す。コマンドサイクル中のＣＡＤ[４−７]はリザーブビ
ットとなっている。それに続くコマンド／アドレスフェ
ーズの３サイクルがアドレスサイクルで２４ビットのア
ドレスを有する。図５のように、リードオペレーション
は、スプリット転送プロトコルになっており、リードし
たモジュールはコマンド／アドレスフェーズが終了した
時点でバス権を放棄し、リードされたモジュールはデー
タが準備できた時点でバス権を獲得し、マスタに対しデ
ータサイクルを起動する。一方、ライトに関しては、転
送元のバスマスタモジュールが、コマンド／アドレスフ
ェーズに続いて、データサイクルを実行する。これらの
転送における、アクノリッジ系の信号の制御を図３に示
す。アクノリッジ系の信号は、それぞれのオペレーショ
ンのスレーブモジュールが、基本転送ブロックの期間中
にマスタに対してＡＣＫ[０−２]を用いて伝達する。こ
こで、図３の（２）に示すように、ＡＣＫ[１，２]はア
クノリッジデータ、ＡＣＫ[０]はマスタ側がＡＣＫ
[１，２]をラッチするためのソースクロック信号線であ
る。また、ＡＣＫ[１，２]の意味を図３の（１）に示
す。リード転送のデータフェーズに他の転送が挿入され
た場合のタイミングチャート図を図７に、バスのライト
転送時にスレーブモジュール側からリトライ要求された
場合のタイミングチャート図を図８に示す。本バスで
は、基本転送ブロックごとにアクノリッジ系の制御を行
なっていることに加え、１つのモジュールがバスを占有
しすぎないように、基本転送ブロックごとにアービトレ
ーションができるようになっている。ソースクロック同
期方式バスでは、異なる動作周波数を有するモジュール
が混在する可能性があるため、基本転送ブロックが４サ
イクルで固定になっていても、その時間は各バスマスタ
によって異なる。このため、図９に示すようにバス権放
棄予告信号であるラストサイクル（ＬＣ）を設けてい
る。これにより、基本転送ブロック単位でバスのアービ
トレーションが可能となり、緊急度の高い転送を優先す
ることができ、マルチメディアデータの扱いにも適する
ように考慮している。最後に、各モジュール共通のバス
インタフェース部の内部構造を図１に示す。
【００１１】本発明によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなり、ソースクロック同期方式バスの信頼性
およびデータ効率を向上することができる。さらに、纏
まったサイクル数の基本転送ブロックごとのアクノリッ
ジ信号とするため、異なる動作周波数を有するモジュー
ルが混在しても制御が可能となる。また、図１０に示す
ように、転送が行われていない期間は、バスのクロック
が完全に停止するので、システム全体の低消費電力化に
役立つ。
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなり、ソースクロック同期方式バスの信頼性
およびデータ効率を向上することができる。さらに、纏
まったサイクル数の基本転送ブロックごとのアクノリッ
ジ信号とするため、異なる動作周波数を有するモジュー
ルが混在しても制御が可能となる。また、図１０に示す
ように、転送が行われていない期間は、バスのクロック
が完全に停止するので、システム全体の低消費電力化に
役立つ。
【００１２】ここでは、ソースクロック同期方式バスの
情報処理装置のシステムバスへの適用を説明してきた
が、本方式はＬＳＩの内部バスに適用してもその効果を
発揮する。図１８にその適用例を示す。プロセッサ上に
共に集積化されるモジュールには、プロセッサとは異な
る周波数を有する各種インタフェースである可能性があ
るため、異なるクロック周波数のモジュールが混在でき
るソースクロック同期方式バスは有効である。
情報処理装置のシステムバスへの適用を説明してきた
が、本方式はＬＳＩの内部バスに適用してもその効果を
発揮する。図１８にその適用例を示す。プロセッサ上に
共に集積化されるモジュールには、プロセッサとは異な
る周波数を有する各種インタフェースである可能性があ
るため、異なるクロック周波数のモジュールが混在でき
るソースクロック同期方式バスは有効である。
【００１３】
【発明の効果】本発明によれば、アクノリッジ系信号専
用ソースクロック信号を用いて、アクノリッジ系信号の
伝達もソースクロック同期方式で転送するため、マスタ
側がスレーブ側からのアクノリッジ系の信号を取り損な
うことがなくなり、ソースクロック同期方式バスの信頼
性およびデータ効率を向上することができるという効果
がある。さらに、纏まったサイクル数の基本転送ブロッ
クごとのアクノリッジ信号とするため、異なる動作周波
数を有するモジュールが混在しても制御が可能となる。
また、転送が行われていない期間は、バスのクロックが
完全に停止するので、システム全体の低消費電力化に役
立つという効果がある。
用ソースクロック信号を用いて、アクノリッジ系信号の
伝達もソースクロック同期方式で転送するため、マスタ
側がスレーブ側からのアクノリッジ系の信号を取り損な
うことがなくなり、ソースクロック同期方式バスの信頼
性およびデータ効率を向上することができるという効果
がある。さらに、纏まったサイクル数の基本転送ブロッ
クごとのアクノリッジ信号とするため、異なる動作周波
数を有するモジュールが混在しても制御が可能となる。
また、転送が行われていない期間は、バスのクロックが
完全に停止するので、システム全体の低消費電力化に役
立つという効果がある。
【図１】本発明のバスに接続される各々のモジュールが
有するバスインタフェース部の内部構造を示すブロック
図である。
有するバスインタフェース部の内部構造を示すブロック
図である。
【図２】本発明のバスの信号線による接続関係を示すブ
ロック図である。
ロック図である。
【図３】（１）は、本発明のバスにおけるアクノリッジ
系信号線の意味の一覧表、（２）はアクノリッジ系信号
の出力タイミング図である。
系信号線の意味の一覧表、（２）はアクノリッジ系信号
の出力タイミング図である。
【図４】本発明のバスの多重化されたコマンド／アドレ
ス／データバスのコマンド出力時のコマンド一覧表であ
る。
ス／データバスのコマンド出力時のコマンド一覧表であ
る。
【図５】本バスのリード時のタイミングチャート図であ
る。
る。
【図６】本バスのライト時のタイミングチャート図であ
る。
る。
【図７】リード転送のデータフェーズに他の転送が挿入
された場合のタイミングチャート図である。
された場合のタイミングチャート図である。
【図８】本バスのライト転送時にスレーブモジュール側
からリトライ要求された場合のタイミングチャート図で
ある。
からリトライ要求された場合のタイミングチャート図で
ある。
【図９】本バスの転送途中にバス権が移動する場合のア
ービトレーションの詳細を示すタイミングチャート図で
ある。
ービトレーションの詳細を示すタイミングチャート図で
ある。
【図１０】本バスの異なる３つのバスマスタによる転送
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図１１】本発明のバスを用いた情報処理システムの一
例の構成図である。
例の構成図である。
【図１２】本発明のバスを用いた情報処理システムの一
例の構成図である。
例の構成図である。
【図１３】従来の共通クロック同期式バスの基本転送方
式を示す構成図である。
式を示す構成図である。
【図１４】従来の共通クロック同期式バスの基本転送方
式を示すタイミングチャート図である。
式を示すタイミングチャート図である。
【図１５】ソースクロック同期式バスの基本転送方式を
示す構成図である。
示す構成図である。
【図１６】ソースクロック同期式バスの基本転送方式を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図１７】従来のアクノリッジ付き共通クロック同期式
バスの基本転送方式を示すタイミングチャートである。
バスの基本転送方式を示すタイミングチャートである。
【図１８】本発明のバスをＬＳＩの内部バスに適用した
場合のシステム構成例を示すブロック図である。
場合のシステム構成例を示すブロック図である。
１、１８００…プロセッサ、２…メインメモリ、３…プ
ロセッサバス、４…バスアダプタ、５…システムバス、
６、７、８…バス上のモジュール、９…表示系ＩＯ装
置、１０…ファイル系ＩＯ装置、１１…メモリバス、１
００…システムバスに接続されるモジュール、１０１…
送信クロック生成部、１０２…送信制御部、１０３…デ
ータ送信用最終段バッファ、１０４…データ受信用初段
バッファ、１０５…送信用データバッファ、１０６…受
信用データバッファ、１０７…コマンド／アドレスデコ
ーダ、１０８…受信制御部、１０９、１１０、１１１…
双方向入出力バッファ、１１２…送信データ出力のタイ
ミングクロック信号線、１１３…受信データラッチクロ
ック信号線、１１４…送信データの経路、１１５…受信
データの経路、１１６、１１７、１１８…制御信号線、
２０１…バスアービタ、２０２…システムバスインタフ
ェース部、２０３…ソースクロック信号線、２０４…多
重化されたコマンド／アドレス／データ線、２０５…ア
クノリッジ系信号線、２０６…バス権放棄予告信号線、
２０７…バス使用権要求信号（ＢＲＥＱ１−Ｎ）、２０
８…バス使用権許可信号（ＢＧＮＴ１−Ｎ）、２０９…
バス使用権要求信号（ＢＲＥＱ２−Ｎ）、２１０…バス
使用権許可信号（ＢＧＮＴ２−Ｎ）、２１１…バス使用
権要求信号（ＢＲＥＱ３−Ｎ）、２１２…バス使用権許
可信号（ＢＧＮＴ３−Ｎ）、２１３…バス使用権要求信
号（ＢＲＥＱ０−Ｎ）、２１４…バス使用権許可信号
（ＢＧＮＴ０−Ｎ）、７００〜７０３…基本転送ブロッ
ク、７０４〜７０７…アクノリッジ信号のタイミング、
８００〜８０３…基本転送ブロック、８０４、８０５、
８０７…アクノリッジ信号のタイミング、８０６…リト
ライ要求信号のタイミング、９００〜９０４…基本転送
ブロック、１０００、１００１、１００２…異なるバス
マスタから出力された転送、１００２、１００３、１０
０４…ソースクロック、１００５、１００６、１００７
…データ転送サイクル、１００８、１０１０…ソースク
ロックが出ていない期間、１００９、１０１１…アービ
トレーションの期間、１３００…クロックジェネレー
タ、１３０１…マスタモジュール、１３０３…スレーブ
モジュール、１３０４…、１４００、１４０１…マスタ
モジュールの出力ピンで観測したシステムクロックと出
力データのタイミング関係、４０２、１４０３…スレー
ブモジュールの入力ピンで観測したシステムクロックと
入力データのタイミング、１５００…転送元であるマス
タモジュールが転送先であるスレーブモジュールに送信
するソースクロック用の信号線、１６００、１６０１…
マスタモジュールの出力ピンで観測したソースクロック
と出力データのタイミング関係、１６０２、１６０３…
スレーブモジュールの入力ピンで観測したソースクロッ
クと入力データのタイミング関係、１７００…システム
クロック、１７０１…転送データタイミング、１７０２
…アクノリッジ信号タイミング、１８０１…ＣＰＵコ
ア、１８０２…バスインタフェース、１８０３…内部シ
ステムバス、１８０４、１８０５、１８０６…周辺機能
モジュール。
ロセッサバス、４…バスアダプタ、５…システムバス、
６、７、８…バス上のモジュール、９…表示系ＩＯ装
置、１０…ファイル系ＩＯ装置、１１…メモリバス、１
００…システムバスに接続されるモジュール、１０１…
送信クロック生成部、１０２…送信制御部、１０３…デ
ータ送信用最終段バッファ、１０４…データ受信用初段
バッファ、１０５…送信用データバッファ、１０６…受
信用データバッファ、１０７…コマンド／アドレスデコ
ーダ、１０８…受信制御部、１０９、１１０、１１１…
双方向入出力バッファ、１１２…送信データ出力のタイ
ミングクロック信号線、１１３…受信データラッチクロ
ック信号線、１１４…送信データの経路、１１５…受信
データの経路、１１６、１１７、１１８…制御信号線、
２０１…バスアービタ、２０２…システムバスインタフ
ェース部、２０３…ソースクロック信号線、２０４…多
重化されたコマンド／アドレス／データ線、２０５…ア
クノリッジ系信号線、２０６…バス権放棄予告信号線、
２０７…バス使用権要求信号（ＢＲＥＱ１−Ｎ）、２０
８…バス使用権許可信号（ＢＧＮＴ１−Ｎ）、２０９…
バス使用権要求信号（ＢＲＥＱ２−Ｎ）、２１０…バス
使用権許可信号（ＢＧＮＴ２−Ｎ）、２１１…バス使用
権要求信号（ＢＲＥＱ３−Ｎ）、２１２…バス使用権許
可信号（ＢＧＮＴ３−Ｎ）、２１３…バス使用権要求信
号（ＢＲＥＱ０−Ｎ）、２１４…バス使用権許可信号
（ＢＧＮＴ０−Ｎ）、７００〜７０３…基本転送ブロッ
ク、７０４〜７０７…アクノリッジ信号のタイミング、
８００〜８０３…基本転送ブロック、８０４、８０５、
８０７…アクノリッジ信号のタイミング、８０６…リト
ライ要求信号のタイミング、９００〜９０４…基本転送
ブロック、１０００、１００１、１００２…異なるバス
マスタから出力された転送、１００２、１００３、１０
０４…ソースクロック、１００５、１００６、１００７
…データ転送サイクル、１００８、１０１０…ソースク
ロックが出ていない期間、１００９、１０１１…アービ
トレーションの期間、１３００…クロックジェネレー
タ、１３０１…マスタモジュール、１３０３…スレーブ
モジュール、１３０４…、１４００、１４０１…マスタ
モジュールの出力ピンで観測したシステムクロックと出
力データのタイミング関係、４０２、１４０３…スレー
ブモジュールの入力ピンで観測したシステムクロックと
入力データのタイミング、１５００…転送元であるマス
タモジュールが転送先であるスレーブモジュールに送信
するソースクロック用の信号線、１６００、１６０１…
マスタモジュールの出力ピンで観測したソースクロック
と出力データのタイミング関係、１６０２、１６０３…
スレーブモジュールの入力ピンで観測したソースクロッ
クと入力データのタイミング関係、１７００…システム
クロック、１７０１…転送データタイミング、１７０２
…アクノリッジ信号タイミング、１８０１…ＣＰＵコ
ア、１８０２…バスインタフェース、１８０３…内部シ
ステムバス、１８０４、１８０５、１８０６…周辺機能
モジュール。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年９月１日（１９９９．９．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 孝樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B077 AA21 AA33 FF11 MM02
Claims (6)
- 【請求項１】複数のモジュールを有し、転送元であるバ
ス権を獲得したマスタモジュールが転送先のスレーブモ
ジュールのラッチクロックをデータと共に送信するソー
スクロック同期方式のバスを備える情報処理装置におい
て、 当該転送が正しく行われたことを示すアクノリッジ報告
を該スレーブモジュールから該マスタモジュールに対し
て前記ソースクロック同期方式を用いて伝達する手段を
有することを特徴とする情報処理装置。 - 【請求項２】請求項１記載の情報処理装置において、 当該転送が正しく行われたことを示すアクノリッジ報告
が、複数の転送サイクルのまとまりを対象として報告さ
れることを特徴とする情報処理装置。 - 【請求項３】複数のモジュールを有し、転送元であるバ
ス権を獲得したマスタモジュールが転送先のスレーブモ
ジュールのラッチクロックをデータと共に送信するソー
スクロック同期方式のバスを備える情報処理装置におい
て、 該スレーブモジュールが当該転送を受け付けられない状
態にあるため後に再実行することを求めるリトライ要求
を該スレーブモジュールから該マスタモジュールに対し
て前記ソースクロック同期方式を用いて伝達する手段を
有することを特徴とする情報処理装置。 - 【請求項４】請求項３記載の情報処理装置において、 当該転送を受け付けられない状態にあるため後に再実行
することを求めるリトライ要求を複数の転送サイクルの
まとまりを対象として報告されることを特徴とする情報
処理装置。 - 【請求項５】複数のモジュールを有し、転送元であるバ
ス権を獲得したマスタモジュールが転送先のスレーブモ
ジュールのラッチクロックをデータと共に送信するソー
スクロック同期方式のバスを備える情報処理装置におい
て、 当該転送が正しく行われなかったことを示すエラー報告
を該スレーブモジュールから該マスタモジュールに対し
て前記ソースクロック同期方式を用いて伝達する手段を
有することを特徴とする情報処理装置。 - 【請求項６】請求項５記載の情報処理装置において、 当該転送が正しく行われなかったことを示すエラー報告
が複数の転送サイクルのまとまりを対象として報告され
ることを特徴とする情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25071098A JP3592547B2 (ja) | 1998-09-04 | 1998-09-04 | 情報処理装置および信号転送方法 |
| US09/389,228 US6665807B1 (en) | 1998-09-04 | 1999-09-03 | Information processing apparatus |
| US09/389,227 US6539444B1 (en) | 1998-09-04 | 1999-09-03 | Information processing apparatus having a bus using the protocol of the acknowledge type in the source clock synchronous system |
| US10/337,729 US6810454B2 (en) | 1998-09-04 | 2003-01-08 | Information processing apparatus having a bus using the protocol of the acknowledge type in the source clock synchronous system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25071098A JP3592547B2 (ja) | 1998-09-04 | 1998-09-04 | 情報処理装置および信号転送方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000269876A Division JP2001117866A (ja) | 1998-09-04 | 2000-09-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082038A true JP2000082038A (ja) | 2000-03-21 |
| JP3592547B2 JP3592547B2 (ja) | 2004-11-24 |
Family
ID=17211908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25071098A Expired - Fee Related JP3592547B2 (ja) | 1998-09-04 | 1998-09-04 | 情報処理装置および信号転送方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6539444B1 (ja) |
| JP (1) | JP3592547B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108139959A (zh) * | 2015-10-02 | 2018-06-08 | 奥托立夫开发公司 | 车辆安全电子控制系统 |
| CN116860672A (zh) * | 2023-07-04 | 2023-10-10 | 成都电科星拓科技有限公司 | 一种数字处理SMBus通讯系统及方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592547B2 (ja) * | 1998-09-04 | 2004-11-24 | 株式会社ルネサステクノロジ | 情報処理装置および信号転送方法 |
| US6993612B2 (en) * | 2000-12-07 | 2006-01-31 | Micron Technology, Inc. | Arbitration method for a source strobed bus |
| US6715094B2 (en) * | 2000-12-20 | 2004-03-30 | Intel Corporation | Mult-mode I/O interface for synchronizing selected control patterns into control clock domain to obtain interface control signals to be transmitted to I/O buffers |
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| US7120327B2 (en) * | 2002-11-27 | 2006-10-10 | International Business Machines Corporation | Backplane assembly with board to board optical interconnections |
| US7096289B2 (en) * | 2003-01-16 | 2006-08-22 | International Business Machines Corporation | Sender to receiver request retry method and apparatus |
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| US7305510B2 (en) * | 2004-06-25 | 2007-12-04 | Via Technologies, Inc. | Multiple master buses and slave buses transmitting simultaneously |
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