JPH0887468A - Ｃｐｕシステム - Google Patents

Ｃｐｕシステム

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Publication number
JPH0887468A
JPH0887468A JP6224364A JP22436494A JPH0887468A JP H0887468 A JPH0887468 A JP H0887468A JP 6224364 A JP6224364 A JP 6224364A JP 22436494 A JP22436494 A JP 22436494A JP H0887468 A JPH0887468 A JP H0887468A
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JP
Japan
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unit
cpu
access
signal
bus
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Withdrawn
Application number
JP6224364A
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English (en)
Inventor
Hidenori Matsuo
秀徳 松尾
Ryuji Tateishi
隆二 立石
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵシステムに関し、Ｉ／Ｏユニットの実
装有／無に係わらず効率良い処理が行えるＣＰＵシステ
ムの提供。 【構成】 ＣＰＵユニット１００と１又は２以上のＩ／
Ｏユニット３００とが共通のバスを介して相互に接続す
ると共に、ＣＰＵユニット１００が行ったＩ／Ｏアクセ
スに対してＩ／Ｏユニット３００がアクセス完了に係る
所定の応答信号を返送するまでの間はＣＰＵユニット１
００がＩ／Ｏアクセスのマシンサイクルを延長するＣＰ
Ｕシステムにおいて、Ｉ／Ｏユニット３００の実装有／
無を実時間で監視するＩ／Ｏ監視部１２を備え、ＣＰＵ
ユニット１００によるＩ／Ｏアクセスを行う際にそのＩ
／ＯアドレスによりＩ／Ｏ監視部１２の実装有／無の情
報を参照すると共に、当該Ｉ／Ｏユニット３００が実装
されていない場合はＣＰＵユニット１００のマシンサイ
クルを延長しない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＰＵシステムに関し、
更に詳しくはＣＰＵユニットと１又は２以上のＩ／Ｏユ
ニットとが共通のバスを介して相互に接続すると共に、
ＣＰＵユニットが行ったＩ／Ｏアクセスに対してＩ／Ｏ
ユニットがアクセス完了に係る所定の応答信号を返送す
るまでの間はＣＰＵユニットがＩ／Ｏアクセスのマシン
サイクルを延長するＣＰＵシステムに関する。
【０００２】今日、例えば通信設備等に係る基幹装置に
はノンストップ化、処理の高速化、及び耐保守性等が要
求されている。このため、この種の装置では電源を切ら
ずにも保守が行えるよように活性挿抜可能なプリント板
ユニット｛ＣＰＵユニット，Ｉ／Ｏ（チャネル）ユニッ
ト等｝により構成されている。しかし、ＣＰＵユニット
が引き抜かれたＩ／Ｏユニットに対してＩ／Ｏアクセス
を行ってしまうと、ＣＰＵユニットの動作に相当のロス
が生じる。そこで、かかる場合でもＣＰＵユニットが効
率良く動作できるＣＰＵシステムの提供が望まれる。
【０００３】
【従来の技術】図４は従来のＣＰＵシステムのブロック
図で、図において６００はＣＰＵユニット、２はＣＰ
Ｕ、３はＣＰＵ２が実行するプログラム等を記憶してい
るメモリ（ＭＥＭ）、４は後述の共通バス６とシステム
バス５０３との間を接続するバスインタフェース（ＢＩ
Ｆ）、６はＣＰＵ２の共通（内部）バス（ＣＢ）、７は
タイマ（ＴＭ）、８はフリップフロップ（ＦＦ）、９は
ＣＰＵ２が発生するＩ／Ｏコマンドを検出するデコーダ
（ＤＥＣ）、１０はＯＲゲート回路（Ｏ）、１１はパワ
ーオンリセット回路（ＰＯＲＣ）、７００はＩ／Ｏユニ
ット、３１はＩ／Ｏユニット７００宛のＩ／Ｏコマンド
（Ｉ／ＯアドレスＩＯＡ等）を検出するデコーダ（ＤＥ
Ｃ）、３２，３３はＡＮＤゲート回路（Ａ）、３４は３
ステートのドライバ（Ｄ）、３５はレシーバ（Ｒ）、３
７は遅延回路（ＤＬ）、３８はレジスタ（ＲＥＧ）、３
９はパワーオンリセット回路（ＰＯＲＣ）、そして、５
０３はシステムバス（ＳＢ）である。
【０００４】ＣＰＵユニット６００は、プリント基板上
にＣＰＵ２、メモリ３等からなるプロセッサ機能を搭載
したユニット（カード）であり、本ＣＰＵシステム（例
えばデータ伝送装置）の主制御を行う。またＩ／Ｏユニ
ット７００は、同じくプリント基板上に各種Ｉ／Ｏ（通
信チャネル等の）機能を搭載したユニット（カード）で
あり、図示しないが、架構成装置の各シェルフに複数実
装されている。
【０００５】システムバス５０３は、共通のバックプレ
ーン上に設けられており、アドレス信号（８ビット）、
データ信号（８ビット）、制御信号（ライトパルス信号
ＷＰ，リードイネーブル信号ＲＥ，システムリセット信
号ＳＲ，Ｉ／Ｏアクセス準備完了応答信号ＩＯＲ等）を
転送する並列の信号線からなっている。また共通バス６
は、ＣＰＵユニット６００の基板上に設けられており、
信号線の構成はシステムバス５０３のものと略同等であ
る。
【０００６】かかる構成により、まずＣＰＵユニット６
００からＩ／Ｏユニット７００にデータを書き込む場合
は、ＣＰＵ２はＩ／Ｏライトコマンドを実行する。これ
によりＢＩＦ４が付勢され、システムバス５０３上のア
ドレスバスにはＩ／Ｏライトコマンド（Ｉ／Ｏアドレス
ＩＯＡ等）が、またデータバスには書込データＷＤが送
出される。
【０００７】同時に、デコーダ９は共通バス６上のＩ／
Ｏライトコマンドを検出してＩ／Ｏコマンド信号ＩＯＣ
を出力する。このＩ／Ｏコマンド信号ＩＯＣはＦＦ８を
セットしてウェイト信号ＷＡＩＴをアクティブにする。
ＣＰＵ２はウェイト信号ＷＡＩＴがアクティブの間はＩ
／Ｏアクセスのマシンサイクルを延長される。Ｉ／Ｏユ
ニット７００において、デコーダ３１は自己宛のＩ／Ｏ
ライトコマンドを検出すると、Ｉ／Ｏコマンド検出信号
ＩＯＤを出力する。Ｉ／Ｏコマンド検出信号ＩＯＤは遅
延回路３７に入力しており、該遅延回路３７はこれをＩ
／Ｏユニット７００が書込データＷＤを確実に保持する
のに十分な時間ｔ1 だけ遅延させる。そして、時間ｔ1
を経過するとＩ／Ｏアクセス準備完了応答信号ＩＯＲ1
を出力する。
【０００８】このＩ／Ｏアクセス準備完了応答信号ＩＯ
Ｒ1 は、システムバス５０３、ＢＩＦ４、共通バス６を
介してＯＲゲート回路１０に入力し、その出力によりＦ
Ｆ８をリセットする。これによりウェイト信号ＷＡＩＴ
はリセットされ、これによりＣＰＵ２はＩ／Ｏライトコ
マンドの後半のマシンサイクルでライトパルス信号ＷＰ
を出力する。
【０００９】これを受けたＩ／Ｏユニット７００では、
Ｉ／Ｏコマンド検出信号ＩＯＤ＝１、かつライトパルス
信号ＷＰ＝１により、ＡＮＤゲート回路３３を満足し、
その出力でデータバス上の書込データＷＤをレジスタ３
８にラッチする。一方、ＣＰＵ２は次のインストラクシ
ョンのフェッチサイクルに移行する。次にＣＰＵユニッ
ト６００がＩ／Ｏユニット７００からのデータを読み込
む場合は、ＣＰＵ２はＩ／Ｏリードコマンドを実行す
る。これによりＢＩＦ４が付勢され、システムバス５０
３上のアドレスバスにはＩ／Ｏリードコマンド（Ｉ／Ｏ
アドレスＩＯＡ等）が送出される。
【００１０】同時に、デコーダ９は共通バス６上のＩ／
Ｏリードコマンドを検出してＩ／Ｏコマンド信号ＩＯＣ
を出力する。このＩ／Ｏコマンド信号ＩＯＣはＦＦ８を
セットしてウェイト信号ＷＡＩＴをアクティブにする。
ＣＰＵ２はウェイト信号ＷＡＩＴがアクティブの間はＩ
／Ｏアクセスのマシンサイクルを延長される。Ｉ／Ｏユ
ニット７００において、デコーダ３１は自己宛のＩ／Ｏ
リードコマンド（Ｉ／Ｏアドレス等）を検出してＩ／Ｏ
コマンド検出信号ＩＯＤを出力する。このＩ／Ｏコマン
ド検出信号ＩＯＤは遅延回路３７に入力し、該遅延回路
３７はＩ／Ｏユニット７００が確実な読出データＲＤを
提供するに十分な時間を経過すると、Ｉ／Ｏアクセス準
備完了応答信号ＩＯＲ1 を出力する。
【００１１】このＩ／Ｏアクセス準備完了応答信号ＩＯ
Ｒ1 はシステムバス５０３、ＢＩＦ４、共通バス６を介
してＯＲゲート回路１０に入力し、その出力によりＦＦ
８をリセットする。これによりウェイト信号ＷＡＩＴは
リセットされ、これによりＣＰＵ２はＩ／Ｏリードコマ
ンドの後半のマシンサイクルでリードイネーブル信号Ｒ
Ｅを出力する。
【００１２】これを受けたＩ／Ｏユニット７００では、
Ｉ／Ｏコマンド検出信号ＩＯＤ＝１、かつリードイネー
ブル信号ＲＥ＝１により、ＡＮＤゲート回路３２を満足
し、その出力でドライバ３４を付勢し、読出データＲＤ
をデータバスに出力する。この読出データＲＤはＢＩＦ
４、共通バス６を介してＣＰＵ２の内部レジスタ（不図
示）に取り込まれる。そして、ＣＰＵ２は次のインスト
ラクションのフェッチサイクルに移行する。
【００１３】一般に、上記遅延時間ｔ1 はＩ／Ｏユニッ
ト７００の種類、機能、構造等によって短いものから長
いものまであり、まちまちである。このＣＰＵシステム
ではＣＰＵユニット６００が行ったＩ／Ｏアクセスに対
してＩ／Ｏユニット７００がＩ／Ｏアクセス準備完了応
答信号ＩＯＲを返送するまでの間はウェイト信号ＷＡＩ
Ｔを付勢し、ＣＰＵ２を処理待ちとするので、ＣＰＵユ
ニットはどのような遅延時間ｔ1 を必要とするＩ／Ｏユ
ニットをアクセスした場合でも、処理の整合がとれる。
【００１４】ところで、例えばデータ伝送装置等におい
ては保守の目的でＩ／Ｏユニット７００が活性挿抜され
ることが少なくない。例えばＩ／Ｏユニット７００が未
実装である場合に、ＣＰＵユニット６００がこれにＩ／
Ｏアクセスをかけてしまうと、Ｉ／Ｏアクセス準備完了
応答信号ＩＯＲ1 はいつまで経っても返送されないこと
になる。
【００１５】かかる場合でも、従来は、ウェイト信号Ｗ
ＡＩＴ＝１によりタイマ７が付勢され、タイマ７が所定
時間ｔを計数するとタイムアウト信号ＴＯを出力し、こ
のルートでＦＦ８をリセットしていた。従って、ＣＰＵ
２が未実装のＩ／Ｏユニット７００にＩ／Ｏアクセスを
行ってもＣＰＵ２の処理がハングアップしてしまうこと
は無い。
【００１６】
【発明が解決しようとする課題】しかるに、一般にこの
所定時間ｔはシステムの最大の遅延時間ｔ1 をカバーで
きるように十分に長く選ぶ必要がある。このため、従来
のＣＰＵシステムでは、ＣＰＵ２が未実装のＩ／Ｏユニ
ット７００に対してＩ／Ｏアクセスを行ってしまうと、
ＣＰＵ２の処理が相当に長い時間の間、不必要に待たさ
れると言う問題があった。
【００１７】なお、ＣＰＵ２の処理プログラム（アプリ
ケーションプログラム，スーパバイザプログラム等）に
よりＩ／Ｏユニット７００の挿抜管理を行うことも考え
られるが、これでは挿抜管理を行うための処理負担が増
し、ＣＰＵ２の本来の処理効率の低下を招く。本発明の
目的は、Ｉ／Ｏユニットの実装有／無に係わらず効率良
い処理が行えるＣＰＵシステムを提供することにある。
【００１８】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）のＣＰＵシステ
ムは、ＣＰＵユニットと１又は２以上のＩ／Ｏユニット
とが共通のバスを介して相互に接続すると共に、ＣＰＵ
ユニットが行ったＩ／Ｏアクセスに対してＩ／Ｏユニッ
トがアクセス完了に係る所定の応答信号を返送するまで
の間はＣＰＵユニットがＩ／Ｏアクセスのマシンサイク
ルを延長するＣＰＵシステムにおいて、Ｉ／Ｏユニット
の実装有／無を実時間で監視するＩ／Ｏ監視部を備え、
ＣＰＵユニットによるＩ／Ｏアクセスを行う際にそのＩ
／ＯアドレスによりＩ／Ｏ監視部の実装有／無の情報を
参照すると共に、当該Ｉ／Ｏユニットが実装されていな
い場合はＣＰＵユニットのマシンサイクルを延長しない
ように構成したものである。
【００１９】また本発明（３）のＣＰＵシステムは、Ｃ
ＰＵユニットと１又は２以上のＩ／Ｏユニットとが共通
のバスを介して相互に接続すると共に、ＣＰＵユニット
が行ったＩ／Ｏアクセスに対してＩ／Ｏユニットがアク
セス完了に係る所定の応答信号を返送するまでの間はＣ
ＰＵユニットがＩ／Ｏアクセスのマシンサイクルを延長
するＣＰＵシステムにおいて、自己宛のＩ／Ｏアクセス
を検出したことにより直ちにアクセス検出の応答信号を
返送するＩ／Ｏユニットと、ＣＰＵユニットによるＩ／
Ｏアクセスの開始からアクセス検出の応答信号を受信す
るまでの時間を監視するＩ／Ｏ監視部とを備え、ＣＰＵ
ユニットによるＩ／Ｏアクセスの際に所定時間を経過し
てもアクセス検出の応答信号が受信されない場合はＣＰ
Ｕユニットのマシンサイクルの延長を消勢するように構
成したものである。
【００２０】
【作用】本発明（１）のＣＰＵシステムにおいては、Ｃ
ＰＵユニット１００と１又は２以上のＩ／Ｏユニット３
００とが共通のバスを介して相互に接続すると共に、Ｃ
ＰＵユニット１００が行ったＩ／Ｏアクセスに対してＩ
／Ｏユニット３００がアクセス完了に係る所定の応答信
号を返送するまでの間はＣＰＵユニット１００がＩ／Ｏ
アクセスのマシンサイクルを延長する。
【００２１】この場合に、Ｉ／Ｏ監視部１２はＩ／Ｏユ
ニット３００の実装有／無を実時間で監視している。そ
して、ＣＰＵユニット１００によるＩ／Ｏアクセスを行
う際には、そのＩ／ＯアドレスによりＩ／Ｏ監視部１２
の実装有／無の情報を参照すると共に、もし当該Ｉ／Ｏ
ユニット３００が実装されていない場合には、ＣＰＵユ
ニット１００のマシンサイクルを延長しないように構成
している。
【００２２】本発明（１）によれば、Ｉ／Ｏ監視部１２
はＩ／Ｏユニット３００の実装有／無を実時間で監視し
ているので、保守者がＩ／Ｏユニット３００を任意に活
性挿抜しても、これを検出してＣＰＵユニット１００に
よるＩ／Ｏアクセスの際にＩ／Ｏユニット３００の実装
有／無の情報を確実に提供できる。また、ＣＰＵユニッ
ト１００が未実装のＩ／Ｏユニット３００に対してＩ／
Ｏアクセスを行ってしまっても、ＣＰＵユニット１００
のマシンサイクルを延長しないように構成したので、Ｃ
ＰＵユニット１００は、従来のようにタイマ７がタイム
アウトするまでの長い時間、処理待ちになる必要は無
く、もってＣＰＵユニット１００は効率良い処理を行え
る。
【００２３】またＣＰＵユニット１００の処理プログラ
ムは、予めＩ／Ｏユニット３００の実装有／無に関知す
る必要は無いので、プログラムの処理負担が軽減され、
処理効率が向上する。好ましくは、Ｉ／Ｏ監視部１２は
Ｉ／Ｏアドレスを使用して各Ｉ／Ｏユニット３００をス
キャンすると共に、アドレス一致を検出したＩ／Ｏユニ
ット３００からの一致検出応答信号の有／無によりＩ／
Ｏユニット３００の実装有／無を実時間で監視する。
【００２４】従って、簡単な構成によりＩ／Ｏユニット
３００の実装有／無を確実に検出できる。また本発明
（３）のＣＰＵシステムにおいては、ＣＰＵユニット１
００と１又は２以上のＩ／Ｏユニット３００とが共通の
バスを介して相互に接続すると共に、ＣＰＵユニット１
００が行ったＩ／Ｏアクセスに対してＩ／Ｏユニット３
００がアクセス完了に係る所定の応答信号を返送するま
での間はＣＰＵユニット１００がＩ／Ｏアクセスのマシ
ンサイクルを延長する。
【００２５】この場合に、Ｉ／Ｏユニット３００は自己
宛のＩ／Ｏアクセスを検出したことにより直ちにアクセ
ス検出の応答信号を返送する。Ｉ／Ｏ監視部１３はＣＰ
Ｕユニット１００によるＩ／Ｏアクセスの開始からアク
セス検出の応答信号を受信するまでの時間を監視する。
そして、ＣＰＵユニット１００によるＩ／Ｏアクセスの
際に所定時間を経過してもアクセス検出の応答信号が受
信されない場合はＣＰＵユニット１００のマシンサイク
ルの延長を消勢するように構成している。
【００２６】本発明（３）によれば、アクセス検出の応
答信号は、Ｉ／Ｏユニット３００が実装されている場合
は一律にかつ直ちに返送されるべきものであるので、Ｉ
／Ｏ監視部１３はこれを従来のタイマ７よりもずっと短
い所定時間で監視できる。そして、この所定時間を経過
してもアクセス検出の応答信号が受信されない場合は、
Ｉ／Ｏユニット３００が未実装（又は障害）の場合であ
り、ＣＰＵユニット１００のマシンサイクルの延長を速
やかに消勢する。従って、ＣＰＵユニット１００は簡単
な構成により効率良い処理を行える。
【００２７】また好ましくは、複数のＣＰＵユニット１
００と、複数のＣＰＵユニット１００からのバス要求信
号ＢＲＱを受けてこれらを調停すると共にバス許可信号
ＢＡＫを返送するバス調停部２００とを備え、バス使用
権を得たＣＰＵユニット１００によるＩ／Ｏアクセスの
際に当該Ｉ／Ｏユニット３００が実装されていない場合
は、バス要求信号ＩＲＱを消勢するように構成した。
【００２８】従って、ＣＰＵユニット１００は未実装の
Ｉ／Ｏユニット３００をアクセスするための不要なバス
要求信号ＩＲＱの出力を阻止することができると共に、
その分他のＣＰＵユニット１００が共通のバスを使用で
き、システム全体の処理効率が格段に向上する。
【００２９】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のＣ
ＰＵシステムのブロック図で、図４と同等の構成には同
一番号を付して説明を省略する。
【００３０】図において、１００は第１実施例のＣＰＵ
ユニット、１は割込制御部（ＩＮＴＣ）、５はＡＮＤゲ
ート回路（Ａ）、７はタイマ、７1 はフリップフロップ
（ＦＦ）、７2 はカウンタ（ＣＴＲ）、１２は第１実施
例のＩ／Ｏ監視部、１２1 はクロック発生部（ＣＧ）、
１２2 はカウンタ（ＣＴＲ）、１２3 はデュアルポート
ＲＡＭ（ＤＰＲＡＭ）、１２4 はフリップフロップ（Ｆ
Ｆ）、Ｄはドライバ、Ｒはレシーバ、２００はシステム
バス５０３のバス調停部（ＡＢＴＣ）、３００は第１実
施例のＩ／Ｏユニット、４０はＩ／Ｏ通知部、４０1 は
カウンタ（ＣＴＲ）、４０2 はＩ／Ｏアドレスのデコー
ダ（ＤＥＣ）、Ｄは３ステートのドライバ、５０１はア
ビトレーション（調停）バス（ＡＢ）、５０２は割込バ
ス（ＩＢ）、５０４はＩ／Ｏ有無を検出するためのスキ
ャン用クロック信号ＣＫ及びフレームパルス信号ＦＰを
転送するタイミングバス（ＴＢ）、５０５はＩ／Ｏ有無
の検出ビット信号ＩＯＤを転送する監視バス（ＫＢ）で
ある。
【００３１】ＣＰＵユニット１００からＩ／Ｏユニット
３００へのデータ書込、及びＩ／Ｏユニット３００から
ＣＰＵユニット１００へのデータ読込の通常の動作につ
いては図４について説明したものと同様である。更に、
第１実施例のＣＰＵユニット１００及びＩ／Ｏユニット
３００は、通常に従い、割込機能を備えている。例えば
Ｉ／Ｏユニット３００が割込要求信号ＩＲＱ1 を出力す
ると、割込制御部１は優先度等を満足することにより割
込許可信号ＩＡＫ1 を返送すると共に、該割込要求を受
けたＣＰＵ２はその割込要求線（割込ベクタ）に従って
対応する割込処理を実行する。他のＩ／Ｏユニット３０
０からの割込要求信号ＩＲＱ2 〜ＩＲＱ8 についても同
様に処理可能である。
【００３２】割込要求信号ＩＲＱ9 はタイマ７が発生す
るものであり、Ｉ／Ｏアクセスが、実装されているＩ／
Ｏユニット３００の障害等によりタイムアウトで終わっ
た場合に、これを検出してＣＰＵ２に知らせる場合に発
生する。また割込要求信号ＩＲＱ10はＩ／Ｏ監視部１２
が発生するものであり、Ｉ／Ｏアクセスが未実装のＩ／
Ｏユニット３００に対して行われた場合に、これを検出
してＣＰＵ２に知らせる場合に発生する。
【００３３】第１実施例のＩ／Ｏ監視部１２は専用線５
０４，５０５を介してＩ／Ｏアドレスのスキャンを行
い、アドレス一致を検出したＩ／Ｏユニットからの一致
検出応答信号ＩＯＤを受信することによりＩ／Ｏユニッ
トの実装有／無を実時間で監視する。即ち、クロック発
生部１２1 はＣＰＵ２が使用するマスタクロック信号Ｍ
ＣＫを分周してクロック信号ＣＫを生成する。カウンタ
１２2 はクロック信号ＣＫでカウントアップすると共
に、例えばカウント値＝「７」になるとキャリー信号Ｃ
を出力し、カウント値＝「０」に戻るような計数を繰り
返す。カウンタ１２2 のカウント信号ＱはＤＰＲＡＭ１
２3 の書込アドレス信号ＷＡとなる。
【００３４】一方、キャリー信号Ｃはフレームパルス信
号ＦＰとして、クロック信号ＣＫと共に２本線からなる
タイミングバス５０４に別個に出力される。なお、クロ
ック信号ＣＫとフレームパルス信号ＦＰとを合成して１
本線からなるタイミングバス５０４に出力するように構
成してもよい。Ｉ／Ｏ通知部４０において、カウンタ４
０1 はフレームパルス信号ＦＰに同期して出力のカウン
ト値＝「０」となり、その後のクロック信号ＣＫでカウ
ントアップするような計数を繰り返す。即ち、カウンタ
１２2 とカウンタ４０1 の各計数値は位相同期してい
る。デコーダ４０2 はカウンタ４０1 のカウント値Ｑが
自己のＩ／Ｏアドレスと一致すると、その出力をアクテ
ィブにする。これによりドライバＤが付勢され、管理バ
ス５０５にデータ「１」の検出ビット信号ＩＯＤ1を出
力する。またＩ／Ｏユニット３００が実装されていない
場合は、このタイミングに検出ビット信号ＩＯＤ1 は出
力されない。
【００３５】なお、ＣＰＵシステムに電源投入した場
合、又はＩ／Ｏユニット３００を活性挿入した場合に
は、フレームパルス信号ＦＰの１周期以上の長さを有す
るパワーオンリセット信号ＰＯＲが発生し、これにより
デコーダ４０2 の出力を消勢している。こうすれば、こ
の間にカウンタ４０1 はカウンタ１２2 に位相同期でき
るから、その後は正確なタイムスロットに検出ビット信
号ＩＯＤ1 を出力する。
【００３６】Ｉ／Ｏ監視部１２において、ＤＰＲＡＭ１
２3 は書込アドレス信号ＷＡ（即ち、Ｉ／Ｏアドレス）
が指すアドレスに検出ビット信号ＩＯＤの「１」又は
「Ｏ」を書き込む。なお、レシーバＲはその入力がハイ
インピーダンスの場合は「０」を出力する。従って、Ｉ
／Ｏユニット３００が実装されているＩ／Ｏアドレスに
はビット「１」が、また未実装のＩ／Ｏアドレスにはビ
ット「０」が書き込まれる。かくして、ＤＰＲＡＭ１２
3 には全Ｉ／Ｏアドレスについての実装有／無の情報が
実時間で監視、収集される。
【００３７】かかる構成により、ＣＰＵユニット１００
からＩ／Ｏユニット３００にデータを書き込む場合は、
ＣＰＵ２はＩ／Ｏライトコマンドを実行する。これによ
りＢＩＦ４が付勢され、システムバス５０３上のアドレ
スバスにはＩ／Ｏライトコマンド（Ｉ／ＯアドレスＩＯ
Ａ等）が、またデータバスには書込データＷＤが送出さ
れる。同時に、デコーダ９は共通バス６上のＩ／Ｏライ
トコマンドを検出してＩ／Ｏコマンド信号ＩＯＣを出力
する。
【００３８】一方、共通バス６上のＩ／Ｏアドレス信号
ＩＯＡはＤＰＲＡＭ１２3 の読出アドレスに入力してお
り、これによりＤＰＲＡＭ１２3 からＩ／Ｏユニット３
００の実装有／無の検出ビットデータが読み出される。
この場合に、もしＩ／Ｏユニット３００が未実装である
と、ＤＰＲＡＭ１２3のビットデータ＝０である。この
場合は、ＦＦ８のデータ入力端子Ｄのレベルは「０」と
なり、このためにＩ／Ｏコマンド信号ＩＯＣはＦＦ８を
セットできない。即ち、ウェイト信号ＷＡＩＴはアクテ
ィブとはならない。
【００３９】なお、以上のことは、ＣＰＵユニット１０
０がＩ／Ｏユニット３００からデータを読み込む場合も
同様である。従って、第１実施例によれば、未実装のＩ
／Ｏユニットに対してＩ／Ｏアクセスをした場合は、Ｃ
ＰＵ２は最小のマシンサイクルで次の命令のフェッチサ
イクルに移行することができる。
【００４０】更に、この場合はＦＦ１２4 がセットさ
れ、割込要求信号ＩＲＱ10＝１となり、ＣＰＵ２に未実
装のＩ／Ｏユニットに対してＩ／Ｏアクセスが行われた
旨を知らせる。ところで、ＣＰＵユニット１００はシス
テムに複数（マルチＣＰＵシステムで）あっても良い。
この場合のＣＰＵ２はＩ／Ｏコマンドの実行によりバス
要求信号ＢＲＱ1 を出力する。バス調停部２００は他の
ＣＰＵがシステムバス５０３を使用中の場合はＣＰＵ２
にバス許可信号ＢＡＫ1 を返さない。この間は、ＢＩＦ
４は消勢されたままであり、システムバス５０３と内部
バス６とは切断されている。従って、この間は、ＣＰＵ
２はＷＡＩＴ状態で待つことになる。
【００４１】バス調停部２００は他のＣＰＵがシステム
バス５０３を開放するとＣＰＵ２にバス許可信号ＢＡＫ
1 を返す。これにより、ＢＩＦ４は付勢され、上記と同
様のＩ／Ｏアクセスシーケンスが開始される。この場合
に、もしＩ／Ｏユニットが未実装の場合はＦＦ８をセッ
トしない。またＡＮＤゲート回路５によりバス要求信号
ＢＲＱ1 の出力も阻止される。そして、ＣＰＵ２が例え
ば１マシンサイクル後に次の命令のフェッチサイクルに
移行すると、バス要求信号ＢＲＱ1 も消勢される。従っ
て、ＣＰＵユニット１００は不必要にバス要求信号ＢＲ
Ｑ1 を出力することが無いので、その分他のＣＰＵユニ
ット１００がシステムバスを使用でき、マルチＣＰＵシ
ステムの処理効率は格段に向上する。
【００４２】なお、この場合は、他のＣＰＵユニット１
００（不図示）もＩ／Ｏ監視部１２と略同等のＩ／Ｏ監
視部を備えることになる。但し、フレームパルス信号Ｆ
Ｐ及びクロック信号ＣＫはＩ／Ｏユニット３００におけ
ると同様にして専用線５０４，５０５から入力し、Ｉ／
Ｏ監視部のカウンタ１２2 に供給される。従って、他の
ＣＰＵユニット１００においても、ＣＰＵユニット１０
０と同様にＩ／Ｏユニット３００の実装有／無を実時間
で監視できる。
【００４３】図３は第２実施例のＣＰＵシステムのブロ
ック図で、図において１００はＣＰＵユニット、１３は
第２実施例のＩ／Ｏ監視部、１３1 はフリップフロップ
（ＦＦ）、１３2 は遅延回路（ＤＬ）、１３3 はフリッ
プフロップ（ＦＦ）、３００はＩ／Ｏユニットである。
第２実施例のシステムバス５０３及び共通バス６にはＩ
／ＯユニットにおけるＩ／Ｏアクセス検出の応答信号Ｐ
ＩＯＲを転送するための信号線が新たに並列に設けられ
ている。
【００４４】Ｉ／Ｏユニット３００において、デコーダ
３１の出力はＩ／Ｏアクセス検出の応答信号ＰＩＯＲ1
となっており、これは自己宛のＩ／Ｏアクセスがある
と、直ちに生成されるべき信号である。但し、Ｉ／Ｏユ
ニット３００が未実装であると、生成されない。ＣＰＵ
ユニット１００において、Ｉ／Ｏアクセス検出の応答信
号ＰＩＯＲはＦＦ１３1 のリセット端子に入力してい
る。なお、図示しないが、システムリセット信号ＳＲ
（ＰＯＲ）は必要な各ＦＦに供給されている。
【００４５】かかる構成により、ＣＰＵユニット１００
からＩ／Ｏユニット３００にデータを書き込む場合は、
ＣＰＵ２はＩ／Ｏライトコマンドを実行する。これによ
りＢＩＦ４が付勢され、システムバス５０３上のアドレ
スバスにはＩ／Ｏライトコマンド（Ｉ／ＯアドレスＩＯ
Ａ等）が、またデータバスには書込データＷＤが送出さ
れる。
【００４６】同時に、デコーダ９は共通バス６上のＩ／
Ｏライトコマンドを検出してＩ／Ｏコマンド信号ＩＯＣ
を出力する。このＩ／Ｏコマンド信号ＩＯＣはＦＦ８を
セットし、一旦ウェイト信号ＷＡＩＴをアクティブにす
る。ＣＰＵ２はウェイト信号ＷＡＩＴがアクティブの間
はそのマシンサイクルを延長される。またこのＩ／Ｏコ
マンド信号ＩＯＣはＦＦ１３1 をセットし、その出力は
遅延回路１３2 に入力する。
【００４７】この場合に、もしＩ／Ｏユニット３００が
実装されている場合には、Ｉ／Ｏアクセス検出の応答信
号ＰＩＯＲ1 はシステムバス５０３、ＢＩＦ４、共通バ
ス６を介してＦＦ１３1 に至り、ＦＦ１３1 を所定時間
以内にリセットする。このため、遅延回路１３2 の出力
はアクティブとはならず、よってＦＦ８はリセットされ
ない。即ち、ＣＰＵ２はウェイトのままである。この場
合は、通常に従ってその後にＩ／Ｏアクセス準備完了応
答信号ＩＯＲが返送されることにより、ＦＦ８はリセッ
トされる。
【００４８】また、Ｉ／Ｏユニット３００が実装されて
いない場合には、Ｉ／Ｏアクセス検出の応答信号ＰＩＯ
Ｒ1 は返送されない。その結果、遅延回路１３2 の出力
はアクティブとなり、ＦＦ８をリセットする。これによ
り、ＣＰＵ２は速やかに次のインストラションのフェッ
チサイクルに移行する。更に、遅延回路１３2 の出力は
ＦＦ１３3 をセットし、これにより未実装のＩ／Ｏユニ
ット３００にＩ／Ｏアクセスが行われたことをＣＰＵ２
に知らせる。
【００４９】この第２実施例においても、マルチＣＰＵ
のシステム構成が採れることは明らかである。なお、上
記第１実施例ではＩ／Ｏ監視部１２のメモリにデュアル
ポートＲＡＭ１２3 を使用したが、他に通常のＲＡＭ
や、複数のフリップフロップ回路等を使用して構成して
も良い。
【００５０】また上記第１実施例では、Ｉ／Ｏ監視部１
２は専用線５０４，５０５を使用してＩ／Ｏユニット３
００の実装有／無を検出したが、Ｉ／Ｏ監視部１２が共
通のシステムバス５０３をスチールすることにより、Ｉ
／Ｏユニット３００の実装有／無を検出するように構成
しても良い。また、上記本発明に好適なる複数の実施例
を述べたが、本発明思想を逸脱しない範囲内で、構成及
び制御の様々な変更が行えることは言うまでも無い。
【００５１】
【発明の効果】以上述べた如く本発明（１）によれば、
ＣＰＵユニットが未実装のＩ／Ｏユニットに対してＩ／
Ｏアクセスを行ってしまう場合には、その状態を検出し
てＩ／Ｏアクセスのマシンサイクルを延長しないように
構成したので、ＣＰＵユニットはＩ／Ｏユニットの実装
有／無に係わらず効率良い処理が行える。
【００５２】また本発明（３）によれば、ＣＰＵユニッ
トが未実装のＩ／Ｏユニットに対してＩ／Ｏアクセスを
行ってしまった場合には、その状態を検出してマシンサ
イクルの延長を直ちに消勢するので、ＣＰＵユニットは
Ｉ／Ｏユニットの実装有／無に係わらず効率良い処理が
行える。
【図面の簡単な説明】
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１実施例のＣＰＵシステムのブロック
図である。
【図３】図３は第２実施例のＣＰＵシステムのブロック
図である。
【図４】図４は従来のＣＰＵシステムのブロック図であ
る。
【符号の説明】
１００ ＣＰＵユニット ３００ Ｉ／Ｏユニット １２／１３ Ｉ／Ｏ監視部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵユニットと１又は２以上のＩ／Ｏ
    ユニットとが共通のバスを介して相互に接続すると共
    に、ＣＰＵユニットが行ったＩ／Ｏアクセスに対してＩ
    ／Ｏユニットがアクセス完了に係る所定の応答信号を返
    送するまでの間はＣＰＵユニットがＩ／Ｏアクセスのマ
    シンサイクルを延長するＣＰＵシステムにおいて、 Ｉ／Ｏユニットの実装有／無を実時間で監視するＩ／Ｏ
    監視部を備え、 ＣＰＵユニットによるＩ／Ｏアクセスを行う際にそのＩ
    ／ＯアドレスによりＩ／Ｏ監視部の実装有／無の情報を
    参照すると共に、当該Ｉ／Ｏユニットが実装されていな
    い場合はＣＰＵユニットのマシンサイクルを延長しない
    ように構成したことを特徴とするＣＰＵシステム。
  2. 【請求項２】 Ｉ／Ｏ監視部はＩ／Ｏアドレスを使用し
    て各Ｉ／Ｏユニットをスキャンすると共に、アドレス一
    致を検出したＩ／Ｏユニットからの一致検出応答信号の
    有／無によりＩ／Ｏユニットの実装有／無を監視するこ
    とを特徴とする請求項１のＣＰＵシステム。
  3. 【請求項３】 ＣＰＵユニットと１又は２以上のＩ／Ｏ
    ユニットとが共通のバスを介して相互に接続すると共
    に、ＣＰＵユニットが行ったＩ／Ｏアクセスに対してＩ
    ／Ｏユニットがアクセス完了に係る所定の応答信号を返
    送するまでの間はＣＰＵユニットがＩ／Ｏアクセスのマ
    シンサイクルを延長するＣＰＵシステムにおいて、 自己宛のＩ／Ｏアクセスを検出したことにより直ちにア
    クセス検出の応答信号を返送するＩ／Ｏユニットと、 ＣＰＵユニットによるＩ／Ｏアクセスの開始からアクセ
    ス検出の応答信号を受信するまでの時間を監視するＩ／
    Ｏ監視部とを備え、 ＣＰＵユニットによるＩ／Ｏアクセスの際に所定時間を
    経過してもアクセス検出の応答信号が受信されない場合
    はＣＰＵユニットのマシンサイクルの延長を消勢するよ
    うに構成したことを特徴とするＣＰＵシステム。
  4. 【請求項４】 複数のＣＰＵユニットと、 複数のＣＰＵユニットからのバス要求信号を受けてこれ
    らを調停すると共にバス許可信号を返送するバス調停部
    とを備え、 バス使用権を得たＣＰＵユニットによるＩ／Ｏアクセス
    の際に当該Ｉ／Ｏユニットが実装されていない場合はバ
    ス要求信号を消勢するように構成したことを特徴とする
    請求項１又は３のＣＰＵシステム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402838B2 (en) 1998-03-12 2008-07-22 Nichia Corporation Nitride semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402838B2 (en) 1998-03-12 2008-07-22 Nichia Corporation Nitride semiconductor device
US7947994B2 (en) 1998-03-12 2011-05-24 Nichia Corporation Nitride semiconductor device

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