JPS62202255A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPS62202255A JPS62202255A JP4445786A JP4445786A JPS62202255A JP S62202255 A JPS62202255 A JP S62202255A JP 4445786 A JP4445786 A JP 4445786A JP 4445786 A JP4445786 A JP 4445786A JP S62202255 A JPS62202255 A JP S62202255A
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- Japan
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- circuits
- circuit
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- 238000010586 diagram Methods 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイレクトメモリアクセス（ＤＭＡ、 ）転
送制御装置に関する。
送制御装置に関する。
従来の技術
従来この種の装置は第２図に示すように、本装置の各回
路を制御する中央処理回路（ＣＰＵ）ｌと、２ べ−・ ＤＭＡ転送を制御するＤＭＡ制御回路２と、データを格
納するメモリ回路３と、ＣＰＩＪ Ｉ及びメモリ回路３
とのデータ転送が行われる１又は複数の周辺回路４，５
と、各回路の番地を示すだめのアドレスバス６と、デー
タが流れるデータバス７き、ＤＭＡ転送のタイミングを
示すイネ−フル信号が流れるライン８，９と、データの
流れの方向を示すＩＪ−ド／ライト信号が流れるライン
１０吉を有しＪ）ＭＡ制御回路２が周辺回路４，５に対
しライン８，９を介してイネーブル信号でＤＭＡ転送の
タイミングを与え、メモリ回路３に対しアドレスバス６
を介して番地を伝え、メモリ回路・３及び周辺回路４゜
５に対しライン１０を介してリード／ライト信号でデー
タの流れの方向を示ずこ吉により、メモリ回路３き周辺
回路４，５間のデータのＤＭＡ転送を行っていた。
路を制御する中央処理回路（ＣＰＵ）ｌと、２ べ−・ ＤＭＡ転送を制御するＤＭＡ制御回路２と、データを格
納するメモリ回路３と、ＣＰＩＪ Ｉ及びメモリ回路３
とのデータ転送が行われる１又は複数の周辺回路４，５
と、各回路の番地を示すだめのアドレスバス６と、デー
タが流れるデータバス７き、ＤＭＡ転送のタイミングを
示すイネ−フル信号が流れるライン８，９と、データの
流れの方向を示すＩＪ−ド／ライト信号が流れるライン
１０吉を有しＪ）ＭＡ制御回路２が周辺回路４，５に対
しライン８，９を介してイネーブル信号でＤＭＡ転送の
タイミングを与え、メモリ回路３に対しアドレスバス６
を介して番地を伝え、メモリ回路・３及び周辺回路４゜
５に対しライン１０を介してリード／ライト信号でデー
タの流れの方向を示ずこ吉により、メモリ回路３き周辺
回路４，５間のデータのＤＭＡ転送を行っていた。
発明が解決しようさする問題点
しかしながら、かかる構成によれば、データバス７がメ
モリ回路３及び周辺回路４，５に共通に接続されている
ために、同時に異なったデータを３ ・・ 転送するこさができす、また−回のテーク転送てはテー
クの流れの方向が一方向に限られるために、方向の異な
るデータ転送（・オ別々の転送サイクルで行わなければ
ならず、不効率であるきいう問題点がある。
モリ回路３及び周辺回路４，５に共通に接続されている
ために、同時に異なったデータを３ ・・ 転送するこさができす、また−回のテーク転送てはテー
クの流れの方向が一方向に限られるために、方向の異な
るデータ転送（・オ別々の転送サイクルで行わなければ
ならず、不効率であるきいう問題点がある。
本発明は前記問題点に鑑み、メモリ回路と他の複数の回
路間で、同時に異なったテーク転送を行うこ吉ができる
とともにテークの流れの方向にかかわらす同一の転送サ
イクルでテーク転送を行うこ吉ができる効率的なりＭＡ
転送制御装置を提供するこ吉を目的とする。
路間で、同時に異なったテーク転送を行うこ吉ができる
とともにテークの流れの方向にかかわらす同一の転送サ
イクルでテーク転送を行うこ吉ができる効率的なりＭＡ
転送制御装置を提供するこ吉を目的とする。
問題点を解決するための手段
本発明は前述の問題点を解決するために、ＤＭＡ転送す
る回路毎に、テークバスを複数に分割する（！ｌ：すも
にデータの流れを示す信号を付与するという構成を備え
たものである。
る回路毎に、テークバスを複数に分割する（！ｌ：すも
にデータの流れを示す信号を付与するという構成を備え
たものである。
作 用
本発明は上述の構成によって、メモリ回路吉ＤＭＡ転送
する他の複数の回路間では、それぞれのデータバスにお
いてそれぞれのデータの流れでかつ同一転送サイクルで
ＤＭＡ転送が行われる。
する他の複数の回路間では、それぞれのデータバスにお
いてそれぞれのデータの流れでかつ同一転送サイクルで
ＤＭＡ転送が行われる。
実施例
以下、図面を参照して本発明の詳細な説明する。
第１図は、本発明に係るＤＭＡ転送制御装置の一実施例
を示すフロック図であり、１１は本装置の各回路を制御
する中央処理回路（ＣＰＵ） 、１．２はＤＭＡ転送を
制御するＤＭＡ制御回路、１３及び１４はテーク転送が
行われる周辺回路、１５及び１６はデータが格納される
メモリ回路、１７は分割される前のデータバス、１７ａ
、 ＋７１）はそれぞれ分割されたデータバス、１８
はテークハス１７を複数のテークバス１７ａ 、 １７
１）に分割すると吉もに分割されたテークハス１７ａ
、 １７ｂにそれぞれテークの流れを示す分割制御回路
、１９は各回路の番地を示すアドレスバス、２０はデー
タバス】７のテークの流れの方向を示すリード／ライ１
〜信号ライン、２０ａ及び２０ｂはそれぞれ分割された
データバス１７ａ及び］、７ｂのデータの流れの方向を
示すリード／ライト信号ライン、２１は周辺回路１３
、１４に対しＤＭＡ５ ぺ−１ 転送のタイミンクを示すイネーブル信号ラインである。
を示すフロック図であり、１１は本装置の各回路を制御
する中央処理回路（ＣＰＵ） 、１．２はＤＭＡ転送を
制御するＤＭＡ制御回路、１３及び１４はテーク転送が
行われる周辺回路、１５及び１６はデータが格納される
メモリ回路、１７は分割される前のデータバス、１７ａ
、 ＋７１）はそれぞれ分割されたデータバス、１８
はテークハス１７を複数のテークバス１７ａ 、 １７
１）に分割すると吉もに分割されたテークハス１７ａ
、 １７ｂにそれぞれテークの流れを示す分割制御回路
、１９は各回路の番地を示すアドレスバス、２０はデー
タバス】７のテークの流れの方向を示すリード／ライ１
〜信号ライン、２０ａ及び２０ｂはそれぞれ分割された
データバス１７ａ及び］、７ｂのデータの流れの方向を
示すリード／ライト信号ライン、２１は周辺回路１３
、１４に対しＤＭＡ５ ぺ−１ 転送のタイミンクを示すイネーブル信号ラインである。
次に、上記構成に係るＤＭＡ転送制御装置についてその
動作を説明する。
動作を説明する。
メモリ回路１５及び１６の両方を直接アクセスする場合
、ＣＰＵＩＩはアドレスバス１９を介して分割制御回路
１８を指定し、テークバス１７を介して周辺回路１３と
メモリ回路１５の間のＴ）ＭＡ転送の方向、及び周辺回
路１．４（！：メモリ回路１６との間のＴ）ＭＡ転送の
方向を伝λる。
、ＣＰＵＩＩはアドレスバス１９を介して分割制御回路
１８を指定し、テークバス１７を介して周辺回路１３と
メモリ回路１５の間のＴ）ＭＡ転送の方向、及び周辺回
路１．４（！：メモリ回路１６との間のＴ）ＭＡ転送の
方向を伝λる。
ＣＰＵＩＩは同時に、アドレスバス１９を介してＤＭＡ
制御回路１２を指定し、テークバス１７を介してメモリ
回路１５ 、１６のアトｌメス及び転送サイクルを伝え
る。
制御回路１２を指定し、テークバス１７を介してメモリ
回路１５ 、１６のアトｌメス及び転送サイクルを伝え
る。
次いで、分割制御回路１８はライン２０ａ 、 ２０ｂ
を介してそれぞれ周辺回路１３及びメモリ回路１５、周
辺回路１４及びメモリ回路１６にデータの流れの方向を
指示し、他方、ＤＭＡ制御回路１２は、周辺回路１３及
び１４に対しライン２１を介してイネーブル信号により
ＤＭＡ転送のタイミングを伝えるさ６ ベー。
を介してそれぞれ周辺回路１３及びメモリ回路１５、周
辺回路１４及びメモリ回路１６にデータの流れの方向を
指示し、他方、ＤＭＡ制御回路１２は、周辺回路１３及
び１４に対しライン２１を介してイネーブル信号により
ＤＭＡ転送のタイミングを伝えるさ６ ベー。
ともに、メモリ回路１５及び１６に対しそれぞれデータ
バス１７及び分割されたデータバス１７ａ 、 １７１
）を介してアドレスを指示する。
バス１７及び分割されたデータバス１７ａ 、 １７１
）を介してアドレスを指示する。
前記の動作により、周辺回路１３譜メモリ回路１５との
間のＤＭＡ転送及び周辺回路１４とメモリ回路１６との
間のＤＭＡ転送がそれぞれの方向でかつ同一転送サイク
ルで可能となる。
間のＤＭＡ転送及び周辺回路１４とメモリ回路１６との
間のＤＭＡ転送がそれぞれの方向でかつ同一転送サイク
ルで可能となる。
尚、前記実施例では２つのテークバスに分割するように
構成したが、周辺回路等の数に分割することができる。
構成したが、周辺回路等の数に分割することができる。
発明の詳細
な説明したように本発明は、データバスを複数に分割し
、ＤＭＡ転送する回路とメモリにそれぞれデータの流れ
を示す信号を付与するように構成したので、ＤＭＡ転送
する回路さメモリ回路間でそれぞれの方向でかつ同一転
送サイクルでＤＭＡ転送を行うことができ、したがって
データ転送の効率を向上することができる。
、ＤＭＡ転送する回路とメモリにそれぞれデータの流れ
を示す信号を付与するように構成したので、ＤＭＡ転送
する回路さメモリ回路間でそれぞれの方向でかつ同一転
送サイクルでＤＭＡ転送を行うことができ、したがって
データ転送の効率を向上することができる。
第１図は、本発明に係るＤＭＡ転送制御装置の−７ へ
−。 実施例を示すフロ、り図、第２図は従来例のフロック図
である。 １２・ ＤＭＡ制御回路、１３ 、１４・・周辺回路、
１５゜１６−・メモリ回路、１７ 、１７８ 、１７ｔ
）・＝テークハス、１８・・分割制御回路。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第２
図 第１図
−。 実施例を示すフロ、り図、第２図は従来例のフロック図
である。 １２・ ＤＭＡ制御回路、１３ 、１４・・周辺回路、
１５゜１６−・メモリ回路、１７ 、１７８ 、１７ｔ
）・＝テークハス、１８・・分割制御回路。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第２
図 第１図
Claims (1)
- ＤＭＡ転送する回路の数に対応してデータバスを複数の
データバスに分割するとともにＤＭＡ転送する回路及び
メモリ回路にそれぞれのデータの流れを示す信号を付与
する手段と、前記メモリ回路にそれぞれ番地を示す手段
とを有し、前記ＤＭＡ転送する回路とメモリ回路間のデ
ータ転送をそれぞれのデータの流れの方向でかつ同一転
送サイクルで行うようにしたことを特徴とするＤＭＡ転
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4445786A JPS62202255A (ja) | 1986-02-28 | 1986-02-28 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4445786A JPS62202255A (ja) | 1986-02-28 | 1986-02-28 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202255A true JPS62202255A (ja) | 1987-09-05 |
Family
ID=12692016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4445786A Pending JPS62202255A (ja) | 1986-02-28 | 1986-02-28 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202255A (ja) |
-
1986
- 1986-02-28 JP JP4445786A patent/JPS62202255A/ja active Pending
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