JPS62159264A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
- Publication number
- JPS62159264A JPS62159264A JP52286A JP52286A JPS62159264A JP S62159264 A JPS62159264 A JP S62159264A JP 52286 A JP52286 A JP 52286A JP 52286 A JP52286 A JP 52286A JP S62159264 A JPS62159264 A JP S62159264A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- speed
- signal line
- control
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ダイレクトメモリアクセス装［（以下、ＤＭ
ＡＣ装置と略称する）に係り、特にデータ転送速度の異
なる入出力装置（以下、Ｉ１０装駈と略称する）を１つ
のバスに接続するのに好適なダイレクトメモリアクセス
制御方式に関するものである。
ＡＣ装置と略称する）に係り、特にデータ転送速度の異
なる入出力装置（以下、Ｉ１０装駈と略称する）を１つ
のバスに接続するのに好適なダイレクトメモリアクセス
制御方式に関するものである。
従来、単一のバスに、制御方法の異なるＩ１０装置を接
続し、伝送効率を図る方法としては、バス制御装置に、
Ｉ１０装置からのサービス要求線を複数個使用し、どの
サービス要求線からの信号かを用いて制御方式の識別を
行う方法があった（特開昭５７−２０３１２２号公報参
照）。しかし、この方法は、制御方法の種類が増すと、
サービス要求線の種類が増え、結果としてバス信号のト
ータル本数が増すほか、一度組み込まれた後は、パッケ
ージ実装装置などの制約がつき柔軟性にかけるという問
題がある。
続し、伝送効率を図る方法としては、バス制御装置に、
Ｉ１０装置からのサービス要求線を複数個使用し、どの
サービス要求線からの信号かを用いて制御方式の識別を
行う方法があった（特開昭５７−２０３１２２号公報参
照）。しかし、この方法は、制御方法の種類が増すと、
サービス要求線の種類が増え、結果としてバス信号のト
ータル本数が増すほか、一度組み込まれた後は、パッケ
ージ実装装置などの制約がつき柔軟性にかけるという問
題がある。
本発明の目的は、このような従来の問題を解決し、単一
のバスに接続されたデータ伝送速度の異なるＩ１０装置
の制御を１つのＤＭＡＣ装置で効率よく行えるダイレク
トメモリアクセス制御方式を提供することにある。
のバスに接続されたデータ伝送速度の異なるＩ１０装置
の制御を１つのＤＭＡＣ装置で効率よく行えるダイレク
トメモリアクセス制御方式を提供することにある。
上記目的を達成するために、本発明のダイレクトメモリ
アクセス制御方式は、１つ以上のチャネルを内蔵するダ
イレクトメモリアクセス装置において、データの転送を
制御する複数種の制御ステージ群と外部から書換え可能
なステージ識別フラグとを有し、該ステージ識別フラグ
により各チャネルに接続される入出力装置のデータ転送
速度に応じて、各制御ステージの切り換えを行うことに
特徴がある。
アクセス制御方式は、１つ以上のチャネルを内蔵するダ
イレクトメモリアクセス装置において、データの転送を
制御する複数種の制御ステージ群と外部から書換え可能
なステージ識別フラグとを有し、該ステージ識別フラグ
により各チャネルに接続される入出力装置のデータ転送
速度に応じて、各制御ステージの切り換えを行うことに
特徴がある。
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第２図は５本発明の一実施例を示すダイレクトメモリア
クセス制御システムの主要構成図である。
クセス制御システムの主要構成図である。
これは、本発明のＤＭＡＣ装置を共通バスに接続した図
を示す。
を示す。
第２図において、１は各種制御を行うＣＰＵ、２は各種
データを格納するメインメモリ、３は本発明の主要部を
なすＤＭＡＣ装置、４は本発明により設けられたステー
ジ識別フラグ、５−１〜５−４はデータ転送速度の異な
るＩ／○装置、６はアドレス制御を行うためのアドレス
バス、７はメインメモリ２または■／○装置ｉ￥５等の
データが転送されるデータバス、８はＣＰＵＩから各装
置へのコントロール制御信号が転送されるコントロール
バスである。ここで、ＤＭＡＣ装［３，ＣＰＵ１、メイ
ンメモリ２は、アドレスバス６、データバス７、コント
ロールバス８を共有する。また、ＤＭＡ転送時、Ｉ１０
装置５−１〜５−４はコントロールバス８でＤＭＡＣ装
置３と制御信号のデータバス７でメインメモリ２とデー
タの授受を行う。
データを格納するメインメモリ、３は本発明の主要部を
なすＤＭＡＣ装置、４は本発明により設けられたステー
ジ識別フラグ、５−１〜５−４はデータ転送速度の異な
るＩ／○装置、６はアドレス制御を行うためのアドレス
バス、７はメインメモリ２または■／○装置ｉ￥５等の
データが転送されるデータバス、８はＣＰＵＩから各装
置へのコントロール制御信号が転送されるコントロール
バスである。ここで、ＤＭＡＣ装［３，ＣＰＵ１、メイ
ンメモリ２は、アドレスバス６、データバス７、コント
ロールバス８を共有する。また、ＤＭＡ転送時、Ｉ１０
装置５−１〜５−４はコントロールバス８でＤＭＡＣ装
置３と制御信号のデータバス７でメインメモリ２とデー
タの授受を行う。
第１図は、本発明のダイレクトメモリアクセス装５７（
ＤＭＡＣ装置）のステージ切り換え部の構成図である。
ＤＭＡＣ装置）のステージ切り換え部の構成図である。
これは、第２図のＤＭＡＣ装Ｗ２３の内部に含まれてい
るものである。
るものである。
第１図において、１１は複数種の制御ステージ群のステ
ージ切り換えを行うステージ切り換え部、１２は低速Ｉ
１０専用ステージ回帰線１８を経て、待ちステージ１４
に接続され、タロツク信号線２５を入力とする低速Ｉ１
０専用ステージ、１３は高速Ｉ１０専用ステージ回帰Ｂ
１９を経て、待ちステージ１４に接続され、クロック信
号線２５を入力とする高速Ｉ１０専用ステージである。
ージ切り換えを行うステージ切り換え部、１２は低速Ｉ
１０専用ステージ回帰線１８を経て、待ちステージ１４
に接続され、タロツク信号線２５を入力とする低速Ｉ１
０専用ステージ、１３は高速Ｉ１０専用ステージ回帰Ｂ
１９を経て、待ちステージ１４に接続され、クロック信
号線２５を入力とする高速Ｉ１０専用ステージである。
１４は待ち状態ステージであり、この待ち状態ステージ
１４は、ＤＭＡ開始信号！１Ｘ２６を入力とし、ステー
ジ切り換え部１を経て、低速Ｉ１０専用ステージ１２と
高速Ｉ１０専用ステージ１３に接続され、クロック信号
線２５も入力とする。１５はステージ識別信号線２４−
１〜２４−４とチャネル選択ａ２２を入力とし、ステー
ジ切り換え信号線２３を出力とするステージ切り換え信
号選択部である。４−！〜４−４は本発明により設けら
れたステージ識別フラグであり、このステージ識別フラ
グ４−１〜４−４は、ステージ識別フラグライト信号１
１ｆＡ２１−１〜２１−４とデータバス７を入力とし、
ステージ識別信号＠２４−１〜２４−４を出力とする。
１４は、ＤＭＡ開始信号！１Ｘ２６を入力とし、ステー
ジ切り換え部１を経て、低速Ｉ１０専用ステージ１２と
高速Ｉ１０専用ステージ１３に接続され、クロック信号
線２５も入力とする。１５はステージ識別信号線２４−
１〜２４−４とチャネル選択ａ２２を入力とし、ステー
ジ切り換え信号線２３を出力とするステージ切り換え信
号選択部である。４−！〜４−４は本発明により設けら
れたステージ識別フラグであり、このステージ識別フラ
グ４−１〜４−４は、ステージ識別フラグライト信号１
１ｆＡ２１−１〜２１−４とデータバス７を入力とし、
ステージ識別信号＠２４−１〜２４−４を出力とする。
１７はライト信号線２０とアドレスバス６を入力とし、
ステージ識別フラグライト信号１ａ２１−１〜２１−４
を出力とするアドレスデコーダである。また、ステージ
切り換え信号選択部１５に接続されたステージ切り換え
信号線２３は、ステージ切り換え部ＩＩの入力となる。
ステージ識別フラグライト信号１ａ２１−１〜２１−４
を出力とするアドレスデコーダである。また、ステージ
切り換え信号選択部１５に接続されたステージ切り換え
信号線２３は、ステージ切り換え部ＩＩの入力となる。
第３図は、Ｉ１０装置５とステージ識別フラグ４の関係
を示す図である。ここで、■／○装置５のデータ転送速
度や識別フラグの種類などの関係が示されている。
を示す図である。ここで、■／○装置５のデータ転送速
度や識別フラグの種類などの関係が示されている。
次に、第１図、第２図、第３図により本実施例の動作を
説明する。
説明する。
初期状態において、ステージ識別フラグ４−１〜４−４
は、すべてＬ Ｑ ＩＩ、待ちステージ１４は“１″、
高速■／○専用ステージ１２と低速■／○専用ステージ
１３はすべてパ０″′である。ＣＰＵ１は、Ｉ１０装置
５が高速であれば、ＩＩ Ｉ ＩＩ。
は、すべてＬ Ｑ ＩＩ、待ちステージ１４は“１″、
高速■／○専用ステージ１２と低速■／○専用ステージ
１３はすべてパ０″′である。ＣＰＵ１は、Ｉ１０装置
５が高速であれば、ＩＩ Ｉ ＩＩ。
低速であれば″０″を、データバス７を経て、ステージ
識別フラグ４にライト信号！２０とアドレスバス６を用
いて書き込む。例えば、第３図に示すように、■／○装
［５−１が高速の時は、ステージ識別フラグ４−１に１
″を書き込む。このような動作をすべてのステージ識別
フラグ４に対して行う。
識別フラグ４にライト信号！２０とアドレスバス６を用
いて書き込む。例えば、第３図に示すように、■／○装
［５−１が高速の時は、ステージ識別フラグ４−１に１
″を書き込む。このような動作をすべてのステージ識別
フラグ４に対して行う。
次に、ＤＭＡＣ装置３が、■／○装置５−１〜５−４の
いずれかを選択すると、チャネル選択線１４によって、
ステージ切り換え信号選択部１５は、Ｔ１０装百５−１
〜５−４に対応するステージ識別信号線２４−１〜２４
−４を選択し、ステージ切り換え信号線２３に接続する
。このステージ切り換え信号線２３の値によって、ステ
ージ切り換え部１１は、Ｔ１０装百５の制御を低速Ｉ１
０専用ステージ１２で行うか、高速Ｉ１０専用ステージ
１３で行うか選択する。その後、待ちステージ１４の“
ｌ ７１状態は、ＤＭＡ開始信号線２６が゛ビ″となる
ことにより、ステージ切り換え部１１が選択した低速Ｉ
１０専用ステージ１２または高速Ｉ１０専用ステージ１
３のいずれかのステージにクロック信号線２５からのク
ロックに同期して移行する。各ステージは、クロック信
号線２５のクロックに同期して動作した後、このＩｔ
Ｉ Ｂ状態は、低速工／○専用ステージ回帰線１８また
は高速Ｉ１０専用ステージ回帰線１９を経て、待ちステ
ージ１４に戻る。
いずれかを選択すると、チャネル選択線１４によって、
ステージ切り換え信号選択部１５は、Ｔ１０装百５−１
〜５−４に対応するステージ識別信号線２４−１〜２４
−４を選択し、ステージ切り換え信号線２３に接続する
。このステージ切り換え信号線２３の値によって、ステ
ージ切り換え部１１は、Ｔ１０装百５の制御を低速Ｉ１
０専用ステージ１２で行うか、高速Ｉ１０専用ステージ
１３で行うか選択する。その後、待ちステージ１４の“
ｌ ７１状態は、ＤＭＡ開始信号線２６が゛ビ″となる
ことにより、ステージ切り換え部１１が選択した低速Ｉ
１０専用ステージ１２または高速Ｉ１０専用ステージ１
３のいずれかのステージにクロック信号線２５からのク
ロックに同期して移行する。各ステージは、クロック信
号線２５のクロックに同期して動作した後、このＩｔ
Ｉ Ｂ状態は、低速工／○専用ステージ回帰線１８また
は高速Ｉ１０専用ステージ回帰線１９を経て、待ちステ
ージ１４に戻る。
例えば、第３図で、ＤＭＡＣ装置３が、■／○装置ｉ！
５−１を選択したときには、ステージ識別フラグ４−１
のデータパ１′″が、ステージ切り換え信号線２３に現
われる。この値から、ステージ切り換え部１１は、高速
Ｉ１０専用ステージ１３を選択する。次に、ＤＭＡ開始
信号線２６が゛１″となり、待ちステージ１４の゛１′
″状態は、高速Ｉ１０専用ステージ１３に移行し、この
ステージ１３を実行した後、高速Ｉ１０専用ステージ回
帰ｆｉｌｅを経て、待ちステージ１４へ戻る。第４図に
第３図のＴ１０装百が接続された時の各信号のタイムチ
ャートを示す。ここでは、第３図のような■／○装［５
−１〜５−４がＤＭＡＣ装Ｗ１３に接続された時、ＤＭ
ＡＣ装置３がしばらくの待ち状態の後、高速Ｔ１０装百
であるＴ１０装百５−１にＤＭＡ動作許可を与え、その
処理後、待ち状態になる。またしばらくして、低速Ｔ１
０装百であるＴ１０装百！５−４にＤＭＡ動作許可を与
えた時の、クロック信号線２５．チャネル選択線２２Ｄ
ＭＡ開始信号線２６．待ちステージ１４．高速Ｉ１０専
用ステージ１３．低速Ｉ１０専用ステージ１２のようす
を示したものである。
５−１を選択したときには、ステージ識別フラグ４−１
のデータパ１′″が、ステージ切り換え信号線２３に現
われる。この値から、ステージ切り換え部１１は、高速
Ｉ１０専用ステージ１３を選択する。次に、ＤＭＡ開始
信号線２６が゛１″となり、待ちステージ１４の゛１′
″状態は、高速Ｉ１０専用ステージ１３に移行し、この
ステージ１３を実行した後、高速Ｉ１０専用ステージ回
帰ｆｉｌｅを経て、待ちステージ１４へ戻る。第４図に
第３図のＴ１０装百が接続された時の各信号のタイムチ
ャートを示す。ここでは、第３図のような■／○装［５
−１〜５−４がＤＭＡＣ装Ｗ１３に接続された時、ＤＭ
ＡＣ装置３がしばらくの待ち状態の後、高速Ｔ１０装百
であるＴ１０装百５−１にＤＭＡ動作許可を与え、その
処理後、待ち状態になる。またしばらくして、低速Ｔ１
０装百であるＴ１０装百！５−４にＤＭＡ動作許可を与
えた時の、クロック信号線２５．チャネル選択線２２Ｄ
ＭＡ開始信号線２６．待ちステージ１４．高速Ｉ１０専
用ステージ１３．低速Ｉ１０専用ステージ１２のようす
を示したものである。
以上の説明は、ＤＭＡＣ装置３に接続されるＴ１０装百
が４個、Ｔ１０装百のデータ転送速度が２種の場合につ
いて述べたが、Ｔ１０装百の個数。
が４個、Ｔ１０装百のデータ転送速度が２種の場合につ
いて述べたが、Ｔ１０装百の個数。
データ転送速度の種類については、任意の値でも、本実
施例を同様に適用できる。
施例を同様に適用できる。
このように、本実施例においては、本発明では、制御方
式識別のためのサービス要求線は不要であるため、要求
線の増加なしに、複数の制御方式の中から、１つの制御
方式を選択可能である。また、制御方式の設定をソフト
ウェアによるフラグへの書込みで行うＩｌｏの種類の変
更や制御方式の変更に柔軟に対応できる。さらに、Ｉｌ
ｏの制御は、その速度に対応した専用のステージを切替
えて用いて行うため、ステージの制御は、単純化できる
利点がある。既存のバスを流用するという関点から言え
ば、Ｔ１０装百のデータ転送速度が１種であるよう設計
された既存のバスに、データ転送速度がより高速のＩｌ
ｏを同時に接続できるため、高速のＴ１０装百の開発に
際し、既存のバスと工１０装虹の流用による効率向上が
できると共に。
式識別のためのサービス要求線は不要であるため、要求
線の増加なしに、複数の制御方式の中から、１つの制御
方式を選択可能である。また、制御方式の設定をソフト
ウェアによるフラグへの書込みで行うＩｌｏの種類の変
更や制御方式の変更に柔軟に対応できる。さらに、Ｉｌ
ｏの制御は、その速度に対応した専用のステージを切替
えて用いて行うため、ステージの制御は、単純化できる
利点がある。既存のバスを流用するという関点から言え
ば、Ｔ１０装百のデータ転送速度が１種であるよう設計
された既存のバスに、データ転送速度がより高速のＩｌ
ｏを同時に接続できるため、高速のＴ１０装百の開発に
際し、既存のバスと工１０装虹の流用による効率向上が
できると共に。
Ｔ１０装百の共通化が可能になる。また、各Ｔ１０装百
に最適のステージを設けることができるため、各Ｔ１０
装百の性能を十分引き出すことができる。
に最適のステージを設けることができるため、各Ｔ１０
装百の性能を十分引き出すことができる。
以上説明したように、本発明によれば、単一のバスに接
続されたデータ伝送速度の異なるＴ１０装百の制御を、
１つのＤＭＡＣ装置で効率よく行えるダイレクトメモリ
アクヤス制御方式が実現できる。
続されたデータ伝送速度の異なるＴ１０装百の制御を、
１つのＤＭＡＣ装置で効率よく行えるダイレクトメモリ
アクヤス制御方式が実現できる。
第１図は本発明の一実施例を示すＤＭＡＣ装置のステー
ジ切り換え部の構成図、第２図は実施例によるダイレク
トメモリアクセス制御システムの主要構成図、第３図は
Ｔ１０装百とステージ識別フラグの関係を示す図、第４
図は第３図のＴ１０装百が接続された時の各信号のタイ
ムチャートである。 ３ ： ＤＭＡＣ装置、４．４−１〜４−４：ステージ
識別フラグ、１１：ステージ切り換え部、１２：低速■
／○専用ステージ、１３：高速Ｉ１０専用ステージ、１
４：待ち状態ステージ、１５：ステージ切り換え信号選
択部、１７：アドレスデコーダ、１８：低速■／○専用
ステージ回帰線。 １９：高速Ｔ／○専用ステージ回帰線、２０ニライト信
号線、２１−１〜２１−４：ステージ識別フラグライト
信号線、２２：チャネル選択線、２３：ステージ切り換
え信号線、２４−１〜２４−４：ステージ識別信号線、
２５：クロック信号線。 ２６ ： ＤＭＡ開始信号線。 第 １ 図 第２図 ｆｆ１３図
ジ切り換え部の構成図、第２図は実施例によるダイレク
トメモリアクセス制御システムの主要構成図、第３図は
Ｔ１０装百とステージ識別フラグの関係を示す図、第４
図は第３図のＴ１０装百が接続された時の各信号のタイ
ムチャートである。 ３ ： ＤＭＡＣ装置、４．４−１〜４−４：ステージ
識別フラグ、１１：ステージ切り換え部、１２：低速■
／○専用ステージ、１３：高速Ｉ１０専用ステージ、１
４：待ち状態ステージ、１５：ステージ切り換え信号選
択部、１７：アドレスデコーダ、１８：低速■／○専用
ステージ回帰線。 １９：高速Ｔ／○専用ステージ回帰線、２０ニライト信
号線、２１−１〜２１−４：ステージ識別フラグライト
信号線、２２：チャネル選択線、２３：ステージ切り換
え信号線、２４−１〜２４−４：ステージ識別信号線、
２５：クロック信号線。 ２６ ： ＤＭＡ開始信号線。 第 １ 図 第２図 ｆｆ１３図
Claims (1)
- （１）１つ以上のチャネルを内蔵するダイレクトメモリ
アクセス装置において、データの転送を制御する複数種
の制御ステージ群と外部から書換え可能なステージ識別
フラグとを有し、該ステージ識別フラグにより各チャネ
ルに接続される入出力装置のデータ転送速度に応じて、
各制御ステージの切り換えを行うことを特徴とするダイ
レクトメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52286A JPS62159264A (ja) | 1986-01-08 | 1986-01-08 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52286A JPS62159264A (ja) | 1986-01-08 | 1986-01-08 | ダイレクトメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159264A true JPS62159264A (ja) | 1987-07-15 |
Family
ID=11476099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52286A Pending JPS62159264A (ja) | 1986-01-08 | 1986-01-08 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159264A (ja) |
-
1986
- 1986-01-08 JP JP52286A patent/JPS62159264A/ja active Pending
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