JPH02171843A - インターフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ記憶デバイスとデータ処理システム間
のインターフェース装置（ｉｎｔｅｒｆａｃｅ　ａｒｒ
ａＢｅｍｅｎｔｓ）に関し、特に試験回路を設けたイン
ターフェース装置に関するものである。

〔従来技術の問題点〕

従来のインターフェース装置は、データ処理システムと
データ及び制御信号の通信を行う第１の入力／出力手段
と、データ記憶デバイスとデータ及び制御信号の通信を
行う第２の入力／出力手段と、複数個のアドレス可能な
記憶ロケーションと第１．２入力／出力手段の両方に接
続するアドレス・ポートとデータ・ポートを備えるバッ
ファメモリと、第１．２入力／出力手段とバッファメモ
リに接続する制御手段から構成され、制御手段は、バッ
ファメモリを介して第１．２入力／出力手段の間におけ
る両方向のデータ転送を制御するように動作する。典型
的には、データ処理システムはホストコンピュータでデ
ータ記憶デバイスはインターフェース装置と同じユニッ
ト内に設けられたテープまたはディスク・ドライブであ
る。第１入力／出力手段は、通常、５Ｃ３Ｉ（Ｓａｉａ
ｌｌ　Ｃｏｍｐｕｔｅｒ　５ｙｓｔｅａ＋ｓ　Ｉｎｔｅ
ｒｆａｃｅ）等の工業規格プロトコルを用イてホストコ
ンピュータとの通信を行い、第２入力／出力手段は、イ
ンターフェース装置と記憶デバイスが結合した全体構成
に精密に一体形成されるバッファメモリと記憶デバイス
の内部相互接続であることがしばしばある。このような
インターフェース装置の一般的目的は、ホストコンピュ
ータと記憶デバイスの異なる必要条件をマツチさせるこ
とで、特にデータフォーマットとデータレートに関して
行う。

ホストコンピュータは、既知のデータを記憶させたり、
読み返しくｒｅａｄ　ｂａｃｋ）を行う等で記憶デバイ
スの試験を実施することを要求することがある。このよ
うなオペレーションは、特に記憶デバイスがストリーミ
ング・テープ・ドライブの場合、相当な最の処理電力を
消費する。

実際に、このような試験を複数個の単一記憶デバイスに
ついて一度に実施することはほとんど不可能であった。

〔発明の目的〕

本発明の目的は、データ処理システムと共に用いられる
データ記憶デバイスの試験を容易にするインターフェー
ス装置を提供することにある。

また、バフアリメモリの試験も可能にするインターフェ
ース装置を提供する。

〔発明の概要〕

本発明に係るデータ記憶デバイスとデータ処理システム
のインターフェースを施すインターフェース装置は、デ
ータ処理システムとデータ及び制御信号の通信を行う第
１の入力／出力手段とデータ記憶デバイスとデータ及び
制御信号の通信を行う第２の入力／出力手段と複数個の
アドレス可能ロケーションを備えるバッファメモリと入
力／出力手段の両方に接続するアドレス・ポートとデー
タボートと第１．２入力／出力手段とバッファメモリの
アドレス・ポートに接続する制御手段より構成される。

本発明では更に試験パターンが生成され、記憶デバイス
内に格納される。試験パターンは、次に、記憶デバイス
より読み出され、元の試験パターンと比較される。最初
に、生成された試験パターンを記憶デバイス内に格納す
る商に読み出し、バッファメモリに書き込まれ、そして
、記憶デバイス内に格納された試験パターンを比較する
前にバッファメモリ２０に書き込むことが好ましい。

前述の試験は、制御手段から受信した、予め決められた
制御信号に応答して実行することで有益である。さらに
、制御手段は、試験結果を記憶し、前もって特定された
制御信号の受信によって結果を出力することが望まれる
。

試験回路はまたバッファメモリ２０の通常の電源投入時
診断試験（ｐｏｗｅｒ−ｏｎ　ｄｉａｇｎｏｓｔｉｃ　
ｔｅｓｔ）をメモリに書き込まれた試験パターンを直接
読み返すことによって実施される。制御手段がマイクロ
プロセッサとして備えられる従来のシステムでは、メモ
リ・ビット試験は相当の時間量を費やし、これはホスト
／デバイス・プロトコル（ＳＣ３Ｉ　プロトコル等）が
用いられ、接続されているデバイスが電源投入後即時に
稼働可能になることを要求する場合、実行することがで
きない。本発明のインターフェース装置は、より速いメ
モリ・ビット試験の実行を可能とし、試験回路は従来の
マイクロプロセッサ・ベースの装置と異なり、パターン
の生成及び比較の動作を行う。

本発明の他の局面によれば、インターフェース装置は、
更にパターン発生器と比較器を含む試験回路を備える。

制御手段は試験回路を制御するために接続され、バッフ
ァメモリ２０上のメモリ・ビト試験を実行するように指
示する。パターン発生器によって発生された試験パター
ンはメモリの記憶ロケーションに書き込まれ、そしてメ
モリより直接読み返し、元のパターンと比較器で比較さ
れる。

〔発明の実施例〕

第１図に本発明の一実施例であるインターフェース装置
を示す。本実施例は、データ処理システム（ここでは、
ホストコンピュータ）とデータ記憶デバイス（ここでは
、テープ・ドライブ）のインターフェースを行う。ホス
トコンピュータ（図示せず）は、インターフェース装置
のＩ１０回路ｌＯとバス・システム１１を介して接続す
る。テープ・ドライブ（図示せず）は、インターフェー
ス装置のＩ１０回路１２とバス・システム１３を介して
接続する。典型的にインターフェース装置はテープ・ド
ライブ自体に一体形成されるので、バス・システム１３
は内部のもので、これに対してバス・システムｌｌは外
部となる。そして、このシステムにおける通信は、入力
／出力回路ｌＯによって制御されるバス・システムｌｌ
上にプロトコル対話を行う５Ｃ５Ｉプロトコル等の標準
プロトコルによって実行される。

Ｉ１０回路１０．１２に加えて、インターフェース装置
にはマイクロプロセッサ・サブシステム１４とバッファ
メモリ・サブシステム１５が設けられる。

マイクロプロセッサ・サブシステム１４はマイクロプロ
セッサ、制御プロラムが格納されたＲＯＭメモリとＲＡ
Ｍメモリより構成される。マイクロプロセッサ・サブシ
ステム１４は、インターフェース装置の全オペレーショ
ンを制御するよう機能する。この制御はマイクロプロセ
ッサ・バス・システム１６を介して実行され、マイクロ
プロセッサ・サブシステム、Ｉ１０回路１０，１２、バ
ッファ・メモリ・サブシステム１５にまで延長される。

Ｉ１０回路１０゜１２はバス・システム１７．１８をそ
れぞれ介してバッファメモリ・サブシステム１５に接続
する。

データ記憶を行う際、マイクロプロセッサ・サブシステ
ム１４は、ホストコンピュータよりバス・システム１１
．　　Ｉ１０回路ｌＯ、バス・システム１７を介してバ
ッファメモリ・サブシステム１５へのデータ入力を制御
する。続いて、バス・システム１８、Ｉ１０回路１２、
バス・システム１３を介してバッファメモリ・サブシス
テム１５よりテープ・ドライブへのデータ転送をも制御
する。バッファメモリ・サブシステム１５は、ホストコ
ンピュータとテープ・ドライブの異なるデータ・レート
及びフォーマットを互いにマツチすることを可能にする
。マイクロプロセッサ・サブシステム１４は、また、バ
ッファメモリ・サブシステム１５へ書き込むための読出
しとテープ・ドライブへ転送するためのデータの読出し
の間で再フオーマツト機能を実行する。

この機能を実行すると、マイクロプロセッサ・サブシス
テム１４はバッファメモリ”・サブシステム１５からの
データを読出し、できればフォーマット制御コードを追
加して異なる構成でバッファメモリ・サブシステム１５
に再度書き込まれる。　データを読み返す際（ｄａｔａ
　ｒｅａｄ　ｂａｃｋ）、マイクロプロセッサ・サブシ
ステム１４は、テープ・ドライブからのデータが読出さ
れ、バス・システム１３、Ｉ１０回路１２、バス・シス
テム１８を介してバッファメモリ・サブシステム１５に
書き込まれることを監視する。続いて、バッファメモリ
・サブシステム１５からデータが読み出され、バス・シ
ステム１７、Ｉ１０回路１０、バス・システムｌｌを介
してホストコンピュータへ書き込まれることも監視する
。さらに、マイクロプロセッサ・サブシステム１４は、
バッファメモリ・サブシステム１５に保持されるデータ
の逆フォーマット（ｒｅｖｅｒｓｅ　ｆｏｒｍａｔｔｉ
ｎｇ）を行うことがある。

上述のインターフェース装置中をデータが行き来するこ
とに加えて、マイクロプロセッサ・サブシステム１４は
、対応する１１０回路とバス・システムを介してホスト
コンピュータとテープ・ドライブの制御信号を交換する
。

上述のインターフェース装置の動作は当業者には周知の
技術であるので、ここでは、その詳細な説明は省略する
。

第１図のバッファメモリ・サブシステム１５は、例えば
複数個のダイナミックＲＡＭチップより成るバッファメ
モリ２０のブロック（個別には図示されていない）を含
む。バッファメモリ２０はアドレス・ポート２１とデー
タ・ポート２２を備え、後者はバッファメモリ・データ
・バス２３と接続する。バス・システム１６．１７．１
８のデータ・バスは、それぞれのＦＩＦＯ（先入れ先出
し記憶素子、ｆｉｒｓｔ−ｉｎ、　ｆｉｒｓｔｏｕｔ　
５ｔｏｒｅｓ）２４，２５．２６を介してバッファメモ
リ・データ・バス２３と接続する。

バッファメモリ２０のアドレス・ポート２１はバッファ
メモリ・サブシステム１５のＤＭＡ（Ｄｉｒｅｃｔ　Ｍ
ｅｍｏｒｙ　Ａｃｃｅｓｓ）コントローラ２７と接続す
る。マイクロプロセッサ・バス１６はｆ１ＭＡコントロ
ーラ２７と接続するので、マイクロプロセッサ・サブシ
ステム１４がバッファメモリと３個のバス・システム１
６．１７１８より成るデータ・チャネル間のＤＭＡ転送
（ｔｒａｎｓｆｅｒｓ）の設定を可能にする。ＤＭＡコ
ントローラ２７は、ライン２８を介してＰＩＦＯ２４，
２５，２６へ制御信号を出力することによって、特定の
データ・チャネルを選択する。他のものは、これら制御
信号の制御下で選択され、バッファメモリ・データ・バ
ス２３と接続する。

第２図にＤＭＡコントローラ２７の詳細を示す。ＤＭＡ
コントローラ２７は複数の組のレジスタ３０＾、　３０
Ｂ、　３ＬＡ、　３１Ｂ、　３２Ａ、　３２Ｂを含み、
これらにはマイクロプロセッサ・サブシステムによって
要求されるＤＭＡ転送のパラメータが書き込まれる。レ
ジスタ３０Ａ、　３０Ｂは開始アドレスとバッファメモ
リ２０と５ＣＳＩ　Ｉ　１０回路１０との間に要求され
るＤｉｄ＾転送のブロック長を備える。レジスタ３０Ｂ
はまたその転送がバッファメモリからの読み取りあるい
はバッファメモリへの書き込みであるかを表示するフラ
グを有する。レジスタ３１Ａ、　３１Ｂ、にはバッファ
メモリと■１０回路１２間における転送に関する同様な
情報が含まれると同時にレジスタ３２Ａ、　３２Ｂには
バッファメモリとマイクロプロセッサ・サブシステム１
４間における転送に関する同様な情報が含まれる。もう
一つのレジスタ３３には、次に再生される（ｒｅｆｒｅ
ｓｈｅｄ）記憶ロケーションのアドレスが含まれる。

（本実施例では、バッファメモリはダイナミックＲＡＭ
より構成される。） ＤＭＡコントローラ２７はメモリ・アクセス制御ユニッ
ト３４を備える。このメモリ・アクセス制御ユニット３
４は周期的に作動し、バス・システム１６，１７．１８
から成る３個のデータ・チャネルに対してサービス（ｓ
ｅｒｖｉｃｅ）を行う。そして、バッファメモリを形成
するＤＲＡＭＳの再生を可能にする。第３図に典型的な
バッファ・サービス・サイクル（ｂｕｆｆｅｒ　５ｅｒ
ｖ！ｃｅ　ｃｙｃｌｅ）の構成を示す。これより、５Ｃ
３ＩＩ１０回路１０のサービスを行うデータ・チャネル
はメモリアクセスｒａＪが割り当てられ、ドライブＩ１
０回路１２のサービスを行うデータ・チャネルはメモリ
・アクセスｒｂＪが割り当てられ、マイクロプロセッサ
・サブシステム１４のサービスを行うデータ・チャネル
はメモリ・アクセスｒｃＪが割り当てられ、メモリ・ア
クセス「ｄ」はにはメモリ再生（ｍｅｍｏｒｙ　ｒｅｆ
ｒｅｓｈ）が割り当てられる。

データ・チャネルと再生要求とのバッファ・サービス・
サイクルの分割は関係する必要なデータ・レートに比例
する（必ずしも正比例でなくてもよい）。「ａＪ、「ｂ
」、ｒｃｊ、ｒｄＪの値はマイクロプロセッサ・サブシ
ステム１４によって設定される。

このサービス・サイクルの５Ｃ３Ｉデータ・チャネル・
フェーズの間、制御ユニット３４はＦＩＦＯ２５をバッ
ファメモリ・データ・バス２３に接続させ、レジスタ３
０Ａ、　３０Ｂに含まれた情報を利用し、バッファメモ
リ２０のアドレス・ポート２１上に適切なアドレスを生
成する。後者の機能は、レジスタ３０Ａの選択に用いら
れるアドレス・マルチプレクサ３９とメモリ・アクセス
を実施する毎にアクセス・アドレスを促進す制御ユニッ
ト３４によって達成される。

サービス・サイクルのフェーズ（ｐｈａｓｅ＞３５の間
、５Ｃ３Ｉデータ・チャネルへ及びまたは５Ｃ８Ｉデー
タ・チャネルから要求されるデータ転送がないかあるい
は要求された転送が完了した場合、制御ユニット３４は
次のサービス・サイクル・フェーズへ進まず、フェーズ
３５をカウントアウトする。

サービス・サイクルのフェーズ３５が終了すると、制御
ユニット３４はデータ・バス２３よりＦＩＦＯ２５の接
続を解除する。この後、サービス・サイクルのフェーズ
３６が始まり、ここではバス・システム１８よりなるデ
ータ・チャネルに対してサービスが行われる。このフェ
ーズ３６では、ＰＩＦＯ２６がデータ・バス２３と接続
し、レジスタ３１Ａ、　３１Ｂ、に含まれた情報が用い
られ、アドレス・マルチプレクサ３９からバッファメモ
リ２０のアドレス・ポート２１へ供給されるアドレスを
制御する。これ以外は、上述のフェーズ３５に関する同
様な過程で処理される。

同様に、サービス噛サイクルのフェーズ３７の間、ＦＩ
ＦＯ２４が選択的にデータ・バス２３と接続され、デー
タは、レジスタ３２Ａ、　３２Ｂに含まれる情報に依存
して、バッファメモリとマイクロプロセッサ・サブシス
テム１４の間で転送される。

サービス・サイクルの第４のユそして最終のフェーズの
間では、メモリ再生回路（ａ＋ｅａ＋ｏｒｙ　ｒｅｆｒ
ｅｓｈ　ｃｉｒｃｕｉｔｒｙ）　（図示しないがバッフ
ァメモリ２０内に取りつけられる）はバッファメモリを
構成するＤＲＡＭＳの記憶ロケーション（アクセス毎に
１カラム）を再生することを可能にする。再生された記
憶ロケーションはレジスタ３３に含まれる再生カラム・
アドレスによって決定され、このアドレスはカラムが再
生される毎に進められる。

ＦＩＦＯ２４，２５，２６の目的は、対応するチャネル
がサービスを受けていない時のサービス・サイクルのフ
ェーズの間に、データ・チャネルからバッファメモリへ
転送されるデータのための一時的な記憶領域（ｔｅｍｐ
ｏｒａｒｙ　５ｔｏｒｅ）を提供する。従って、各ＦＩ
ＦＯの容量は、チャネルがサービスを受けていないサー
ビス・サイクルのフェーズの間に対応するデータ・チャ
ネルより受信する可能な最大量を維持するだけの十分な
容量でなければならない。よって、ＦＩＦＯのサイズは
、チャネル・データ・レートとａ、　ｂ、　ｃ、　ｄの
値の比に依存する。

第１図を再び参照すると、バッファメモリ・サブシステ
ム１５は、マイクロプロセッサ・バス・システム１６、
ＤＭＡコントローラ２７、バッファメモリ・データ・バ
ス２３と接続する試験回路（ｔｅｓｔ　ｃｉｒｃｕｌｔ
ｒｙ）４０を含む。第４図に示されるように、この試験
回路はパターン発生器４１とデータ比較器４２と試験コ
ントローラ４３とデータ・バス・ゲート４４，４５．４
６から構成される。比較器４２の出力はライン５０を介
して試験コントローラ４３と接続し、試験コントローラ
４３へ送り返される。試験コントローラ４３によってゲ
ート４６がエネーブルであるとき、パターン発生器４１
の出力はバッファメモリ・データ・バス２３上に送り出
される。ゲート４６が禁止され、ゲート４５がエネーブ
ルであるとき、パターン発生器４１の出力とバッファメ
モリ・データ・バス２３上に存在するデータが比較器４
２に供給される。

試験回路４０の構成素子４１〜４６は、プログラム・シ
ーケンス素子ではなくハードウェア素子が与えられ、こ
れらはプログラム制御のマイクロプロセッサを用いて実
施する場合のものより、はるかに高速の動作が可能とな
る。

マイクロプロセッサ・サブシステム１４の誘導により、
制御コントローラ４３は、マイクロプロセッサ・サブシ
ステムの要求に応じる以下の試験のどちらかを実施する
。

（Ｂ）ｔ＜ラフツメモリ２０の記憶ロケーション上のメ
モリ・ビット試験 （ｂ）記憶デバイス上のデータ比較試験メモリ・ビット
試験は一般に電源投入時のマイクロプロセッサによって
誘導される。この試験の実行を要求されると、試験コン
トローラ４３はパターン発生器４１によって試験パター
ン出力をバッファメモリ２０に書き込む。この目的ため
、試験コントローラ４３によってゲート４６をエネーブ
ルにし、ＤＭＡコントローラ２７のメモリ・アクセス制
御ユニット３４に信号を与え、バッファメモリ２０のア
ドレス空間を通して後者の順番付けを行う。ここでは、
任意の適切な試験パターンを用いることができ、適切な
パターンの数は当業者には周知である。実際に、マイク
ロプロセッサ・バスはパターン発生器４１と接続し、後
者がマイクロプロセッサ・サブシステムより適当な発生
器多項式（ｐｏｌｙｎｏｍａ＋１ａｌｓ）が与えられる
（ｓｅｅｄｅｄ）。バッファメモリ２０に試験パターン
が書き込まれれた後、試験コントローラ４３は、ＤＭＡ
コントローラ２７がデータ・バス２３上のバッファメモ
リの内容を読出す（ｒｅａｄ　ｂａｃｋ）ように指示す
る。同時に、試験コントローラ４３はゲー）４４．４５
をエネーブルにし、パターン発生器４１に元の試験パタ
ーンを再び発生させる。この結果、元の試験パターンと
記憶、読み返された試験パターンの両方が比較器４２に
送られ、両者の比較が行われる。この比較の結果をライ
ン５０を介して試験コントローラ４３にフィードバック
される。試験コントローラ４３はこの結果を内部レジス
タに蓄積させる。マイクロプロセッサ・サブシステム１
４の要求に基づいて、試験コントローラ４３はメモリ・
ビット試験結果をマイクロプロセッサ・サブシステム４
３に送り返す。そして、マイクロプロセッサ・サブシス
テムはメモリの動作が満足できるものであるかどうかを
判断を行う。

データ比較試験の全体的な制御は、マイクロプロセッサ
・サブシステム１４によって実施され、このような試験
はホストコンピュータ・システムのみによって誘導され
る。ホストコンピュータ・システムはその要求をバス・
システムＩＬ　　Ｉ１０回路１０を介してマイクロプロ
セッサ・サブシステム１４に送る。データ比較試験の第
１のフェーズの間、マイクロプロセッサ・サブシステム
１４は、バッファメモリ２０内に試験パターンを書き込
むように試験コントローラ４３に要求する。試験コント
ローラ４３はこの指示を上述のメモリ・ビット試験と同
様な方法で実行する。バッファメモリ２０内に試験パタ
ーンが書き込まれた後、これは試験コントローラ４３に
よってマイクロプロセッサ・サブシステム１４に表示さ
れる。この後、マイクロプロセッサ・サブシステム１４
は、バス・システム１８、Ｉ１０回路１２、バス・シス
テム１３を介して記憶デバイスにバッファメモリ２０の
内容を転送することを制御する。

次に、マイクロプロセッサ・サブシステム１４は記憶デ
バイスから読み出し、バッファメモリ２０へ書き込まれ
る試験パターン・データを得る。このプロセス及びこれ
以前のものである記憶デバイスにデータを書き込むプロ
セスの間、ＤＭＡコントローラ２７の通常の周期的動作
は中断され、後者は他のデータ・チャネルを除いて、記
憶デバイス・データ・チャネルに対してサービスを行う
（メモリ再生は通常に実施される）。

試験パターンがバッファメモリ２０内に読み込まれると
、マイクロプロセッサ・サブシステム１４はバッファメ
モリ２０の内容と元の試験パターンを、メモリ・ビット
試験に関する上記の方法と同様に比較するように試験コ
ントローラ４３を指示する。

そして、比較の結果はマイクロプロセッサ・サブシステ
ムに送られる。

上述の試験回路構成によって、いくつかの利点を得うる
ことができる。特に本回路構成は、マイクロプロセッサ
実行試験に比べてはるかに速いメモリの試験を保証する
。さらに、試験回路を用いて記憶デバイス上でデータ比
較試験を実施することができる。これは、ホストコンピ
ュータは、このような試験動作からインターフェース・
プロトコルの全てのオーバーヘッドとともに解放される
。

この試験動作は、特に、記憶デバイスがストリーミング
・テープ・ドライブの場合、ホストコンビ二一夕のリソ
ース上に大きな負担を与えることになる。試験回路の二
重使用（ｄｕａｌ　ｕｓｅ）はまたわずか数個のチップ
に集積される全インターフェース装置に特に有益である
。

以上特定の実施例に基づいて本発明の詳細を述べたが、
本発明に基づくさまざまな変更及び修正は当業者にとっ
て明らかである。

〔発明の効果〕

以上説明したように、本願発明では、ホストコンピュー
タと記憶デバイス間のインターフェース機能と、更に、
記憶デバイスのメモリ・ビット試験等の診断テストを行
う機能も備えることから、高速な処理が可能で、また複
数個の記憶デバイスについても実施することができる。

また、数個のチップに集積化可能であるので回路構成が
簡単である。

【図面の簡単な説明】

第１図は本発明の一実施例であるインターフェース装置
のブロック図。 第２図は第１図のバッファメモリ・サブシステムのＤＭ
Ａコントローラの詳細ブロック図。 第３図は第２図のＤＭＡコントローラの動作説明図。 第４図は第１図のバッファメモリ・サブシステムのブロ
ック図である。 １０．１２：　　１１０回路、１１．１３：バス・シス
テム、１４：マイクロプロセッサ・サブシステム、１５
：バッファメモリ・サブシステム、Ｉｌ、　１３：バス
・システム、 ２０：バッファメモリ、２７　＋　ＤＭＡコントローラ
、３０Ａ、　３０Ｂ、　３１Ａ、　３１Ｂ、　３２Ａ、
　３２Ｂ、　３３　：レジスタ、３４：　メモリ・アク
セス制御ユニット、３９：　アドレス・マルチプレクサ
、 ４１：パターン発生器、４２：比較器、４３：試験コン
トローラ。 出願人　ヒユーレット・パラカード・カンパニー代理人
　　弁理士　長谷用　次男

Claims (2)

【特許請求の範囲】
1. （１）データ記憶デバイスとデータ処理システムのイン
   ターフェースにおいて、 前記データ処理システムとデータ及び制御信号の通信を
   行う第１の入力／出力手段と、 前記データ記憶デバイスとデータ及び制御信号の通信を
   行う第２の入力／出力手段と、 複数個のアドレス可能ロケーションとアドレス・ポート
   とデータ・ポートを備えるバッファメモリと、前記アド
   レス・ポートと前記データ・ポートは前記第１、２入力
   ／出力手段の両方に接続し、前記第１、２入力／出力手
   段と前記バッファメモリの前記アドレス・ポートに接続
   し、前記第１と第２の入力／出力手段の両方向における
   前記バッファメモリを経たデータの転送を制御する制御
   手段と、 前記記憶デバイスに格納されたデータについて診断する
   試験回路より構成されるインターフェース装置。
2. （２）請求の範囲第１項記載のインターフェース装置に
   おいて、前記試験回路はパターン発生器と比較器から成
   り、前記試験回路は前記制御手段と接続し、前記発生器
   により生成されたパターンを第２入力／出力手段を介し
   て前記記憶デバイスに書込、そして、前記記憶デバイス
   より読み返して、その読み返したパターンと前記パター
   ン発生器が生成したパターンと前記比較器で比較するこ
   とを特徴とする。