JPS6296879A - タイミング制御回路 - Google Patents
タイミング制御回路Info
- Publication number
- JPS6296879A JPS6296879A JP60238413A JP23841385A JPS6296879A JP S6296879 A JPS6296879 A JP S6296879A JP 60238413 A JP60238413 A JP 60238413A JP 23841385 A JP23841385 A JP 23841385A JP S6296879 A JPS6296879 A JP S6296879A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- time
- delay
- timing
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＴＤＭＡ衛星通信の、受信タイミングから送信
タイミングを生成する回路その他に用いられるタイミン
グ制御回路に関する。
タイミングを生成する回路その他に用いられるタイミン
グ制御回路に関する。
（従来の技術）
従来、この種の送信タイミング制御回路は受信タイミン
グから送信タイミングを生成する遅延回路の遅延量をＮ
ビットで正規化せず、入力された高速クロックによって
遅延動作を行わせていた。
グから送信タイミングを生成する遅延回路の遅延量をＮ
ビットで正規化せず、入力された高速クロックによって
遅延動作を行わせていた。
このため回路全体にシンボルレートの高速動作が要求さ
れていた。
れていた。
（発明が解決しようとする問題点）
上述のように従来の技術は送信タイミングを受信タイミ
ングから作成する際の遅延量をＮビットで正規化せず、
そのままの遅延量を用いていたので、送信タイミング発
生用遅延回路には高速動作が要求され、回路の各部に細
かいタイミングの調整が不可欠なことや、それにともな
って素子数が増大し消費電力の増大、熱処理の難しさな
どの問題が発生し装置規模を小型にできないという問題
点が有った。
ングから作成する際の遅延量をＮビットで正規化せず、
そのままの遅延量を用いていたので、送信タイミング発
生用遅延回路には高速動作が要求され、回路の各部に細
かいタイミングの調整が不可欠なことや、それにともな
って素子数が増大し消費電力の増大、熱処理の難しさな
どの問題が発生し装置規模を小型にできないという問題
点が有った。
本発明の目的は、上記従来技術の問題点に顧みて、指定
された遅延時間の大部分を、Ｎビットにより正規化する
ことにより低速クロック動作によって遅延せしめ、正規
化された残余の遅延時間の補正にだけ高速クロック動作
による遅延動作を行うタイミング制御回路を提供しよう
とするものである。
された遅延時間の大部分を、Ｎビットにより正規化する
ことにより低速クロック動作によって遅延せしめ、正規
化された残余の遅延時間の補正にだけ高速クロック動作
による遅延動作を行うタイミング制御回路を提供しよう
とするものである。
（問題点を解決するための手段）
本発明は上記の目的を達成するために次の構成を有する
。即ち、本発明のタイミング制御回路は、基準時信号と
遅延時間指定信号とクロック信号とを受けて遅延時間を
Ｎ（正の整数）ビットで正規化し、正規化された時間だ
け前記基準時信号から遅延したタイミング信号を出力す
る遅延回路と； 前記タイミング信号の遅延時間と遅延
時間指定信号によって指定された遅延時間との時間差の
補正を指示する信号を発生する時間差補正指示回路と；
該時間差補正指示信号によりタイミング信号又はデー
タ信号を遅延させる遅延修正回路と； を具備すること
を特徴とする。
。即ち、本発明のタイミング制御回路は、基準時信号と
遅延時間指定信号とクロック信号とを受けて遅延時間を
Ｎ（正の整数）ビットで正規化し、正規化された時間だ
け前記基準時信号から遅延したタイミング信号を出力す
る遅延回路と； 前記タイミング信号の遅延時間と遅延
時間指定信号によって指定された遅延時間との時間差の
補正を指示する信号を発生する時間差補正指示回路と；
該時間差補正指示信号によりタイミング信号又はデー
タ信号を遅延させる遅延修正回路と； を具備すること
を特徴とする。
（作 用）
上記構成において、今、遅延回路へ加えられている高速
クロック信号のＭビット分に相当する遅延時間の指定が
遅延時間指定信号によって与えられた場合遅延回路は次
の式（１） ％式％（１） 但しＭ、ｎ、Ｎ、に：自然数 ｋ＜Ｎ を満足するＮでクロック信号をＮ分周した低速クロック
信号を発生し、高速クロックのｎＮＮピットの遅延時間
を低速クロックのｎビットで遅延動作を行い、残りのに
ビット分の遅延については時間差補正指示回路が補正を
指示する信号を発生し遅延修正回路へ加える。遅延修正
回路は補正指示信号に基づき、該回路へ入力されている
タイミング信号又はデータ信号に対して高速クロック動
作で高速クロックのにビット分の遅延を与える。このよ
うに、本発明のタイミング制御回路では遅延時間指定信
号によって指定された遅延時間の大部分を遅延回路へ入
力されている高速クロックをＮ分周した低速クロック動
作で遅延させるので高速動作の場合のような回路各部に
おける細かいタイミング調整の必要性や、それに伴う素
子数の増加消費電力の増大、熱処理の困難性等が大幅に
軽減され装置規模の小型化を図ることが容易になる。
クロック信号のＭビット分に相当する遅延時間の指定が
遅延時間指定信号によって与えられた場合遅延回路は次
の式（１） ％式％（１） 但しＭ、ｎ、Ｎ、に：自然数 ｋ＜Ｎ を満足するＮでクロック信号をＮ分周した低速クロック
信号を発生し、高速クロックのｎＮＮピットの遅延時間
を低速クロックのｎビットで遅延動作を行い、残りのに
ビット分の遅延については時間差補正指示回路が補正を
指示する信号を発生し遅延修正回路へ加える。遅延修正
回路は補正指示信号に基づき、該回路へ入力されている
タイミング信号又はデータ信号に対して高速クロック動
作で高速クロックのにビット分の遅延を与える。このよ
うに、本発明のタイミング制御回路では遅延時間指定信
号によって指定された遅延時間の大部分を遅延回路へ入
力されている高速クロックをＮ分周した低速クロック動
作で遅延させるので高速動作の場合のような回路各部に
おける細かいタイミング調整の必要性や、それに伴う素
子数の増加消費電力の増大、熱処理の困難性等が大幅に
軽減され装置規模の小型化を図ることが容易になる。
（実 施 例）
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。送信タイミングを作成する上で必要な受信タイミン
グである受信時間基準信号１０１を遅延回路３に入力す
る。この受信時間基準信号１０１は遅延時間指定信号１
０２の指定する遅延量を高速クロックのＮビットで正規
化した、即ち、Ｎ分周した低速クロックによる遅延動作
により、この正規化した量だけ受信時間基準信号から遅
延したタイミング信号１０３を出力する。
る。送信タイミングを作成する上で必要な受信タイミン
グである受信時間基準信号１０１を遅延回路３に入力す
る。この受信時間基準信号１０１は遅延時間指定信号１
０２の指定する遅延量を高速クロックのＮビットで正規
化した、即ち、Ｎ分周した低速クロックによる遅延動作
により、この正規化した量だけ受信時間基準信号から遅
延したタイミング信号１０３を出力する。
この遅延回路３の出力タイミング信号１０３がＮビット
で正規化された精度をもつ送信タイミング−でありデー
タ発生回路５に入力される。データ発生回路５から出力
される信号１０５はＴＤＭＡバーストであって送信タイ
ミング修正回路７に入力される。一方、時間差補正指示
回路４へは遅延時間指定信号１０２、クロック信号およ
び遅延回路３からのタイミング信号が加えられており、
ここで、遅延回路３における遅延時間と遅延時間指定信
号１０２で指定された遅延時間との差時間を検出し、遅
延修正回路としての送信タイミング修正回路７に対し、
ＴＤＭＡバーストを差時間に相当する時間だけ遅延させ
るように補正指示信号１０６を送出する。送信タイミン
グ修正回路７は前記補正指示信号１０６を受けてＴＤＭ
Ａバーストを遅延させ、最終的に受信時間基準信号１０
１に対して遅延時間指定信号１０２によって指定された
遅延時間を経過した正しい時点でＴＤＭＡバーストを送
信データ信号１０７として送出することになる。なお本
実施例では遅延修正回路としての送信タイミング修正回
路７を信号の流れからみてデータ発生回路５の後方に設
けているが、遅延修正回路を遅延回路３とデータ発生回
路５の間に設けてもよい。
で正規化された精度をもつ送信タイミング−でありデー
タ発生回路５に入力される。データ発生回路５から出力
される信号１０５はＴＤＭＡバーストであって送信タイ
ミング修正回路７に入力される。一方、時間差補正指示
回路４へは遅延時間指定信号１０２、クロック信号およ
び遅延回路３からのタイミング信号が加えられており、
ここで、遅延回路３における遅延時間と遅延時間指定信
号１０２で指定された遅延時間との差時間を検出し、遅
延修正回路としての送信タイミング修正回路７に対し、
ＴＤＭＡバーストを差時間に相当する時間だけ遅延させ
るように補正指示信号１０６を送出する。送信タイミン
グ修正回路７は前記補正指示信号１０６を受けてＴＤＭ
Ａバーストを遅延させ、最終的に受信時間基準信号１０
１に対して遅延時間指定信号１０２によって指定された
遅延時間を経過した正しい時点でＴＤＭＡバーストを送
信データ信号１０７として送出することになる。なお本
実施例では遅延修正回路としての送信タイミング修正回
路７を信号の流れからみてデータ発生回路５の後方に設
けているが、遅延修正回路を遅延回路３とデータ発生回
路５の間に設けてもよい。
（発明の効果）
以上説明したように、本発明のタイミング制御回路は、
指定された遅延時間の大部分を、入力りロックをＮビッ
トで正規化した低速クロック動作で遅延させ正規化から
外れた端数時間だけを高速クロック動作で遅延させるよ
うにしているので、全指定遅延時間を高速クロック動作
で遅延させる場合に較べ、回路各部における細かいタイ
ミング調整の必要性や、それに伴う素子数の増加、消費
電力の増大、熱処理の困難性等が大幅に軽減され装置規
模の小型化が容易になるという利点がある。
指定された遅延時間の大部分を、入力りロックをＮビッ
トで正規化した低速クロック動作で遅延させ正規化から
外れた端数時間だけを高速クロック動作で遅延させるよ
うにしているので、全指定遅延時間を高速クロック動作
で遅延させる場合に較べ、回路各部における細かいタイ
ミング調整の必要性や、それに伴う素子数の増加、消費
電力の増大、熱処理の困難性等が大幅に軽減され装置規
模の小型化が容易になるという利点がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・・・・受信時間基準信号入力端子、２・・・・
・・遅延時間指定信号入力端子、３・・・・・・遅延回
路、 ４・・・・・・時間差補正指示回路、５・・・・
・・データ発生回路、 ７・・・・・・送信タイミング
修正回路、 ８・・・・・・送信データ出力端子、１０
１・・・・・・受信時間基準信号、１０２・・・・・・
遅延時間指定信号、１０３・・・・・・タイミング信号
、 １０５・・・・・・データ発生回路出力信号、１０６・
・・・・・補正指示信号、 １０７・・・・・・送信データ信号。
る。 １・・・・・・受信時間基準信号入力端子、２・・・・
・・遅延時間指定信号入力端子、３・・・・・・遅延回
路、 ４・・・・・・時間差補正指示回路、５・・・・
・・データ発生回路、 ７・・・・・・送信タイミング
修正回路、 ８・・・・・・送信データ出力端子、１０
１・・・・・・受信時間基準信号、１０２・・・・・・
遅延時間指定信号、１０３・・・・・・タイミング信号
、 １０５・・・・・・データ発生回路出力信号、１０６・
・・・・・補正指示信号、 １０７・・・・・・送信データ信号。
Claims (1)
- 基準時信号と遅延時間指定信号とクロック信号とを受け
て遅延時間をＮ（正の整数）ビットで正規化し、正規化
された時間だけ前記基準時信号から遅延したタイミング
信号を出力する遅延回路と；前記タイミング信号の遅延
時間と遅延時間指定信号によって指定された遅延時間と
の時間差の補正を指示する信号を発生する時間差補正指
示回路と；該時間差補正指示信号によりタイミング信号
又はデータ信号を遅延させる遅延修正回路と；を具備す
ることを特徴とするタイミング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238413A JPS6296879A (ja) | 1985-10-24 | 1985-10-24 | タイミング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238413A JPS6296879A (ja) | 1985-10-24 | 1985-10-24 | タイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6296879A true JPS6296879A (ja) | 1987-05-06 |
Family
ID=17029835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238413A Pending JPS6296879A (ja) | 1985-10-24 | 1985-10-24 | タイミング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6296879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176344A (ja) * | 1986-01-30 | 1987-08-03 | Nec Corp | タイミング位相補正回路 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979759A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS50104556A (ja) * | 1974-01-18 | 1975-08-18 | ||
| JPS5115930A (ja) * | 1974-07-09 | 1976-02-07 | Gen Corp | |
| JPS5172241A (en) * | 1974-12-20 | 1976-06-22 | Matsushita Electric Ind Co Ltd | Denkatensososhio mochiitachensochi |
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
| JPS55143825A (en) * | 1979-04-25 | 1980-11-10 | Nec Corp | Digital phase shifter |
| JPS5647837A (en) * | 1979-09-27 | 1981-04-30 | Ricoh Co Ltd | Delay circuit |
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
-
1985
- 1985-10-24 JP JP60238413A patent/JPS6296879A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979759A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS50104556A (ja) * | 1974-01-18 | 1975-08-18 | ||
| JPS5115930A (ja) * | 1974-07-09 | 1976-02-07 | Gen Corp | |
| JPS5172241A (en) * | 1974-12-20 | 1976-06-22 | Matsushita Electric Ind Co Ltd | Denkatensososhio mochiitachensochi |
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
| JPS55143825A (en) * | 1979-04-25 | 1980-11-10 | Nec Corp | Digital phase shifter |
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| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176344A (ja) * | 1986-01-30 | 1987-08-03 | Nec Corp | タイミング位相補正回路 |
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