JPS62176344A - タイミング位相補正回路 - Google Patents
タイミング位相補正回路Info
- Publication number
- JPS62176344A JPS62176344A JP61016948A JP1694886A JPS62176344A JP S62176344 A JPS62176344 A JP S62176344A JP 61016948 A JP61016948 A JP 61016948A JP 1694886 A JP1694886 A JP 1694886A JP S62176344 A JPS62176344 A JP S62176344A
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- JP
- Japan
- Prior art keywords
- signal
- control signal
- time difference
- circuit
- normalized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000001934 delay Effects 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000007493 shaping process Methods 0.000 abstract description 3
- 238000004891 communication Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、 ＴＤＭＡ衛星通信のタイミング制御におけ
るタイミング位相補正回路その他に用いられるタイミン
グ位相補正回路に関する。
るタイミング位相補正回路その他に用いられるタイミン
グ位相補正回路に関する。
〔従来の技術及び発明が解決しようとする問題点〕従来
のタイミング位相補正回路は、制御信号（特にＴＤＭＡ
衛星通信の受信タイミングを決定する上で使用するタイ
ミング信号）を補正する際に使用する。基準時間信号と
検出時間信号の時間差情報なＮ（正の整数）で正規化せ
ず、しかも高速クロックを用いているので補正回路およ
びシステム全体の回路に高速動作が要求される。このた
め。
のタイミング位相補正回路は、制御信号（特にＴＤＭＡ
衛星通信の受信タイミングを決定する上で使用するタイ
ミング信号）を補正する際に使用する。基準時間信号と
検出時間信号の時間差情報なＮ（正の整数）で正規化せ
ず、しかも高速クロックを用いているので補正回路およ
びシステム全体の回路に高速動作が要求される。このた
め。
従来の回路は回路規模が増大し５回路全体に細かいタイ
ミング調整が不可欠となり、消費電力も増大し、装置の
小型化に支障をきたすという欠点がある。
ミング調整が不可欠となり、消費電力も増大し、装置の
小型化に支障をきたすという欠点がある。
本発明の目的はこのような欠点を解消したタイミング位
相補正回路を提供することにある。
相補正回路を提供することにある。
本発明によるタイミング位相補正回路は、基準時間信号
と検出時間信号との時間差情報を検出し検出した時間差
情報なＮ（正の整数）で正規化した商と余りの値を出力
する時間差検出回路と、該時間差検出回路で出力された
商の値だけ外部より入力される第１の制御信号を遅延さ
せて第２の制御信号として出力する第１の遅延回路と、
前記時間差検出回路で出力された余りの値の分だけ、Ｎ
分周クロックにおける位相情報をシフトして第３の制御
信号として出力する第２の遅延回路とを有している。
と検出時間信号との時間差情報を検出し検出した時間差
情報なＮ（正の整数）で正規化した商と余りの値を出力
する時間差検出回路と、該時間差検出回路で出力された
商の値だけ外部より入力される第１の制御信号を遅延さ
せて第２の制御信号として出力する第１の遅延回路と、
前記時間差検出回路で出力された余りの値の分だけ、Ｎ
分周クロックにおける位相情報をシフトして第３の制御
信号として出力する第２の遅延回路とを有している。
基準時間信号と検出時間信号の時間差情報をＭビット、
正規化の値をＮとすると１次式（１）が成立する。
正規化の値をＮとすると１次式（１）が成立する。
Ｍ＝ＡＮ十Ｂ ・・・・・・・・（１）但し、Ｍ＞
Ｎ＞Ｂ（Ｍ、Ｎ、Ａ 、Ｂは正の整数） すなわち９時間差情報のＭビットはＮで正規化された商
人と余りＢに分割される。この商人の値だけ外部から入
力される第１の制御信号を遅延させて第２の制御信号を
出力する。そして、このＮの正規化からはずれた時間差
情報、すなわち高速クロック分の補正を１ＭをＮで正規
化したときの余りの値Ｂを用いてＮ分周クロッつて適用
する。
Ｎ＞Ｂ（Ｍ、Ｎ、Ａ 、Ｂは正の整数） すなわち９時間差情報のＭビットはＮで正規化された商
人と余りＢに分割される。この商人の値だけ外部から入
力される第１の制御信号を遅延させて第２の制御信号を
出力する。そして、このＮの正規化からはずれた時間差
情報、すなわち高速クロック分の補正を１ＭをＮで正規
化したときの余りの値Ｂを用いてＮ分周クロッつて適用
する。
つまり、この余りの値Ｂは第２の遅延回路に入力され、
余りの値ＢだけＮ分周クロックの位相情報をシフトして
高速クロック分のずれを補正した第３の制御信号が出力
されることになる。
余りの値ＢだけＮ分周クロックの位相情報をシフトして
高速クロック分のずれを補正した第３の制御信号が出力
されることになる。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
ＴＤＭＡ衛星通信の受信タイミングを作成する上で基準
となる基準時間信号１０１と検出時間信号１０２を時間
差検出回路３に入力する。時間差検出回路３は信号１０
１と信号１０２の時間差情報を測定し、この時間差情報
なＮ（正の整数）で正規化してその商の値１０３と余シ
の値１０４を出力する。第１の遅延回路６には第１の制
御信号１０５ （ＴＤＭＡ衛星通信の場合、補正されて
いない受信フレームタイミング）が入力される。第１の
遅延回路６は高速クロックをＮ分周したクロック１０６
で動作している。
となる基準時間信号１０１と検出時間信号１０２を時間
差検出回路３に入力する。時間差検出回路３は信号１０
１と信号１０２の時間差情報を測定し、この時間差情報
なＮ（正の整数）で正規化してその商の値１０３と余シ
の値１０４を出力する。第１の遅延回路６には第１の制
御信号１０５ （ＴＤＭＡ衛星通信の場合、補正されて
いない受信フレームタイミング）が入力される。第１の
遅延回路６は高速クロックをＮ分周したクロック１０６
で動作している。
Ｎ分周クロックは周知の技術を利用して容易に生成され
る。この第１の遅延回路６に信号１０３が遅延量として
入力され、第１の制御信号１０５を遅延させて第２の制
御信号１０７として出力する。この第２の制御信号１０
７は、 ＴＤＭＡ衛星通信では補正されていない受信フ
レームタイミングがＮビットで正規化した値だけ補正さ
れていることになる。
る。この第１の遅延回路６に信号１０３が遅延量として
入力され、第１の制御信号１０５を遅延させて第２の制
御信号１０７として出力する。この第２の制御信号１０
７は、 ＴＤＭＡ衛星通信では補正されていない受信フ
レームタイミングがＮビットで正規化した値だけ補正さ
れていることになる。
ＴＤＭＡ衛星通信システムの大部分の回路では、この第
２の制御信号１０７のようにＮで正規化した精度があれ
ば十分である。
２の制御信号１０７のようにＮで正規化した精度があれ
ば十分である。
一方、第１の制御信号１０５の高速クロック分のずれの
補正は、第２の遅延回路７によって実行される。ここで
は、第２の遅延回路７は位相補正回路８および整形回路
９で構成しており、以下にその動作を説明する。時間差
検出回路３の出力である時間差情報ノｒ” Ｎで正規化
した余りの値１０４が位相補正回路８に入力される。こ
の信号１０４の値の分だけＮ分周クロック１０６におけ
る位相情報をシフトしてタイミング信号１０８として出
力する。整形回路９ではＮで正規化された分だけ補正が
加わった第２の制御信号１０７をタイミング信号１０８
にもとづいて高速クロック分のずれを補正し、第３の制
御信号１０９を出力する。この第３の制御信号１０９は
ＴＤＭＡ衛星通信においてはリアルタイムでシステムク
ロックの精度が要求される箇所のみで用いられる。
補正は、第２の遅延回路７によって実行される。ここで
は、第２の遅延回路７は位相補正回路８および整形回路
９で構成しており、以下にその動作を説明する。時間差
検出回路３の出力である時間差情報ノｒ” Ｎで正規化
した余りの値１０４が位相補正回路８に入力される。こ
の信号１０４の値の分だけＮ分周クロック１０６におけ
る位相情報をシフトしてタイミング信号１０８として出
力する。整形回路９ではＮで正規化された分だけ補正が
加わった第２の制御信号１０７をタイミング信号１０８
にもとづいて高速クロック分のずれを補正し、第３の制
御信号１０９を出力する。この第３の制御信号１０９は
ＴＤＭＡ衛星通信においてはリアルタイムでシステムク
ロックの精度が要求される箇所のみで用いられる。
以上説明したように１本発明では受信タイミングを作成
する際に基準時間信号と検出時間信号の時間差情報を測
定し、この時間差情報なＮで正規化して、補正すべき制
御信号なＮで正規化した商と余りの２つに分割して受信
タイミングの補正を実行している。このためシステムの
大部分の回路では高速動作の複雑且つ大規模な補正回路
は不要であシ、Ｎで正規化した商の分だけ第１の制御信
号を補正した第２の制御信号をシステムのｉｆｉ！Ｉ御
に用いれば良く１回路に使用するクロックもＮ分周クロ
ックで済む。（システムの中で高速クロックの精度が要
求される箇所は極くわずかである。）したがって５本発
明によればシステム全体にわたって素子数の低減化、細
かいタイミング調整の大幅削減化を図ることができ、こ
のことにより回路規模縮小、消費電力の大幅な軽減、装
置の小型化が実現可能という利点がある。
する際に基準時間信号と検出時間信号の時間差情報を測
定し、この時間差情報なＮで正規化して、補正すべき制
御信号なＮで正規化した商と余りの２つに分割して受信
タイミングの補正を実行している。このためシステムの
大部分の回路では高速動作の複雑且つ大規模な補正回路
は不要であシ、Ｎで正規化した商の分だけ第１の制御信
号を補正した第２の制御信号をシステムのｉｆｉ！Ｉ御
に用いれば良く１回路に使用するクロックもＮ分周クロ
ックで済む。（システムの中で高速クロックの精度が要
求される箇所は極くわずかである。）したがって５本発
明によればシステム全体にわたって素子数の低減化、細
かいタイミング調整の大幅削減化を図ることができ、こ
のことにより回路規模縮小、消費電力の大幅な軽減、装
置の小型化が実現可能という利点がある。
第１図は本発明の一実施例のブロック図である。
１・・・基準時間信号入力端子、２・・・検出時間信号
入力端子、４・・・第１の制御信号入力端子、５・・・
Ｎ分周クロック入力端子、１０・・・第２の制御信号出
力端子、１１・・・第３の制御信号出力端子。
入力端子、４・・・第１の制御信号入力端子、５・・・
Ｎ分周クロック入力端子、１０・・・第２の制御信号出
力端子、１１・・・第３の制御信号出力端子。
Claims (1)
- １、基準時間信号と検出時間信号との時間差情報を検出
して該時間差情報をＮ（正の整数）で正規化した商と余
りの値を出力する時間差検出回路と該時間差検出回路か
ら出力された商の値だけ外部より入力される第１の制御
信号を遅延させて第２の制御信号として出力する第１の
遅延回路と前記時間差検出回路で出力された余りの値の
分だけ、Ｎ分周クロックにおける位相情報をシフトして
第３の制御信号として出力する第２の遅延回路とを具備
することを特徴とするタイミング位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016948A JPS62176344A (ja) | 1986-01-30 | 1986-01-30 | タイミング位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016948A JPS62176344A (ja) | 1986-01-30 | 1986-01-30 | タイミング位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176344A true JPS62176344A (ja) | 1987-08-03 |
Family
ID=11930350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016948A Pending JPS62176344A (ja) | 1986-01-30 | 1986-01-30 | タイミング位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62176344A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104556A (ja) * | 1974-01-18 | 1975-08-18 | ||
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
| JPS55143825A (en) * | 1979-04-25 | 1980-11-10 | Nec Corp | Digital phase shifter |
| JPS5647837A (en) * | 1979-09-27 | 1981-04-30 | Ricoh Co Ltd | Delay circuit |
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
| JPS6296879A (ja) * | 1985-10-24 | 1987-05-06 | Nec Corp | タイミング制御回路 |
-
1986
- 1986-01-30 JP JP61016948A patent/JPS62176344A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104556A (ja) * | 1974-01-18 | 1975-08-18 | ||
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
| JPS55143825A (en) * | 1979-04-25 | 1980-11-10 | Nec Corp | Digital phase shifter |
| JPS5647837A (en) * | 1979-09-27 | 1981-04-30 | Ricoh Co Ltd | Delay circuit |
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
| JPS6296879A (ja) * | 1985-10-24 | 1987-05-06 | Nec Corp | タイミング制御回路 |
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