JPS5970019A - シフトレジスタ遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は遅延回路すなわち位相調整回路に関するもので
あ抄、より詳細には、複合波形に対する広範囲の遅延時
間を必要とする装置に利用される遅延回路に関するもの
である。

多くの型式の遅延回路および遅延素子が情報入力を受信
し、かつ情報出力を発生する目的のために利用されて来
たが、該情報出力は、通常、遅延回路あるいは遅延素子
によって制御される時間によって出力が遅延する以外は
、該入力と同一である。若干の遅延回路はプログラム可
能な出力を発生することが可能であり、従って、回路入
力と回路出力との時間すなわち位相差は、関連する回路
の要件に応じて調整することができる。

最も広く利用されている遅延装置の中の一つはシフトレ
ジスタであって、これは、クロック入力に従っているい
ろの遅延の長さに対して即座にプログラムされうるディ
ジタル遅延装置でアル。各クロックパルスはシフトレジ
スタ内のデータを１ビツトだけシフトし、最後に、シフ
トレジスタ内の遅延に対するビットセットの総数を横方
向に移動させた後、出力させる。従って、例えば、６４
ビツトシフトレジスタは６４クロツクパルスに相当する
データを遅延させることが可能である。もちろん、周知
の態様で、制御信号をシフトレジスタの適切な端子に与
えることによってより低い遅延数が生ずることもありう
る。各遅延カウントの長さは夕日ツクの周期によって制
御される。従って、クロック入力の周期あるいは周波数
を変化させることによって、シフトレジスタによシ発生
される遅延時間を調整することができる。しかし、この
遅延時間を延長することＫよって、遅延時間が制御され
得る精度を低下させる結果ともなる。より高い周波数ク
ロックを利用することによってより細密な遅延時間の制
御を行なうが、それはまた、シフトレジスタを利用する
ことで非常に短い最大遅延時間を得るという結果になる
。

従って、遅延回路は直列に接続された複数のシフトレジ
スタを利用して構成されているので、より高いデータ分
解能が与えられ、また、多くのシフトレジスタを利用す
ることによってより大きな遅延時間を発生することがで
きる。そのような構成によってシフトレジスタの遅延の
和である遅延が与えられ得るのである。しかし、　　′
明らかに、非常に小さい遅延から非常に大きい遅延への
広範囲にわたる遅延を必要とし、また、高い分解能の遅
延時間を発生する必要がある場合には、多数のシフトレ
ジスタが使用されねばならない。この事により、他の回
路要素を必要とするという問題、および、数多くのシフ
トレジスタに対して必要な制御を行なうために要する複
雑な制御回路に起因する問題が発生する。

本発明に従えば、１つのシフトレジスタ回路が広範囲の
遅延時間と高分解畦の遅延時間とを発生するように構成
された複数のシフトレジスタから成っており、また該シ
フトレジスタ回路において、これらのシフトレジスタは
異なるレートでクロックされるので、該組み合わせによ
って得ることのできる全遅延は、２つのシフトレジスタ
の遅延ビットの和ではなくその積に等しい数の遅延ビッ
トを有するシフトし／ジスタに等しくなる。

そのような目的のために、クロック信号はデータ信号に
同期して発生され、遅延すなわち位相調整され、さらに
、所望の遅延分解前によって与えられる周波数を得るの
である。このクロック信号は、縦続接続された複数のシ
フトレジスタの最後の段を制御するように供給される。

該クロック信号は次いで後に続くシフトレジスタの遅延
ビット数にはソ等しい数で周波数分割され、さらに先行
するシフトレジスタに与えられる。例えば、２つの縦続
接続された１−６４ビット可変シフトレジスタを利用す
る場合、第１のシフトレジスタのクロック信号の周波数
は、第２のレジスタのそれの１／６４　となっている。

そのような構成によって、可変遅延は６５から第２のレ
ジスタクロックパルスの長さである４１１６０遅延単位
にまで達するのであるが、一方、先行技術により提供さ
れた態様でこのようなシフトレジスタを利用しても、２
から１２８クロツクパルスの利用可能な遅延範囲を与え
るだけである。

本発明に従えば、所望のいふなる数のシフト１／ジスタ
段でも提供することができ、クロック信号を周波数分割
することによって高遅延分解能を有する非常に広範囲の
利用可能な時間を発生し、さらに、−その後に続くシフ
トレジスタの遅延ビット数だけ各先行するレジスタに与
えるのである。これによって与えられる多段遅延回路は
、シフトレジスタの積に等しい数の遅延ビットと細密遅
延段の遅延分解能に等しいそれとを有するシフトレジス
タによって与えられ得るのと同等な最大遅延範囲を与え
る。例えば、本発明による６つの０−６３ビットシフト
レジスタｄｏ−２６２，１４５ビツトシフトレジスタと
同等であり、それは最細密遅延段の遅延分解能に等しい
遅延分解能と最粗遅延段のデータ分解能、すなわち１／
４０９Ｓクロツクに笠しいデータ分解能を有している。

本発明についてこれらのまたその他の利点は、添付の図
面に関する説明によってより容易に理解されるであろう
。

次に本発明の実施例について説明する。

図面において、第１と第２のシフトレジスタ５１と５２
が示されているが、各々は入力端子（ＩＮ）、クロック
端子（ＣＥ）、複数の長さ制御端子（Ｌ３２．　Ｌｌ　
６．　Ｌ８．　Ｌ４．　Ｌ２および［，１）および出力
端子（ＯＵＴ）を有しているが、該端子はデータが入力
端子ＩＮからそれを通って流れる遅延ビットの数を周知
の態様で制御している。これらのシフトレジスタは、そ
れぞれに含まれる遅延ピット数が同一の本のであっても
異なるものであってもよい。しかし、ここでの説明のた
めＫ。

それぞれはモトローラ社部品番号ＭＣ１４５５５Ｂのよ
うな１−６４ビツト可変シフトレジスタであってもよい
。

この型式のシフトレジスタは常に１の最少の遅延長さを
与えるので、所宇の遅延ピッドの数は作動された長さ制
御端子のしの数プラス１の和に等しく、遅延の長さ１は
該レジスタに与えられたクロックパルスの周期に等しい
長さの時間に対する１ビツトセルのデータの遅延となっ
ていることが分かる。

簡略化するために、図は２つのシフトレジスタを図示し
ただけであるが、さらにシフトレジスタを付加し得るこ
とは容易に理解できる。第ルジスタ５１の入力端子ＩＮ
はデータ源５５に接続されて遅延すなわち位相調整され
、さらに、＠２レジスタ５２の出力端子０ｔＪＴは適切
なデータ利用回路５４に接続される。適切な導線５５は
、第ルジスタ５１の出力端子ＯＵＴを第２レジスタ５２
の入力端子ＩＮに接続し、その結果、データ源５５から
のデータはデータ利用回路５４へ送信される前にレジス
タ段を通って直列に流れる。

２つのシフトレジスタ５１と５２にクロックパルス入力
を与えるために、クロック発生装置５６が設けられ、第
２シフトレジスタ５２におけるデータ波形の遷移に同期
し７ている負の方向の遷移を有するパルスなりを王台よ
く発生する。

該クロック発生装置５６は、導線５７に゛よって第２レ
ジスタ５２のクロック端子ＣＥ　Ｋ接続された出力を有
している。

クロック発生装置５６の出方はまた導線５８によって分
割器６１の入力端子ＣＫ与えられており、また、該分割
器は導線６２によって第１シフトレジスタ５１のクロッ
ク入力ＣＥに接続された出力端子Ｑ６を有している。

本発明の実施例によれば、第２シフトレジスタ５２は１
−６４ピツト遅延レジスタであり、分割器６１は６４で
分割する単位分割器であって、第１シフトレジスタ５１
の入力端子ＩＮに与えられるデータ波形の遷移に同期す
るパルス列の負の方向の遷移を有するパルスを発生する
。

先に示した通り、シフトレジスタ５１と５２の各々によ
って発生される遅延の長さは、クロック入力ＣＥに与え
られたクロックパルスの周期および各シフトレジスタの
ビット数の関数となっており、各シフトレジスタはその
制御端子であるＬ５２．　Ｌｌ６．　Ｌ８．　Ｌ４．　
Ｌ２．　Ｌｌへ制御入力を与えることによって作動し始
める。該良好な実施例において、これらの入力は制御端
子と制御回路６７との間に接続された１組の導線６６を
介して与えられるのであるが、該制御回路はマイクロプ
ロセサ（図示せず）またはその他の装置を含むものであ
ってよく、入力端子６８によって与えられる命令入力に
応答してシフトレジスタ制御端子に適切な信号を発生す
る。

本発明によるシフトレジスタの構成上の性質のために、
通常のマイクロプロセサ出力を利用することができるが
、その際に１２ピツトワードがシフトレジスタに与えら
れ、最下位ビット（ＬＳＢ）はシフトレジスタ５２のＬ
１端子に与えられ、また、最上位ピッ）　（ＭＳＢ）は
第１シフトレジスタ５１の制御端子１．５２に与えられ
、かつ、隣接するビット間の重みづけファクタは、第１
と第２のシフトレジスタに与えられたビット間のいかな
る不連続性をも必要とせずに２対１となっている。すな
わち、第１シフトレジンタ５１の制御端子Ｌ１に与えら
れたビットの重みづけファクタは、第２シフトレジスタ
５２の制御端子り、３２に与えられたビットの重みづけ
ファクタの２倍のファクタとなっているのである。

容易に明らかなことではあるが、マイクロプロセサの出
力ワードを作動線等を利用して特定コードに変換する必
要のあった先行技術の諸問題を回避することができ、さ
らにマイクロプロセサ出力あるいはその他の適切な２進
コードがシフトレジスタに直接与えられて、遅延の長さ
の完全な制御を行なうのである。

制御回路６７は、好ましいことに適切な線６６に連続的
に信号を発生するよう適切にプログラムされているので
、レジスタ５１と５２はデータ源５５からの入力データ
の所望の遅延を発生し、データ利用回路５４に供給する
。注目すべきことは、制御回路６７の出力線の数は２つ
のレジスタ５１と５２の制御入力端子の数に等しくなく
てもよいし、また、このイベントにおいて、ラッチ回路
（示されてｈない）のようなインタフェースが備えられ
てもよいのである。

シフトレジスタ５１と５２とによって発生された遅延を
制御するに際して、本説明で明らかにされたシフトレジ
スタの各々は、制御端子のいずれもが付勢されない場合
に、固有の１パルス遅延を有しているということを憶い
出していたｙきたい。もちろん、少なくとも１つの制御
端子が付勢されるのでなければ遅延を発生しないシフト
レジスタについては周知であり、また、必要があれば置
換することもできる。分割器６１は、シフトレジスタ５
１に対して、それが受信する各６４人力パルスに対し１
出力クロツクパルスを発生するので、シフトレジスタ５
１は各クロックパルスに対して遅延を与えるが、該遅延
は、シフトレジスタ５２に与えられた１クロツクパルス
によシ与えられる遅延の長さの６４倍となっている。従
って、「１」の遅延は、クロック発生装Ｍ５６によって
シフトレジスタ５２のクロック入力に与えられるクロッ
クパルスと等しいということを考えると、シフトレジス
タ５２は１から６４までの遅延を与え、さらにシフトレ
ジスタ５１は６４から４０９６までの遅延を与え、その
結果、このシフトレジスタの組み合わせによって得るこ
とのできる最大遅延は４１６０となるのである。各シフ
トレジスタの端子Ｌ１〜Ｌ５２に制御信号を与えること
により各シフトレジスタで発生される遅延を適切に制御
することによって、最小値６５から最大値４１６０まで
のいかなる遅延をも、僅か２つのシフトレジスタを利用
することによって与えることができるのであるが一方、
先行技術では、同じ２つのシフトレジスタは２づ島ら１
２Ｂの遅延範囲を与えることができるだけであシ、また
、同じ遅延分解能を有するだけである。

０から６３までの遅延範囲を有するシフトレジスタを利
用することによって、０から４０９５までの遅延範囲を
得られることが容易に明らかになるであろう。明らかに
、第１シフトレジスタ５１は「粗」遅延装置として働き
、また、第２レジスタは「細密」遅延装置として働くの
である。

例えば、３２５０の遅延を発生することを所望する場合
、シフトレジスタ５１と５２とは、両シフトレジスタの
端子に制御された入力が無い場合に生ずる固有の遅延６
５より３１８５大きい遅延を発生するようにされなけれ
ばならない。

従って、数５１８５に対する２進ワードとなっている導
線６６に沿って制御回路６７の出力とに発生することだ
けが必要である。従って、最上位ビットから最下位ビッ
トまでを読み出すこと、制御回路６７の出力１１０００
１１１０００１が、細密シフトレジスタ５２の５２５０
クロツクパルスについての所望の遅延となるのである。

前述した通り、この２つのＲ続接続されたシフトレジス
タの組み合わせは、説明を簡単にするために選定された
ものである。しかし、同じ原鯉はより多くの遅延を必要
とする２つ以上のレジスタの組み合わせにも適用するこ
とができる。例えば、とのような１−６４ビツトの３つ
の縦続接続された可変シフトレジスタは、第２レジスタ
は第３レジスタのレートの１／６４でクロックされ、か
つ、第ルジスタは第２レジスタのレートの１／６４でク
ロックされて利用されることができ、（第ルジスタのレ
ートの１７４０９６）かつより長い遅延性能が得られる
。この結果の回路は細密遅延レジスタのクロックレート
でクロックされ、かつその遅延分解能を有する一方、粗
遅延シフトレジスタのデータ分解能を有する２６２．１
４４　ビットシフトレジスタと同等である。１−６４ビ
ツトレジスタによって、最大遅延２６６、５０４および
最小遅延４１６１を得ることができるのである。

これらのシフトレジスタは同じビット数のものである必
要はないということも注意されたい。

各レジスタへのクロック信号は、その後に続くレジスタ
のピット数に等しい数で分割されれば、全範囲の遅延値
が得られるのである。

【図面の簡単な説明】

図は、本発明による遅延回路のブロック図である。 図中、５１および５２はシフトレジスタ、５３はデータ
ソース、５４はデータ利用回路、５６はクロック発生装
置、６１は分割器、６７は制御回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １、　所定の遅延カウント数を有する粗遅延装置と前記
   第１の遅延装置に直列に接続され、また所定の遅延カウ
   ント数を有する細密遅延装置とによってデータ信号を遅
   延させる方法であって、前記方法は、 前記細密遅延装置カウントの持続時間を制御する周波数
   を有する前記細密遅延装置にクロック信号を与える段階
   と、 前記粗遅延装置カウントの持続時間を制御する前記粗遅
   延装置にクロック信号を４える段階とから成り、 前記粗遅延装置クロック信号に対する前記細密遅延装置
   クロック信号の比率は前記所定の細密遅延装置カウント
   数に＃テハ等しくなっていることを特徴とする前記方法
   。 ２、特許請求の範囲第１項に記載の方法においてさらに
   １ 前記粗遅延装置と細密遅延装置との遅延カウント数を選
   択的に制御する段階を含むことを特□徴とする前記方法
   。 ＆　特許請求の範囲第１項に記載の方法において、前記
   粗遅延装置にクロック信号を与える前記段階は、 前記細密遅延装置クロック信号を受信する段階と、 前記細密遅延装置における遅延カウントの数で前記クロ
   ック信号を分周して、粗遅延装置カウントを発生する段
   階と、および、 前記粗遅延装置に前記粗遅延装置クロック信号を与える
   段階、とから成ることを特徴とする前記方法。 ４、　所定の遅延カウント数を有する粗遅延装置と、 所定の遅延カウント数を有する細密遅延装置と、 前記細密遅延装置カウントの持続時間を制御する周波数
   を有する細密クロック信号を発生する装置と、および、 前記粗遅延装置カウントの持続時間を制御する周波数を
   有する粗クロック信号を発生する装置とを備え、 前記粗クロック信号周波数に対する前記細密クロック信
   号周波数の比率は前記所定の細密遅延カウント数に実質
   的に等しくなっていることを特徴とする遅延回路。 ＆　特許請求の範囲第４項に記載の遅延回路において、
   前記所定の粗遅延カウント数は前記所定の細密遅延カウ
   ント数に等しいことを特徴とする前記遅研回路。 ＆　特許請求の範囲第４項に記載の遅延回路において、
   前記所定の粗遅延カウント数は前記所定の細密遅延カウ
   ント数に等しくないことを特徴とする前記遅延回路。 ２、特許請求の範囲第４項に記載の遅延回路であって、
   前記粗遅延装置と前記細密遅延装置とによってデータを
   直列で伝える手段を備えていることを特徴とする前記遅
   延回路。 ａ　特許請求の範囲第７項に記載の遅延回路において、
   前記粗遅延装置は入力と出力の端子を有し、また、前記
   細密遅延装置も入力と出力の端子を有し、さらに、前記
   データ伝送手段は、前記粗遅延装置入力端子をデータ淵
   に接続する手段と、 前記細密遅延装置出力端子をデータ利用装置に接続する
   手段と、および、 前記粗遅延装置出力端子を前記細密遅延装置入力端子に
   結合する手段、とを備えていることを特徴とする前記遅
   延回路。 ９　特許請求の範囲第４項に記載の遅延回路において、
   前記籾りロック信号発生装Ｗは、前記細密クロック信号
   を受信し、前記細密クロック信号の周波数を前記細密遅
   延装置の遅延カウントの数で分割して前記粗クロック信
   号を発生し、さらに前記クロック出力を前記粗遅延装置
   に力える装置を備えていることを特徴とする前記遅延回
   路。 １α　特許請求の範囲第４項に記載の遅延回路において
   、前記細密遅延装置および前記粗遅延装置の遅延カウン
   トは選択的に作動されたりあるいは不作動にさ−れたり
   することができ、かつ前記細密遅延装置および前記粗遅
   延装置の作動された遅延カウントの数を制御する装置を
   備えていることを特徴とする前記遅延回路。 １１、特許請求の範囲第１０項に記載の遅延回路におい
   て、前記細密遅延装置と前記粗遅延装置の各々は複ｅｔ
   の制御端子を有し、かつ前記制向装置は前記制御端子に
   選択的に制御信号を与える手段を僚えていることを特徴
   とする前記遅延回路。 １ｚ　　特許請求の範囲第１１項に記載の遅延回路にお
   いて、前記制御１信号は２進ワードとなっていることを
   特徴とする前記遅延回路。 見　特許請求の範囲第１２項に記載の遅延回路において
   、前記遅延装置制御端子の各々は値の重みづけファクタ
   を有し、 各上位の制御端子に対する値の重みづけファクタは次の
   下位の制御端子の値の重みづけファクタの２倍となって
   おり、かつ、 最下位粗遅延装置制御端子の値の重みづけファクタは最
   上位細密遅延装置制御端子の値の重みづけファクタの２
   倍となっていることを特徴とする前記遅延回路。 １４、特許請求の範囲第４項に記載の遅延回路において
   、前記粗遅延装置はシフトレジスタから成り、また前記
   細密遅延装置もシフトレジスタから成ることを特徴とす
   る前記遅延回路。 １５、特許請求の範囲第１４項に記載の遅延回路におい
   て、前記所定カウント数は６４であることを特徴とする
   前記遅延回路。 １＆　特許請求の範囲第１５項に記載の遅延回路におい
   て、前記所定カウント数は６４であることを特徴とする
   前記遅延回路。 １７、特許請求の範囲第４項に記載の遅延回路であって
   、さらに、 別の遅延装置と、 別の遅延装置カウントの持続時間を制御する周波数を有
   する別のクロック信号を発生する装置とを備え、 前記側のクロック信号周波数に対する前記粗クロック信
   号周波数の比率は前記所定の粗遅延カウント数にほぼに
   等しいことを特徴とする前記遅延回路。