JPH0812987B2 - 遅延回路 - Google Patents
遅延回路Info
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- JPH0812987B2 JPH0812987B2 JP60010868A JP1086885A JPH0812987B2 JP H0812987 B2 JPH0812987 B2 JP H0812987B2 JP 60010868 A JP60010868 A JP 60010868A JP 1086885 A JP1086885 A JP 1086885A JP H0812987 B2 JPH0812987 B2 JP H0812987B2
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- signal
- delayed
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は遅延回路に係り、特に画像信号の様に高速動
作が必要な信号の遅延回路に関するものである。
作が必要な信号の遅延回路に関するものである。
標本化された信号を一定クロック数だけ遅延して用い
ている例として特開昭58−115995号公報がある。これは
NTSC方式の様な複合カラーテレビジョン信号を１ライン
周期または１フレーム周期遅延させ、現信号との相関を
取ることにより輝度信号と色差信号とを分離しているも
のである。
ている例として特開昭58−115995号公報がある。これは
NTSC方式の様な複合カラーテレビジョン信号を１ライン
周期または１フレーム周期遅延させ、現信号との相関を
取ることにより輝度信号と色差信号とを分離しているも
のである。
ここで遅延素子として半導体メモリを用いる場合、そ
のサイクルタイムによって最高動作周波数が決まるが、
メモリの消費電力やメモリ容量などの制約から比較的低
速なデバイスを用いざるを得ないといったことがある。
のサイクルタイムによって最高動作周波数が決まるが、
メモリの消費電力やメモリ容量などの制約から比較的低
速なデバイスを用いざるを得ないといったことがある。
一方、画像信号はNTSC方式の場合で約4.2MHzの帯域を
持つ。その標本化周波数としては一般に、3.fsc10.7M
Hz（fscは色副搬送周波数、約3.58MHz）が4.fsc14.3M
Hzが選ばれ、かなり高速な動作が必要となる。また、高
精細テレビジョンの様にさらに広帯域な信号の遅延回路
として用いる場合は、非常に高速な動作が要求されるこ
とになる。
持つ。その標本化周波数としては一般に、3.fsc10.7M
Hz（fscは色副搬送周波数、約3.58MHz）が4.fsc14.3M
Hzが選ばれ、かなり高速な動作が必要となる。また、高
精細テレビジョンの様にさらに広帯域な信号の遅延回路
として用いる場合は、非常に高速な動作が要求されるこ
とになる。
したがって、画像信号用の遅延素子として半導体メモ
リをそのまま用いるのは困難なことがある。
リをそのまま用いるのは困難なことがある。
低速な素子を用いて高速動作を実現する方法として例
えば第２図に示す様に、多相並列処理を行うというもの
が考えられる。
えば第２図に示す様に、多相並列処理を行うというもの
が考えられる。
入力信号はまず直並列変換器８で例えばＰ相（Ｐは正
の整数）に分割される。分割されたＰ相の信号は、それ
ぞれメモリー回路M19.1〜MP9.Pによって同量だけ遅延さ
れた後に、並直列変換器10に入力されて単相の信号に戻
される。
の整数）に分割される。分割されたＰ相の信号は、それ
ぞれメモリー回路M19.1〜MP9.Pによって同量だけ遅延さ
れた後に、並直列変換器10に入力されて単相の信号に戻
される。
アドレス発生器11はメモリに対するアドレスを与える
ものであり、入力信号の標本化クロックのＰクロック毎
に出力値を１つだけ変えるようなカウンタである。アド
レスが例えば０〜（Ｋ−１）番地までＫ個の値を繰返す
のなら、メモリー回路においてはデータをＫ個分遅延す
ることができる。したがってこの場合、遅延回路として
は（Ｐ×Ｋ）クロックの遅延量になる。
ものであり、入力信号の標本化クロックのＰクロック毎
に出力値を１つだけ変えるようなカウンタである。アド
レスが例えば０〜（Ｋ−１）番地までＫ個の値を繰返す
のなら、メモリー回路においてはデータをＫ個分遅延す
ることができる。したがってこの場合、遅延回路として
は（Ｐ×Ｋ）クロックの遅延量になる。
この様に並列処理を行うことにより、遅延回路の動作
速度をメモリー回路の動作速度のＰ倍とすることができ
る。
速度をメモリー回路の動作速度のＰ倍とすることができ
る。
メモリー回路による遅延量の制御はアドレス発生器11
へのプリセット値を変えることによって行う。このとき
プリセット値を１つだけ変えると、遅延回路としての遅
延量はＰクロック分変化することになり、クロック単位
の遅延量の設定ができない。したがってクロック単位の
遅延量の制御のためには、（Ｐ−１）個の単位遅延素子
と、この単位遅延素子の出力を選択する選択器とから成
る回路を付加する必要がある。
へのプリセット値を変えることによって行う。このとき
プリセット値を１つだけ変えると、遅延回路としての遅
延量はＰクロック分変化することになり、クロック単位
の遅延量の設定ができない。したがってクロック単位の
遅延量の制御のためには、（Ｐ−１）個の単位遅延素子
と、この単位遅延素子の出力を選択する選択器とから成
る回路を付加する必要がある。
この場合でも、１〜（Ｐ−１）クロックまでの１クロ
ックを１単位とした遅延量のこまかい制御は上記選択器
によって行い、Ｐクロックを１単位とした大まかな制御
はカウンタのプリセット値を変えて行うといった様に分
けて行う必要があり、遅延量をクロック単位で連続的に
変更するための操作は容易ではなかった。
ックを１単位とした遅延量のこまかい制御は上記選択器
によって行い、Ｐクロックを１単位とした大まかな制御
はカウンタのプリセット値を変えて行うといった様に分
けて行う必要があり、遅延量をクロック単位で連続的に
変更するための操作は容易ではなかった。
また例えば、Ｐ＝16という比較的多相の処理を考える
と、クロック単位の遅延量の制御のためには、15個の単
位遅延素子と、これら15個の単位遅延素子の入出力を選
択する16入力１出力の選択器とが必要となる。この選択
器は、16本の入力信号のそれぞれと４ビットの選択信号
とを演算する複数のゲート回路から構成されており、信
号線数が多く繁雑な回路が必要となる。さらに入力信号
が、画像の場合に一般的な８ビットあるいは、音声の場
合に一般的な16ビットで量子化されているならば、１本
の入力信号のそれぞれがこれらのビット幅を持つため
に、より繁雑な回路が必要となる。
と、クロック単位の遅延量の制御のためには、15個の単
位遅延素子と、これら15個の単位遅延素子の入出力を選
択する16入力１出力の選択器とが必要となる。この選択
器は、16本の入力信号のそれぞれと４ビットの選択信号
とを演算する複数のゲート回路から構成されており、信
号線数が多く繁雑な回路が必要となる。さらに入力信号
が、画像の場合に一般的な８ビットあるいは、音声の場
合に一般的な16ビットで量子化されているならば、１本
の入力信号のそれぞれがこれらのビット幅を持つため
に、より繁雑な回路が必要となる。
本発明の目的は、比較的低速な半導体メモリを用いて
高速動作可能な遅延回路を構成する際遅延量のクロック
単位の連続的な制御を容易に行うことができるように遅
延回路を提供することにある。また本願発明の目的は、
クロック単位の遅延量の制御のための回路構成を単純化
し、容易に実現可能とすることを目的とする。
高速動作可能な遅延回路を構成する際遅延量のクロック
単位の連続的な制御を容易に行うことができるように遅
延回路を提供することにある。また本願発明の目的は、
クロック単位の遅延量の制御のための回路構成を単純化
し、容易に実現可能とすることを目的とする。
上記目的を達成するために本発明は、以下に示す第１
の遅延回路部と第２の遅延回路部とから遅延回路を構成
する。すなわち第１の遅延回路部は、入力信号を2n相
（ｎは正の整数）に直並列変換してから、2n個のメモリ
ー回路にそれぞれ入力して同じ量だけ遅延した後に並直
列変換器に入力して単相の信号に戻すことにより、2nク
ロックを１単位とした遅延量の制御を行うものである。
また、第２の遅延回路部は、入力信号を１クロック分だ
け遅延する単位遅延素子を2l個（ｌ＝0,1,……,n−１）
直列接続して、この直列接続された単位遅延素子によっ
て2lクロックだけ遅延されたのと等価な信号と遅延され
る前の信号とを切替える選択器と、この直列接続された
単位遅延素子とを一構成単位として、ｌ＝０〜ｌ＝ｎ−
１までのｎ個の構成単位から成りこれらｎ個の選択器を
切替えることにより１〜（Ｐ−１）クロックまでの遅延
量のクロック単位の制御を行うものである。
の遅延回路部と第２の遅延回路部とから遅延回路を構成
する。すなわち第１の遅延回路部は、入力信号を2n相
（ｎは正の整数）に直並列変換してから、2n個のメモリ
ー回路にそれぞれ入力して同じ量だけ遅延した後に並直
列変換器に入力して単相の信号に戻すことにより、2nク
ロックを１単位とした遅延量の制御を行うものである。
また、第２の遅延回路部は、入力信号を１クロック分だ
け遅延する単位遅延素子を2l個（ｌ＝0,1,……,n−１）
直列接続して、この直列接続された単位遅延素子によっ
て2lクロックだけ遅延されたのと等価な信号と遅延され
る前の信号とを切替える選択器と、この直列接続された
単位遅延素子とを一構成単位として、ｌ＝０〜ｌ＝ｎ−
１までのｎ個の構成単位から成りこれらｎ個の選択器を
切替えることにより１〜（Ｐ−１）クロックまでの遅延
量のクロック単位の制御を行うものである。
この２つの遅延回路部における遅延量を制御するため
に、遅延量を２進数で表現した信号を用いる。制御信号
の下位からｎビットめまでが第２の遅延回路部における
ｎ個の選択器に対する制御信号としてそれぞれ用いられ
る。また、下位から（ｎ＋１）ビットめより始まって上
位のビットが、第１の遅延回路部のメモリーにアドレス
を供給するアドレス発生器への制御信号として用いられ
る。
に、遅延量を２進数で表現した信号を用いる。制御信号
の下位からｎビットめまでが第２の遅延回路部における
ｎ個の選択器に対する制御信号としてそれぞれ用いられ
る。また、下位から（ｎ＋１）ビットめより始まって上
位のビットが、第１の遅延回路部のメモリーにアドレス
を供給するアドレス発生器への制御信号として用いられ
る。
以下、本発明の一実施例を第１図により説明する。
１は並列処理回路であり、第２図と同じ構成である。
３は直並列変換器、４はメモリー回路５は並直列変換器
である。８はアドレス発生器である。
３は直並列変換器、４はメモリー回路５は並直列変換器
である。８はアドレス発生器である。
2.0から2.（ｎ−１）は切替回路であり、入力信号を
直列接続した2l個（ｌ＝0,1,……,n−１）の単位遅延素
子によって2lクロック遅延した信号と、入力信号とを切
替えて出力する回路である。6.0から6.（ｎ−１）は選
択器、7.1から7.（2n−１）は単位遅延素子である。９
は遅延量設定器である。
直列接続した2l個（ｌ＝0,1,……,n−１）の単位遅延素
子によって2lクロック遅延した信号と、入力信号とを切
替えて出力する回路である。6.0から6.（ｎ−１）は選
択器、7.1から7.（2n−１）は単位遅延素子である。９
は遅延量設定器である。
以下、動作を説明する。
入力信号は直並列変換器３に入力されてＰ相に分割さ
れる。ここでＰは2n（ｎは正の整数）で表現される数で
ある。2n相に分けられた各信号はそれぞれメモリー回路
M14.1MP4.Pに入力されて同じ量だけ遅延された後に、並
直列変換器５に入力されて単相の信号に戻される。
れる。ここでＰは2n（ｎは正の整数）で表現される数で
ある。2n相に分けられた各信号はそれぞれメモリー回路
M14.1MP4.Pに入力されて同じ量だけ遅延された後に、並
直列変換器５に入力されて単相の信号に戻される。
アドレス発生器８は上記の2n個のメモリー回路のそれ
ぞれにアドレスを供給するものであり、2nクロック毎に
出力値を１つだけ変えるようなカウンタである。
ぞれにアドレスを供給するものであり、2nクロック毎に
出力値を１つだけ変えるようなカウンタである。
並直列変換器５の出力は単位遅延素子7.1に入力され
て１クロックだけ遅延される。この１クロック遅延した
信号と遅延される前の信号とを選択器S06.0に入力し
て、必要とされる遅延量に応じていずれか一方を選択す
る。
て１クロックだけ遅延される。この１クロック遅延した
信号と遅延される前の信号とを選択器S06.0に入力し
て、必要とされる遅延量に応じていずれか一方を選択す
る。
次に選択器S06.0の出力を、単位遅延素子7.2,7.3を直
列接続したものに入力し２クロックだけ遅延する。この
２クロック遅延した信号と遅延する前の信号とを選択S1
6.1に入力して、必要とされる遅延量に応じていずれか
一方を選択する。
列接続したものに入力し２クロックだけ遅延する。この
２クロック遅延した信号と遅延する前の信号とを選択S1
6.1に入力して、必要とされる遅延量に応じていずれか
一方を選択する。
以下、同様の動作が繰返される。
選択器Sn−26.（ｎ−２）の出力を、単位遅延素子7.2
n-1から7.（2n−１）まで2n-1個直列接続したものに入
力して2n-1クロック遅延する。この2n-1クロック遅延し
た信号と遅延する前の信号とを選択器Sn−16.（ｎ−
１）に入力して、必要とされる遅延量に応じていずれか
一方を選択して出力する。
n-1から7.（2n−１）まで2n-1個直列接続したものに入
力して2n-1クロック遅延する。この2n-1クロック遅延し
た信号と遅延する前の信号とを選択器Sn−16.（ｎ−
１）に入力して、必要とされる遅延量に応じていずれか
一方を選択して出力する。
遅延量を制御するために、まず必要な遅延量を遅延量
設定器９によって２進数の形で表現して出力する。この
出力の最下位ビットb0は選択器S06.0に入力されて、１
クロック遅延した信号と遅延される前の信号を切替える
ための制御信号として用いられる。また、遅延量設定器
９の出力の下位から２番めのビットb1は選択器S16.1に
入力されて、２クロック遅延した信号と遅延される前の
信号を切替えるための制御信号として用いられる。以
下、同様にして、遅延量設定器９の出力の下位からｎ番
めのビットbn−１までが、それぞれ選択器S06.0からSn
−16.（ｎ−１）までの制御信号として用いられる。
設定器９によって２進数の形で表現して出力する。この
出力の最下位ビットb0は選択器S06.0に入力されて、１
クロック遅延した信号と遅延される前の信号を切替える
ための制御信号として用いられる。また、遅延量設定器
９の出力の下位から２番めのビットb1は選択器S16.1に
入力されて、２クロック遅延した信号と遅延される前の
信号を切替えるための制御信号として用いられる。以
下、同様にして、遅延量設定器９の出力の下位からｎ番
めのビットbn−１までが、それぞれ選択器S06.0からSn
−16.（ｎ−１）までの制御信号として用いられる。
一方、遅延量設定器９の出力の下位から（ｎ＋１）番
めのビットbn以上は、メモリ回路にアドレスを供給する
アドレス発生器８に入力され、メモリ回路における遅延
量を変えるための制御信号として用いられる。
めのビットbn以上は、メモリ回路にアドレスを供給する
アドレス発生器８に入力され、メモリ回路における遅延
量を変えるための制御信号として用いられる。
例えば、遅延量設定器９において設定値を１とするな
らば、選択器S06.0は単位遅延素子7.1の出力を選択し、
他の選択器は前段の出力を選択する。設定値を２とした
ときは、選択器S06.0は並直列変換器５の出力を選択
し、選択器S16.1は直列接続された２つの単位遅延素子
7.2,7.3によって２クロック遅延された信号を選択す
る。他の選択器は前段の出力を選択する。また、設定値
が３のときは、選択器S06.0と選択器S16.1の両方共が、
単位遅延素子によって遅延された信号を選択し、他の選
択器は前段の出力を選択する。
らば、選択器S06.0は単位遅延素子7.1の出力を選択し、
他の選択器は前段の出力を選択する。設定値を２とした
ときは、選択器S06.0は並直列変換器５の出力を選択
し、選択器S16.1は直列接続された２つの単位遅延素子
7.2,7.3によって２クロック遅延された信号を選択す
る。他の選択器は前段の出力を選択する。また、設定値
が３のときは、選択器S06.0と選択器S16.1の両方共が、
単位遅延素子によって遅延された信号を選択し、他の選
択器は前段の出力を選択する。
この様に、設定値が（2n−１）までのときは遅延量設
定器９の下位ｎビットで表現することができ、これらｎ
本の制御信号をそれぞれS0からSn−１までの選択器に入
力することにより、遅延量の設定値と通過した単位遅延
素子の総和の数とを容易に一致させることが可能であ
る。
定器９の下位ｎビットで表現することができ、これらｎ
本の制御信号をそれぞれS0からSn−１までの選択器に入
力することにより、遅延量の設定値と通過した単位遅延
素子の総和の数とを容易に一致させることが可能であ
る。
設定値が2nを越すと、遅延量設定器９の出力の下位か
ら（ｎ＋１）番めのビットbnより上位のビットが始めて
変化する。これ以後、上位ビットは2nクロックを１単位
とした値を出力する。一方、メモリー回路において遅延
量の制御は、メモリー回路にアドレスを供給するアレド
ス発生器８へのプリセット値を変えて行うのであるが、
本実施例の場合、プリセット値を１だけ変えると並直列
変換器５の出力は2nクロック変化することになる。した
がって、遅延量設定器９の出力の上位ビットをアドレス
発生器８のプリセット値としてそのまま用いることによ
って、2nクロックを１単位とした遅延量の制御をメモリ
ー回路において容易に行うことができる。
ら（ｎ＋１）番めのビットbnより上位のビットが始めて
変化する。これ以後、上位ビットは2nクロックを１単位
とした値を出力する。一方、メモリー回路において遅延
量の制御は、メモリー回路にアドレスを供給するアレド
ス発生器８へのプリセット値を変えて行うのであるが、
本実施例の場合、プリセット値を１だけ変えると並直列
変換器５の出力は2nクロック変化することになる。した
がって、遅延量設定器９の出力の上位ビットをアドレス
発生器８のプリセット値としてそのまま用いることによ
って、2nクロックを１単位とした遅延量の制御をメモリ
ー回路において容易に行うことができる。
本実施例によれば、2n相に直並列変換して並行処理を
行うことにより、全体の動作速度をメモリー回路の動作
速度の2n倍とすることができる。また、この2n個のメモ
リー回路で構成され2nクロック毎で遅延量の制御が可能
な第１の遅延回路部と、（2n−１）個の単位遅延素子と
ｎ個の選択器で構成され、１〜（2n−１）クロックまで
１クロック毎に制御可能な第２の遅延回路部のそれぞれ
に対する制御信号を、遅延量を２進数で表現するだけで
得ることができ、遅延回路全体としての遅延量の制御を
容易に連続的に行うことができる。
行うことにより、全体の動作速度をメモリー回路の動作
速度の2n倍とすることができる。また、この2n個のメモ
リー回路で構成され2nクロック毎で遅延量の制御が可能
な第１の遅延回路部と、（2n−１）個の単位遅延素子と
ｎ個の選択器で構成され、１〜（2n−１）クロックまで
１クロック毎に制御可能な第２の遅延回路部のそれぞれ
に対する制御信号を、遅延量を２進数で表現するだけで
得ることができ、遅延回路全体としての遅延量の制御を
容易に連続的に行うことができる。
本実施例においては上記第２の遅延回路部の後に第２
の遅延回路部を置いたが、本発明はこれに限らない。
の遅延回路部を置いたが、本発明はこれに限らない。
第３図に本発明による別の一実施例を示す。なお、本
実施例においては説明を簡単にするために、2n＝４、す
なわちｎ＝２として説明する。
実施例においては説明を簡単にするために、2n＝４、す
なわちｎ＝２として説明する。
本実施例においては、４クロックを１単位として遅延
量の制御を行う第１の遅延回路部を、１〜３クロックま
での１クロックを１単位として遅延量の制御を行う第２
の遅延回路の後に置いている。
量の制御を行う第１の遅延回路部を、１〜３クロックま
での１クロックを１単位として遅延量の制御を行う第２
の遅延回路の後に置いている。
まず入力信号を単位遅延素子17に入力して１クロック
遅延する。この１クロック遅延した信号と遅延する前の
信号とを選択器S015に入力して切替える。選択器S015の
出力を２個の単位遅延素子18,19を直列接続したものに
入力して２クロック遅延する。この２クロック遅延した
信号と遅延する前の信号とを選択器S116によって選択す
る。
遅延する。この１クロック遅延した信号と遅延する前の
信号とを選択器S015に入力して切替える。選択器S015の
出力を２個の単位遅延素子18,19を直列接続したものに
入力して２クロック遅延する。この２クロック遅延した
信号と遅延する前の信号とを選択器S116によって選択す
る。
選択器S116の出力は直並列変換器20に入力して４相の
信号に分割される。これら４相の信号はそれぞれメモリ
ー回路21,22,23,24に入力して同じ量だけ遅延される。
４個のメモリー回路から出力された４相の信号は並直列
変換器25に入力され、再び単相の信号に戻される。
信号に分割される。これら４相の信号はそれぞれメモリ
ー回路21,22,23,24に入力して同じ量だけ遅延される。
４個のメモリー回路から出力された４相の信号は並直列
変換器25に入力され、再び単相の信号に戻される。
遅延量は遅延量設定器27によって２進数で表現されて
制御信号として出力される。最下位ビットb0は選択器S0
15に入力され、１クロック遅延した信号と遅延する前の
信号の切替えるための制御信号として用いられる。下位
から２番めのビットb1は同様にして選択器S116に入力さ
れ、２クロック遅延した信号と遅延する前の信号を切替
えるための制御信号として用いられる。さらに、下位よ
り３番めのビットb2より始まって上位のビットはアドレ
ス発生器26のためのプリセット値として用いられ、４ク
ロックを１単位とした遅延量の制御に用いられる。
制御信号として出力される。最下位ビットb0は選択器S0
15に入力され、１クロック遅延した信号と遅延する前の
信号の切替えるための制御信号として用いられる。下位
から２番めのビットb1は同様にして選択器S116に入力さ
れ、２クロック遅延した信号と遅延する前の信号を切替
えるための制御信号として用いられる。さらに、下位よ
り３番めのビットb2より始まって上位のビットはアドレ
ス発生器26のためのプリセット値として用いられ、４ク
ロックを１単位とした遅延量の制御に用いられる。
本実施例によれば、遅延回路の動作速度をメモリー回
路の動作速度の４倍とすることができる。また、遅延量
の制御も、設定値を２進数で表現する遅延量設定器27を
用いることにより、容易に連続的に行うことができる。
路の動作速度の４倍とすることができる。また、遅延量
の制御も、設定値を２進数で表現する遅延量設定器27を
用いることにより、容易に連続的に行うことができる。
本実施例においては、説明を簡単にするためにｎ＝２
として説明したが、本発明はこれに限らない。ｎは正の
整数であるような値であればかまわない。
として説明したが、本発明はこれに限らない。ｎは正の
整数であるような値であればかまわない。
また、本実施例においては、単位遅延素子17および選
択器15で構成される回路と、単位遅延素子18,19および
選択器16で構成される回路とを連続して配置したが本発
明はこれに限らない。第１の遅延回路部の前後に分けて
置いてもかまなわい。また、順序を入替えてもかまわな
い。
択器15で構成される回路と、単位遅延素子18,19および
選択器16で構成される回路とを連続して配置したが本発
明はこれに限らない。第１の遅延回路部の前後に分けて
置いてもかまなわい。また、順序を入替えてもかまわな
い。
本発明によれば、多相並列処理を行って高速動作を可
能にした遅延回路において、2nクロックを１単位として
遅延量の大まかな制御を行う第１遅延回路部と、１〜
（2n−１）クロックまでの１クロックを１単位とし遅延
量のこまかい制御を行う第２の遅延回路部とを、共に２
進数の値を入力することにより制御できる。したがっ
て、遅延回路における遅延量を２進数で表現して下位の
ｎビットめまでを上記第２の遅延回路部の制御信号とし
て用い、上位ビットを上記第１の遅延回路部の制御信号
として用いることにより、遅延量のクロック単位での連
続的な制御を容易に行うことができる。
能にした遅延回路において、2nクロックを１単位として
遅延量の大まかな制御を行う第１遅延回路部と、１〜
（2n−１）クロックまでの１クロックを１単位とし遅延
量のこまかい制御を行う第２の遅延回路部とを、共に２
進数の値を入力することにより制御できる。したがっ
て、遅延回路における遅延量を２進数で表現して下位の
ｎビットめまでを上記第２の遅延回路部の制御信号とし
て用い、上位ビットを上記第１の遅延回路部の制御信号
として用いることにより、遅延量のクロック単位での連
続的な制御を容易に行うことができる。
第１図は本発明による一実施例を示すブロック図、第２
図は遅延回路を多相並列処理を行っているメモリー回路
で構成した場合のブロック図、第３図は本発明による別
の一実施例を示すブロック図である。 １……並列処理回路、２……切替回路 3,10,20……直並列変換器 4.1〜4.P,11.1〜11.P,21〜24……並直列変換器 5,12,25……並直列変換器 6.0〜6.（ｎ−１）,15,16……選択器 7.1〜7.（2n−１）,17〜19……単位遅延素子 8,13,26……アドレス発生器 9,14,27……遅延量設定器。
図は遅延回路を多相並列処理を行っているメモリー回路
で構成した場合のブロック図、第３図は本発明による別
の一実施例を示すブロック図である。 １……並列処理回路、２……切替回路 3,10,20……直並列変換器 4.1〜4.P,11.1〜11.P,21〜24……並直列変換器 5,12,25……並直列変換器 6.0〜6.（ｎ−１）,15,16……選択器 7.1〜7.（2n−１）,17〜19……単位遅延素子 8,13,26……アドレス発生器 9,14,27……遅延量設定器。
Claims (1)
- 【請求項１】標本化された入力信号を、標本化クロック
を最小単位として一定クロック数だけ遅延して出力する
遅延回路において、 上記標本化された入力信号を２のｎ乗（ｎは正の整数）
相に直並列変換する直並列変換手段と、 前記直並列変換手段によって分割された２のｎ乗個の信
号のそれぞれを入力して同量ずつ遅延する、２のｎ乗個
の遅延手段と、 前記２のｎ乗個の遅延手段によってそれぞれ同量ずつ遅
延された２のｎ乗個の信号を入力して、再び単相の信号
に戻す並直列変換手段と、 からなる第１の遅延手段と、 上記標本化クロックの２のｌ乗（ｌは０からｎ−１）ク
ロック分の遅延手段と、前記２のｌ乗クロック分の遅延
手段によって遅延された信号と遅延される前の信号とを
切り替える選択手段と、を１構成単位として、 ｌ＝０からｌ＝ｎ−１までのｎ個の構成単位からなる第
２の遅延手段と、 上記遅延手段におけるそれぞれの遅延量を制御するため
の制御信号供給手段と、を有することを特徴とする遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010868A JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010868A JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171210A JPS61171210A (ja) | 1986-08-01 |
| JPH0812987B2 true JPH0812987B2 (ja) | 1996-02-07 |
Family
ID=11762319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010868A Expired - Lifetime JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812987B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06141333A (ja) * | 1992-10-26 | 1994-05-20 | Sanyo Electric Co Ltd | 遅延回路 |
| DE4421392A1 (de) * | 1994-06-18 | 1995-12-21 | Karlsruhe Forschzent | Gitterstruktur und deren Verwendung |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107631U (ja) * | 1982-01-12 | 1983-07-22 | 株式会社リコー | タイミング発生回路 |
-
1985
- 1985-01-25 JP JP60010868A patent/JPH0812987B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171210A (ja) | 1986-08-01 |
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