JPH0819013A - 直並列／並直列変換回路とメモリスイッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 時分割メモリスイッチを用いてｎ本の直列デ
ータ信号間の位相を変化させずにビットデータ入れ替え
を実現する場合に、回路規模の削減を図る。 【構成】 ｎ個の入力端子１．１〜１．ｎからの第１乃
至第ｎの直列データ信号を入力してｉ番目にあっては第
ｉの直列データ信号をｉ−１ビット遅延するｎ個の第１
遅延回路２．１〜２．ｎと、遅延された第１乃至第ｎの
直列データ信号を入力してｊ番目にあってはｊ番目の第
１遅延回路２．１〜２．ｎの出力から順に循環するよう
にビット毎に選択出力するｎ個の第１選択回路３．１〜
３．ｎと、選択された各ｎビット直列データ信号の時間
軸方向のビット入れ替えを行うｎ個の時分割メモリスイ
ッチ４．１〜４．ｎと、それぞれのメモリ出力を入力側
と同様に切替出力するｎ個の第２選択回路５．１〜５．
ｎと、各選択出力を入力側と同様に遅延するｎ個の第２
遅延回路６．１〜６．ｎとを具備して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列データ信号を並列
データ信号に、並列データ信号を直列データ信号に変換
する直並列／並直列変換回路と、これらの回路を用いて
データ信号の入れ替えを行う時分割メモリスイッチ回路
に関する。

【０００２】

【従来の技術】従来の時分割メモリスイッチ回路は、一
般に図３に示すように構成される。

【０００３】図３において、ｎ個の入力端子１．１〜
１．ｎに供給される互いにビット同期した直列データ信
号＃１〜＃ｎは、それぞれ対応して設けられたｎ個の直
並列変換（Ｓ／Ｐ）回路８．１〜８．ｎに入力され、
１：ｎに直並列変換されてｎ個の並直列変換（Ｐ／Ｓ）
回路９．１〜９．ｎに振り分けられ、ｎ：１に並直列多
重化されて、対応するｎ個の時分割メモリスイッチ４．
１〜４．ｎに入力され、ｎビットのデータについて時間
軸方向のビット入れ替えを受ける。

【０００４】各時分割メモリスイッチ４．１〜４．ｎの
出力データ信号は対応して設けられた直並列変換（Ｓ／
Ｐ）回路１０．１〜１０．ｎに入力され、１：ｎに直並
列変換されてｎ個の並直列変換（Ｐ／Ｓ）回路１１．１
〜１１．ｎに振り分けられ、ｎ：１に並直列多重化され
て、対応するｎ個の出力端子７．１〜７．ｎから出力さ
れる。

【０００５】次に、上記時分割メモリスイッチ回路の動
作について図４を参照して説明する。図４は上記時分割
メモリスイッチ回路の各部のタイミングチャートを示し
ている。

【０００６】直並列変換回路８．１〜８．ｎは、入力し
た直列データ信号＃１〜＃ｎ（図４（ａ）をｎ本の並列
データ信号に変換し、それぞれの１ビットデータをｎビ
ット分に伸張して並直列変換回路９．１〜９．ｎに出力
する（図４（ｂ）：直並列変換回路８．１に入力された
信号の変換例）。並直列変換回路９．１〜９．ｎは、直
並列変換回路８．１〜８．ｎから出力されるｎ本の信号
から同一時間のｎ個のビットデータを選択して、時間軸
方向のｎビットに並び替える（図４（ｃ））。

【０００７】時分割メモリスイッチ４．１〜４．ｎは、
並直列変換回路９．１〜９．ｎの出力についてそれぞれ
の時間軸方向のビット入れ替えを行う（図４（ｄ））。
直並列変換回路１０．１〜１０．ｎは、時分割メモリス
イッチ４．１〜４．ｎから出力される直列データ信号を
ｎ本の並列データに変換し、それぞれの１ビットデータ
をｎビット分に伸張して並直列変換回路１１．１〜１
１．ｎに出力する（図４（ｅ）：直並列変換回路１０．
１に入力された信号の変換例）。

【０００８】並直列変換回路１１．１〜１１．ｎは、直
並列変換回路１０．１〜１０．ｎから出力されるｎ本の
信号を直並列変換回路１０．１〜１０．ｎに入力された
同一時間のｎ個のビットデータを選択して、時間軸方向
のｎビットに並び替える。各並直列変換回路１１．１〜
１１．ｎの出力は、出力端子７．１〜７．ｎを介して導
出される（図４（ｆ））。

【０００９】しかしながら、上記のような従来の時分割
メモリスイッチ回路では、時分割メモリスイッチの前後
で直並列変換回路と並直列変換回路を用いる構成をとっ
ているために、入出力信号数ｎが増加すると、直並列変
換回路と並直列変換回路の規模が増大するという問題点
があった。

【００１０】ここで、先行技術として、例えば特開平４
−１３０８９６号公報（以下、先行技術１と称する）に
は、通話メモリのビット数を１チャネル分ではなく１／
Ｎチャネル分とし、ワード数をＮ倍とすることで、直並
列変換及びパイプライン処理に要する遅延時間並びにパ
イプライン処理に使用するフリップフロップの回路規模
を削減する「時分割スイッチ」が開示されている。

【００１１】また、特公平１−４９２１０号公報（以
下、先行技術２と称する）には、直列受信信号を遅延さ
せる遅延段数を任意に設定可能な遅延回路と、この遅延
回路により遅延された直列受信信号を並列信号に変換す
る直列並列変換回路と、直列受信信号のビット数を計数
するビット計数回路とを備え、ビット計数回路が１個で
すむようにし、回路を簡素化する「直並列変換装置」が
開示されている。

【００１２】さらに、特公昭６３−１８９０８号公報
（以下、先行技術３と称する）には、多重化レベルでの
小規模直並列変換の組み合わせにより、多重処理結果を
あげ、回路規模の削減を図る「直並列変換多重化回路」
が開示されている。

【００１３】

【発明が解決しようとする課題】以上述べたように、従
来の時分割メモリスイッチ回路では、時分割メモリスイ
ッチの前後で、直並列変換回路と並直列変換回路を用い
る構成をとっているために、入出力信号数ｎが増加する
と、直並列変換回路と並直列変換回路の規模が増大する
という問題点があった。

【００１４】本発明は上記の課題を解決するためになさ
れたもので、回路構成が単純で、回路規模の削減を図る
ことができ、入出力信号数ｎの増加に伴う回路規模の増
加を抑制できる直並列／並直列変換回路と、これらの回
路を用いた時分割メモリスイッチ回路を提供することを
目的とする。

【００１５】ここで、上記先行技術１は、通話メモリの
ビット数を１／Ｎチャネル分とし、ワード数をＮ倍とす
る時分割スイッチの発明を開示するものであって、遅延
回路と選択回路により直並列／並直列変換回路とこれら
の回路を用いた時分割メモリスイッチ回路を実現するよ
うにした本発明の技術思想を示唆する具体的な記載がな
く、本発明とは全く異なる技術思想に立脚するものであ
る。

【００１６】また、上記先行技術２は、遅延回路と直列
並列変換回路とビット計数回路とを備える直並列変換装
置の発明を開示するものであって、先行技術１と同様
に、遅延回路と選択回路により直並列／並直列変換回路
とこれらの回路を用いた時分割メモリスイッチ回路を実
現するようにした本発明の技術思想を示唆する具体的な
記載がなく、本発明とは全く異なる技術思想に立脚する
ものである。

【００１７】さらに、上記先行技術３は、多重化レベル
での小規模直並列変換の組み合わせによる直並列変換多
重化回路の発明を開示するものであって、先行技術１、
２と同様に、遅延回路と選択回路により直並列／並直列
変換回路とこれらの回路を用いた時分割メモリスイッチ
回路を実現するようにした本発明の技術思想を示唆する
具体的な記載がなく、本発明とは全く異なる技術思想に
立脚するものである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１の態様に係る直並列／並直列変換回路
は、互いにビット同期した第１乃至第ｎ（ｎは２以上の
自然数）の直列データ信号それぞれに対応して設けら
れ、対応する直列データ信号を入力してｉ（ｉはｎ以下
の自然数）番目にあっては第ｉの直列データ信号を（ｉ
−１）ビット遅延するｎ個の遅延回路と、このｎ個の遅
延回路から出力される第１乃至第ｎの直列データ信号を
入力してｊ（ｊはｎ以下の自然数）番目にあってはｊ番
目の遅延回路の出力から順に循環するようにビット毎に
選択出力するｎ個の選択回路とを具備して構成するよう
にしたことを特徴とする。

【００１９】また、本発明の第２の態様に係る直並列／
並直列変換回路は、互いにビット同期した第１乃至第ｎ
（ｎは２以上の自然数）のｎビット直列データ信号が供
給され、ｊ（ｊはｎ以下の自然数）番目にあってはｊ番
目の入力信号から順に循環するようにビット毎に選択出
力するｎ個の選択回路と、このｎ個の選択回路から出力
される互いにビット同期した第１乃至第ｎの直列データ
信号それぞれに対応して設けられ、対応する直列データ
信号を入力してｉ（ｉはｎ以下の自然数）番目にあって
は第ｉの直列データ信号を（ｉ−１）ビット遅延するｎ
個の遅延回路とを具備して構成するようにしたことを特
徴とする。

【００２０】さらに、本発明の第３の態様に係る時分割
メモリスイッチ回路は、互いにビット同期した第１乃至
第ｎ（ｎは２以上の自然数）の直列データ信号の内の対
応する直列データ信号を入力してｉ（ｉはｎ以下の自然
数）番目にあっては第ｉの直列データ信号を（ｉ−１）
ビット遅延するｎ個の第１遅延回路と、このｎ個の第１
遅延回路から出力される第１乃至第ｎの直列データ信号
を入力してｊ（ｊはｎ以下の自然数）番目にあってはｊ
番目の第１遅延回路の出力から順に循環するようにビッ
ト毎に切替出力してｎビット直列データ信号を生成する
ｎ個の第１選択回路と、このｎ個の第１選択回路から出
力されるｎビット直列データ信号の内の対応する直列デ
ータ信号を入力してそれぞれ任意に時間軸方向のビット
入れ替えを行うｎ個の時分割メモリスイッチと、このｎ
個の時分割メモリスイッチから出力される直列データ信
号の内の対応する直列データ信号を入力してｊ番目にあ
ってはｊ番目の時分割メモリスイッチの出力から順に循
環するようにビット毎に切替出力するｎ個の第２選択回
路と、このｎ個の第２選択回路から出力される第１乃至
第ｎの直列データ信号の内の対応する直列データ信号を
入力してｉ番目にあっては第ｉの直列データ信号を（ｉ
−１）ビット遅延するｎ個の第２遅延回路とを具備して
構成するようにしたことを特徴とする。

【００２１】

【作用】上記第１の態様による直並列／並直列変換回路
では、第１乃至第ｎの直列データ信号はそれぞれｎ個の
遅延回路でｉ番目にあっては（ｉ−１）ビット遅延され
た後、ｎ個の選択回路それぞれに供給され、ここでｊ番
目にあってはｊ番目の遅延回路の出力から順に循環する
ようにビット毎に選択出力され、ｎビット直列データ信
号に変換される。

【００２２】または、本発明の第２の態様に係る直並列
／並直列変換回路では、互いにビット同期した第１乃至
第ｎのｎビット直列データ信号は、ｎ個の選択回路でｊ
番目にあってはｊ番目の入力信号から順に循環するよう
にビット毎に選択出力されて互いにビット同期した第１
乃至第ｎの直列データ信号に変換された後、ｎ個の遅延
回路によりｉ番目にあっては第ｉの直列データ信号を
（ｉ−１）ビット遅延されて出力される。

【００２３】さらに、本発明の第３の態様に係る時分割
メモリスイッチ回路は、上記第１および第２の態様の直
並列／並直列変換回路をそれぞれ入出力部に用いたもの
で、第１乃至第ｎの直列データ信号はそれぞれｎ個の第
１遅延回路でｉ番目にあっては（ｉ−１）ビット遅延さ
れた後、ｎ個の第１選択回路それぞれに供給され、ここ
でｊ番目にあってはｊ番目の第１遅延回路の出力から順
に循環するようにビット毎に選択出力されてｎビット直
列データ信号に変換され、それぞれｎ個の時分割メモリ
スイッチにより任意に時間軸方向のビット入れ替えが施
された後、ｎ個の第２選択回路それぞれに供給され、こ
こでｊ番目にあってはｊ番目の時分割メモリスイッチの
出力から順に循環するようにビット毎に選択出力されて
第１乃至第ｎの直列データ信号に変換され、ｎ個の第２
遅延回路でｉ番目にあっては（ｉ−１）ビット遅延され
て出力される。

【００２４】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。

【００２５】図１は本発明に係る直並列変換回路を用い
た時分割メモリスイッチ回路の構成を示すものである。

【００２６】図１において、ｎ個の入力端子１．１〜
１．ｎにはそれぞれ互いにビット同期した直列データ信
号＃１〜＃ｎが供給される。

【００２７】遅延回路２．１〜２．ｎは、それぞれ対応
する入力端子１．１〜１．ｎからの直列データ信号を遅
延するもので、ｉ番目の遅延回路２．ｉは（ｉ−１）ビ
ットの遅延を与える。

【００２８】ｎ個の選択回路３．１〜３．ｎは、それぞ
れｎ個の遅延回路２．１〜２．ｎで遅延された直列デー
タ信号を選択的に導出するもので、ｊ番目の選択回路
３．ｊは、ｊ番目の遅延回路２．ｊの出力から順に循環
するようにビット毎に切替出力する。

【００２９】ｎ個の時分割メモリスイッチ４．１〜４．
ｎは、それぞれ選択回路３．１〜３．ｎから出力される
ｎビットの直列データ信号について時間軸方向のビット
入れ替えを行う。

【００３０】ｎ個の選択回路５．１〜５．ｎは、それぞ
れｎ個の時分割メモリスイッチ４．１〜４．ｎから出力
される直列データ信号を選択的に導出するもので、ｊ番
目の選択回路５．ｊはｊ番目の時分割メモリスイッチ
４．ｊの出力から順に循環するようにビット毎に切替出
力する。

【００３１】ｎ個の遅延回路６．１〜６．ｎは、それぞ
れ対応する選択回路５．１〜５．ｎからの直列データ信
号を遅延するもので、ｉ番目の遅延回路６．ｉは（ｉ−
１）ビットの遅延を与える。

【００３２】ｎ個の出力端子７．１〜７．ｎは、それぞ
れ対応する遅延回路６．１〜６．ｎから出力される直列
データ信号を出力する。

【００３３】上記構成による時分割メモリスイッチ回路
において、以下、図２を参照してその動作について説明
する。図２は時分割メモリスイッチ回路の各部のタイミ
ングチャートを示すものである。

【００３４】入力端子１．ｉに供給される第ｉの直列デ
ータ信号＃ｉ（図２（ａ））は遅延回路２．ｉに入力さ
れて（ｉ−１）ビット遅延された後（図２（ｂ））、選
択回路３．ｊそれぞれに供給され、ここでｊ番目の遅延
回路２．ｊの出力から順に循環するようにビット毎に切
替出力され、ｎビット直列データ信号に変換される（図
２（ｃ））。

【００３５】選択回路３．ｊで得られたｎビット直列デ
ータ信号は時分割メモリスイッチ４．ｊに供給され、任
意に時間軸方向のビット入れ替えが施された後（図２
（ｄ））、選択回路５．ｊそれぞれに供給され、ここで
ｊ番目の時分割メモリスイッチ４．ｊの出力から順に循
環するようにビット毎に選択出力され、第ｉの直列デー
タ信号に変換される（図２（ｅ））。第ｉの直列データ
信号は遅延回路６．ｉで（ｉ−１）ビット遅延されて
（図２（ｆ））、出力端子７．ｉから出力される。

【００３６】したがって、上記構成による時分割メモリ
スイッチ回路は、従来時分割メモリスイッチ回路におけ
る直並列変換回路と並直列変換回路の組み合わせ部分を
遅延回路と選択回路による直並列／並直列変換回路で構
成することによって、回路構成の単純化と回路規模の削
減が実現でき、入出力信号数ｎが増加しても、容易に対
応することができる。

【００３７】尚、本発明は上述した実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。

【００３８】

【発明の効果】以上述べたように本発明によれば、回路
構成が単純で、回路規模の削減を図ることができ、入出
力信号数ｎの増加に伴う回路規模の増加を抑制できる直
並列／並直列変換回路と、これらの回路を用いた時分割
メモリスイッチ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る直並列／並直列変換回路を用いた
時分割メモリスイッチ回路の一実施例を示すブロック図
である。

【図２】同実施例の時分割メモリスイッチ回路の動作を
説明するためのタイミングチャートである。

【図３】従来の時分割メモリスイッチ回路の構成を示す
ブロック図である。

【図４】図３の時分割メモリスイッチ回路の動作を説明
するためのタイミングチャートである。

【符号の説明】

１．１〜１．ｎ 入力端子 ２．１〜２．ｎ 遅延回路 ３．１〜３．ｎ 選択回路 ４．１〜４．ｎ 時分割メモリスイッチ ５．１〜５．ｎ 選択回路 ６．１〜６．ｎ 遅延回路 ７．１〜７．ｎ 出力端子 ８．１〜８．ｎ 直並列変換（Ｓ／Ｐ）回路 ９．１〜９．ｎ 並直列変換（Ｐ／Ｓ）回路 １０．１〜１０．ｎ 直並列変換（Ｓ／Ｐ）回路 １１．１〜１１．ｎ 並直列変換（Ｐ／Ｓ）回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いにビット同期した第１乃至第ｎ（ｎ
   は２以上の自然数）の直列データ信号それぞれに対応し
   て設けられ、対応する直列データ信号を入力してｉ（ｉ
   はｎ以下の自然数）番目にあっては第ｉの直列データ信
   号を（ｉ−１）ビット遅延するｎ個の遅延回路と、 このｎ個の遅延回路から出力される第１乃至第ｎの直列
   データ信号を入力してｊ（ｊはｎ以下の自然数）番目に
   あってはｊ番目の遅延回路の出力から順に循環するよう
   にビット毎に選択出力するｎ個の選択回路とを具備する
   ことを特徴とする直並列／並直列変換回路。
2. 【請求項２】 互いにビット同期した第１乃至第ｎ（ｎ
   は２以上の自然数）のｎビット直列データ信号が供給さ
   れ、ｊ（ｊはｎ以下の自然数）番目にあってはｊ番目の
   入力信号から順に循環するようにビット毎に選択出力す
   るｎ個の選択回路と、 このｎ個の選択回路から出力される互いにビット同期し
   た第１乃至第ｎ（ｎは２以上の自然数）の直列データ信
   号それぞれに対応して設けられ、対応する直列データ信
   号を入力してｉ（ｉはｎ以下の自然数）番目にあっては
   第ｉの直列データ信号を（ｉ−１）ビット遅延するｎ個
   の遅延回路とを具備することを特徴とする直並列／並直
   列変換回路。
3. 【請求項３】 互いにビット同期した第１乃至第ｎ（ｎ
   は２以上の自然数）の直列データ信号の内の対応する直
   列データ信号を入力してｉ（ｉはｎ以下の自然数）番目
   にあっては第ｉの直列データ信号を（ｉ−１）ビット遅
   延するｎ個の第１遅延回路と、 このｎ個の第１遅延回路から出力される第１乃至第ｎの
   直列データ信号を入力してｊ（ｊはｎ以下の自然数）番
   目にあってはｊ番目の第１遅延回路の出力から順に循環
   するようにビット毎に切替出力してｎビット直列データ
   信号を生成するｎ個の第１選択回路と、 このｎ個の第１選択回路から出力されるｎビット直列デ
   ータ信号の内の対応する直列データ信号を入力してそれ
   ぞれ任意に時間軸方向のビット入れ替えを行うｎ個の時
   分割メモリスイッチと、 このｎ個の時分割メモリスイッチから出力される直列デ
   ータ信号の内の対応する直列データ信号を入力してｊ番
   目にあってはｊ番目の時分割メモリスイッチの出力から
   順に循環するようにビット毎に切替出力するｎ個の第２
   選択回路と、 このｎ個の第２選択回路から出力される第１乃至第ｎの
   直列データ信号の内の対応する直列データ信号を入力し
   てｉ番目にあっては第ｉの直列データ信号を（ｉ−１）
   ビット遅延するｎ個の第２遅延回路とを具備することを
   特徴とする時分割メモリスイッチ回路。