JP2912147B2 - ビットスライス形時分割多重化メモリスイッチ回路 - Google Patents
ビットスライス形時分割多重化メモリスイッチ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はビットスライス形時分割
メモリスイッチ回路に関し、特に時分割多重化メモリス
イッチを用いて信号の入れ替えを行うビットスライス形
時分割多重化メモリスイッチ回路に関する。
メモリスイッチ回路に関し、特に時分割多重化メモリス
イッチを用いて信号の入れ替えを行うビットスライス形
時分割多重化メモリスイッチ回路に関する。
【０００２】
【従来の技術】従来のビットスライス形時分割多重化メ
モリスイッチ回路は、図３のブロック図を図４のタイミ
ングチャートと併せて参照して説明すると、入力端子１
−１から入力されるＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ
1-n のシリアルデータα1 を１：ｎに直並列分離してｎ
個のパラレルデータＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ
1-nを出力する直並列分離回路６−１と、入力端子１−
２から入力されるＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n
のシリアルデータα2 を１：ｎに直並列分離してｎ個の
パラレルデータＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n を
出力する直並列分離回路６−２と、入力端子１−ｎから
Ｔn-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n のシリアルデータ
αn を１：ｎに直並列分離してｎ個のパラレルデータＴ
n-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n を出力する直並列分
離回路６−ｎと、直並列分離回路６−１〜６−ｎの各各
からのｎ個のデータＴ1-1 ，Ｔ2-1 ，Ｔ3-1 ，…，Ｔ
n-1 をｎ：１に並直列多重化してＴ1-1 ，Ｔ2-1 ，Ｔ
3-1 ，…，Ｔn-1 のシリアルの時分割多重化データβ1
を出力する並直列多重化回路７−１と、直並列分離回路
６−１〜６−ｎの各各からのｎ個のデータＴ1-2 ，Ｔ
2-2 ，Ｔ3-2 ，…，Ｔn-2 をｎ：１に並直列多重化して
Ｔ1-2 ，Ｔ2-2 ，Ｔ3-2 ，…，Ｔn-2 のシリアルの時分
割多重化データβ2 を出力する並直列多重化回路７−２
と、直並列分離回路６−１〜６−ｎの各各からのｎ個の
データＴ1-n ，Ｔ2-n ，Ｔ3-n ，…，Ｔn-n をｎ：１に
並直列多重化してＴ1-n ，Ｔ2-n ，Ｔ3-n ，…，Ｔn-n
のシリアルの時分割多重化データβn を出力する並直列
多重化回路７−ｎと、並直列多重化回路７−１からのＴ
1-1 ，Ｔ2-1 ，Ｔ3-1 ，…，Ｔn-1 のシリアルの時分割
多重化データβ1 のｎビットのデータについて時間軸方
向のビット入れ替えを１ビット分行ってＴ2-1 ，Ｔ
1-1 ，Ｔ3-1 ，…，Ｔn-1 のシリアルの時分割多重化デ
ータγ1 を出力する時分割多重化スイッチ３−１と、並
直列多重化回路７−２からのＴ1-2，Ｔ2-2 ，Ｔ3-2 ，
…，Ｔn-2 のシリアルの時分割多重化データβ2 のｎビ
ットのデータについて時間軸方向のビット入れ替えを１
ビット分行ってＴ2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 の
シリアルの時分割多重化データγ2 を出力する時分割多
重化スイッチ３−２と、並直列多重化回路７−ｎからの
Ｔ1-n ，Ｔ2-n ，Ｔ3- n ，…，Ｔn-n のシリアルの時分
割多重化データβn のｎビットのデータについて時間軸
方向のビット入れ替えを１ビット分行ってＴ2-n ，Ｔ
1-n ，Ｔ3-n ，…，Ｔn-n のシリアルの時分割多重化デ
ータγn を出力する時分割多重化スイッチ３−ｎと、時
分割多重化スイッチ３−１からの時分割多重化データγ
1 を１：ｎに直並列分離してＴ2-1 ，Ｔ1-1 ，Ｔ3-1 ，
…，Ｔn-1 のｎ個のパラレルデータを出力する直並列分
離回路８−１と、時分割多重化スイッチ３−２からの時
分割多重化データγ2 を１：ｎに直並列分離してＴ
2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 のｎ個のパラレルデ
ータを出力する直並列分離回路８−２と、時分割多重化
スイッチ３−ｎからの時分割多重化データγn を１：ｎ
に直並列分離してＴ2-n ，Ｔ1-n ，Ｔ3-n ，…，Ｔn-n
のｎ個のパラレルデータを出力する直並列分離回路８−
ｎと、直並列分離回路８−１〜８−ｎの各各からのｎ個
のパラレルデータＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n
をｎ：１に直並列多重化して出力端子５−１にＴ2-1 ，
Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n のシリアルの時分割多重化
データδ1 を出力する並直列多重化回路９−１と、直並
列分離回路８−１〜８−ｎの各各からｎ個のパラレルデ
ータＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ1-n をｎ：１に並
直列多重化して出力端５−２にＴ1-1 ，Ｔ1-2 ，Ｔ
1-3 ，…，Ｔ1-n のシリアルの時分割多重化データδ2
を出力する並直列多重化回路９−２と、直並列分離回路
８−１〜８−ｎの各各からｎ個のパラレルデータＴ
n-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n をｎ：１に並直列多
重化して出力端５−ｎにＴn-1 ，Ｔn-2 ，Ｔn-3 ，…，
Ｔn-n のシリアルの時分割多重化データδn を出力する
並直列多重化回路９−ｎとから構成される。
モリスイッチ回路は、図３のブロック図を図４のタイミ
ングチャートと併せて参照して説明すると、入力端子１
−１から入力されるＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ
1-n のシリアルデータα1 を１：ｎに直並列分離してｎ
個のパラレルデータＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ
1-nを出力する直並列分離回路６−１と、入力端子１−
２から入力されるＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n
のシリアルデータα2 を１：ｎに直並列分離してｎ個の
パラレルデータＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n を
出力する直並列分離回路６−２と、入力端子１−ｎから
Ｔn-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n のシリアルデータ
αn を１：ｎに直並列分離してｎ個のパラレルデータＴ
n-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n を出力する直並列分
離回路６−ｎと、直並列分離回路６−１〜６−ｎの各各
からのｎ個のデータＴ1-1 ，Ｔ2-1 ，Ｔ3-1 ，…，Ｔ
n-1 をｎ：１に並直列多重化してＴ1-1 ，Ｔ2-1 ，Ｔ
3-1 ，…，Ｔn-1 のシリアルの時分割多重化データβ1
を出力する並直列多重化回路７−１と、直並列分離回路
６−１〜６−ｎの各各からのｎ個のデータＴ1-2 ，Ｔ
2-2 ，Ｔ3-2 ，…，Ｔn-2 をｎ：１に並直列多重化して
Ｔ1-2 ，Ｔ2-2 ，Ｔ3-2 ，…，Ｔn-2 のシリアルの時分
割多重化データβ2 を出力する並直列多重化回路７−２
と、直並列分離回路６−１〜６−ｎの各各からのｎ個の
データＴ1-n ，Ｔ2-n ，Ｔ3-n ，…，Ｔn-n をｎ：１に
並直列多重化してＴ1-n ，Ｔ2-n ，Ｔ3-n ，…，Ｔn-n
のシリアルの時分割多重化データβn を出力する並直列
多重化回路７−ｎと、並直列多重化回路７−１からのＴ
1-1 ，Ｔ2-1 ，Ｔ3-1 ，…，Ｔn-1 のシリアルの時分割
多重化データβ1 のｎビットのデータについて時間軸方
向のビット入れ替えを１ビット分行ってＴ2-1 ，Ｔ
1-1 ，Ｔ3-1 ，…，Ｔn-1 のシリアルの時分割多重化デ
ータγ1 を出力する時分割多重化スイッチ３−１と、並
直列多重化回路７−２からのＴ1-2，Ｔ2-2 ，Ｔ3-2 ，
…，Ｔn-2 のシリアルの時分割多重化データβ2 のｎビ
ットのデータについて時間軸方向のビット入れ替えを１
ビット分行ってＴ2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 の
シリアルの時分割多重化データγ2 を出力する時分割多
重化スイッチ３−２と、並直列多重化回路７−ｎからの
Ｔ1-n ，Ｔ2-n ，Ｔ3- n ，…，Ｔn-n のシリアルの時分
割多重化データβn のｎビットのデータについて時間軸
方向のビット入れ替えを１ビット分行ってＴ2-n ，Ｔ
1-n ，Ｔ3-n ，…，Ｔn-n のシリアルの時分割多重化デ
ータγn を出力する時分割多重化スイッチ３−ｎと、時
分割多重化スイッチ３−１からの時分割多重化データγ
1 を１：ｎに直並列分離してＴ2-1 ，Ｔ1-1 ，Ｔ3-1 ，
…，Ｔn-1 のｎ個のパラレルデータを出力する直並列分
離回路８−１と、時分割多重化スイッチ３−２からの時
分割多重化データγ2 を１：ｎに直並列分離してＴ
2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 のｎ個のパラレルデ
ータを出力する直並列分離回路８−２と、時分割多重化
スイッチ３−ｎからの時分割多重化データγn を１：ｎ
に直並列分離してＴ2-n ，Ｔ1-n ，Ｔ3-n ，…，Ｔn-n
のｎ個のパラレルデータを出力する直並列分離回路８−
ｎと、直並列分離回路８−１〜８−ｎの各各からのｎ個
のパラレルデータＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n
をｎ：１に直並列多重化して出力端子５−１にＴ2-1 ，
Ｔ2-2 ，Ｔ2-3 ，…，Ｔ2-n のシリアルの時分割多重化
データδ1 を出力する並直列多重化回路９−１と、直並
列分離回路８−１〜８−ｎの各各からｎ個のパラレルデ
ータＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，Ｔ1-n をｎ：１に並
直列多重化して出力端５−２にＴ1-1 ，Ｔ1-2 ，Ｔ
1-3 ，…，Ｔ1-n のシリアルの時分割多重化データδ2
を出力する並直列多重化回路９−２と、直並列分離回路
８−１〜８−ｎの各各からｎ個のパラレルデータＴ
n-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔn-n をｎ：１に並直列多
重化して出力端５−ｎにＴn-1 ，Ｔn-2 ，Ｔn-3 ，…，
Ｔn-n のシリアルの時分割多重化データδn を出力する
並直列多重化回路９−ｎとから構成される。
【０００３】この構成において、直並列分離回路６−１
〜６−ｎおよび並直列多重化回路７−１〜７−ｎの組み
合わせによりシリアルのｎ本の入力信号α1 〜αn （図
４のａ）を時間軸方向のｎビットのデータ（図４のｂ）
に並び替え、また、時分割多重化スイッチ３−１〜３−
ｎは並直列多重化回路７−１〜７−ｎ出力のシリアルデ
ータβ1 〜βn について各各の時間軸方向のビット入れ
替え、つまり、図４のｂ及びｃのようにシリアルデータ
β1 のＴ1-1 とＴ2-1 とを入れ替えて時分割多重化デー
タγ1 とし、また、シリアルデータβ2 のＴ1-2 とＴ
2-2 とを入れ替えて時分割多重化データγ2 とし、さら
に、シリアルデータβn のＴ1-n とＴ2-nとを入れ替え
て時分割多重化データγn としている。そして、直並列
分離回路８−１〜８−ｎおよび並直列多重化回路９−１
〜９−ｎの組み合せにより、ｎ本のパラレルデータを時
間軸方向のｎビットのシリアルデータに並び替え、つま
り、直並列分離回路８−１出力のパラレルデータＴ
2-1 ，Ｔ1-1 ，Ｔ3-1 ，…，Ｔn-1 を並直列多重化回路
９−１においてシリアルデータの時分割多重化データδ
1として出力し、また、直並列分離回路８−２出力のパ
ラレルデータＴ2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 を並
直列多重化回路９−２においてシリアルデータの時分割
多重化データδ2 として出力し、さらに直並列分離回路
８−ｎ出力のパラレルデータＴ2-n ，Ｔ1-n ，Ｔ3-n ，
…，Ｔn-n を並直列多重化回路９−ｎにおいてシリアル
データの時分割多重化データδn として出力している。
〜６−ｎおよび並直列多重化回路７−１〜７−ｎの組み
合わせによりシリアルのｎ本の入力信号α1 〜αn （図
４のａ）を時間軸方向のｎビットのデータ（図４のｂ）
に並び替え、また、時分割多重化スイッチ３−１〜３−
ｎは並直列多重化回路７−１〜７−ｎ出力のシリアルデ
ータβ1 〜βn について各各の時間軸方向のビット入れ
替え、つまり、図４のｂ及びｃのようにシリアルデータ
β1 のＴ1-1 とＴ2-1 とを入れ替えて時分割多重化デー
タγ1 とし、また、シリアルデータβ2 のＴ1-2 とＴ
2-2 とを入れ替えて時分割多重化データγ2 とし、さら
に、シリアルデータβn のＴ1-n とＴ2-nとを入れ替え
て時分割多重化データγn としている。そして、直並列
分離回路８−１〜８−ｎおよび並直列多重化回路９−１
〜９−ｎの組み合せにより、ｎ本のパラレルデータを時
間軸方向のｎビットのシリアルデータに並び替え、つま
り、直並列分離回路８−１出力のパラレルデータＴ
2-1 ，Ｔ1-1 ，Ｔ3-1 ，…，Ｔn-1 を並直列多重化回路
９−１においてシリアルデータの時分割多重化データδ
1として出力し、また、直並列分離回路８−２出力のパ
ラレルデータＴ2-2 ，Ｔ1-2 ，Ｔ3-2 ，…，Ｔn-2 を並
直列多重化回路９−２においてシリアルデータの時分割
多重化データδ2 として出力し、さらに直並列分離回路
８−ｎ出力のパラレルデータＴ2-n ，Ｔ1-n ，Ｔ3-n ，
…，Ｔn-n を並直列多重化回路９−ｎにおいてシリアル
データの時分割多重化データδn として出力している。
【０００４】
【発明が解決しようとする課題】本発明によるビットス
ライス形時分割多重化メモリスイッチは、時分割多重化
メモリスイッチ３−１〜３−ｎの前後に直並列分離回路
７−１〜７−ｎおよび並直列多重化回路８−１〜８−ｎ
の組合わせを用いているため、ｎ本の出力信号間の位相
関係を問わない場合には回路規模が大きくなる。
ライス形時分割多重化メモリスイッチは、時分割多重化
メモリスイッチ３−１〜３−ｎの前後に直並列分離回路
７−１〜７−ｎおよび並直列多重化回路８−１〜８−ｎ
の組合わせを用いているため、ｎ本の出力信号間の位相
関係を問わない場合には回路規模が大きくなる。
【０００５】
【課題を解決するための手段】本発明によるビットスラ
イス形時分割メモリスイッチは、ｎ本の信号の入れ替え
を行い、ｎ本の出力信号間の位相関係は問わないビット
スライス形時分割多重化メモリスイッチ回路において、
ｎ個のシリアルデータを選択して各各のｎ個のシリアル
データを出力するｎ個の選択回路と、前記ｎ個の選択回
路からの前記ｎ個のシリアルデータの各各のｎビットの
データについて時間軸方向のビット入れ替えを行ってｎ
個の時分割多重化データを出力するｎ個の時分割多重化
メモリスイッチと、前記ｎ個の時分割多重化メモリスイ
ッチからの前記ｎ個の時分割多重化データを選択して各
各ｎ個の時分割多重化データを出力するｎ個の選択回路
とを備えている。
イス形時分割メモリスイッチは、ｎ本の信号の入れ替え
を行い、ｎ本の出力信号間の位相関係は問わないビット
スライス形時分割多重化メモリスイッチ回路において、
ｎ個のシリアルデータを選択して各各のｎ個のシリアル
データを出力するｎ個の選択回路と、前記ｎ個の選択回
路からの前記ｎ個のシリアルデータの各各のｎビットの
データについて時間軸方向のビット入れ替えを行ってｎ
個の時分割多重化データを出力するｎ個の時分割多重化
メモリスイッチと、前記ｎ個の時分割多重化メモリスイ
ッチからの前記ｎ個の時分割多重化データを選択して各
各ｎ個の時分割多重化データを出力するｎ個の選択回路
とを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。本発明の一実施例を示す図１のブロック図、および
図２のタイミングチャートを併せて参照して説明する
と、入力端子１−１からＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，
Ｔ1-n のシリアルデータの入力信号ａ1 を入力され、ま
た入力端子１−２からＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ
2-n のシリアルデータの入力信号ａ2 を入力され、さら
に入力端子１−ｎからＴn-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔ
n-n のシリアルデータの入力信号ａn を各各入力され
て、Ｔ1-1 ，Ｔ2-2 ，Ｔ3-3 ，…，Ｔn-n のシリアルデ
ータｂ1 を選択出力する選択回路２−１と、Ｔn-1 ，Ｔ
1-2 ，Ｔ2-3 ，…，Ｔ(n-1)-1 のシリアルデータｂ2 を
選択出力する選択回路２−２と、Ｔ2-1 ，Ｔ3-2 ，Ｔ
4-3 ，…，Ｔ1-n のシリアルデータｂn を選択出力する
選択回路２−ｎと、選択回路２−１からのＴ1-1 ，Ｔ
2-2 ，Ｔ3-3 ，…，Ｔn-n のｎビットのデータについて
時間軸方向のビット入れ替えを１ビット分行ってＴ
2-2 ，Ｔ1-1 ，Ｔ3-3 ，…，Ｔn-n のシリアルの時分割
多重化データｃ1 を出力する時分割多重化スイッチ３−
１と、選択回路２−２からのＴn-1 ，Ｔ1-2 ，Ｔ2-3 ，
…，Ｔ(n-1)-1 のｎビットのデータについて時間軸方向
のビット入れ替えを１ビット分行ってＴn-1 ，Ｔ2-3 ，
Ｔ1-2 ，…，Ｔ(n-1)-1 のシリアルの時分割多重化デー
タｃ2 を出力する時分割多重化スイッチ３−２と、選択
回路２−ｎからのＴ2-1 ，Ｔ3-2 ，Ｔ4-3 ，…，Ｔ1-n
のｎビットのデータについて時間軸方向のビット入れ替
えを１ビット分行ってＴ1-n ，Ｔ3-2 ，Ｔ4-3 ，…，Ｔ
2-1 のシリアルの時分割多重化データｃn を出力する時
分割多重化スイッチ３−ｎと、時分割多重化スイッチ３
−１〜３−ｎから出力する各各の時分割多重化データｃ
1 〜ｃn を各各入力されて、Ｔ2-2 ，Ｔ2-3 ，Ｔ2-4 ，
…，Ｔ2-1 のシリアルの時分割多重化データの出力信号
ｄ1 を選択出力して出力端子５−１へ送出する選択回路
４−１と、Ｔ1-n ，Ｔ1-1 ，Ｔ1-2 ，…Ｔ1-(n-1) のシ
リアルの時分割多重化データの出力信号ｄ2 を選択出力
して出力端子５−２へ送出する選択回路４−２と、Ｔ
n-n ，Ｔn-1 ，Ｔn-2 ，…，Ｔn-(n-1) の多重化データ
の出力信号ｄn を選択出力して出力端子５−ｎへ送出す
る選択回路４−ｎとから構成される。
る。本発明の一実施例を示す図１のブロック図、および
図２のタイミングチャートを併せて参照して説明する
と、入力端子１−１からＴ1-1 ，Ｔ1-2 ，Ｔ1-3 ，…，
Ｔ1-n のシリアルデータの入力信号ａ1 を入力され、ま
た入力端子１−２からＴ2-1 ，Ｔ2-2 ，Ｔ2-3 ，…，Ｔ
2-n のシリアルデータの入力信号ａ2 を入力され、さら
に入力端子１−ｎからＴn-1 ，Ｔn-2 ，Ｔn-3 ，…，Ｔ
n-n のシリアルデータの入力信号ａn を各各入力され
て、Ｔ1-1 ，Ｔ2-2 ，Ｔ3-3 ，…，Ｔn-n のシリアルデ
ータｂ1 を選択出力する選択回路２−１と、Ｔn-1 ，Ｔ
1-2 ，Ｔ2-3 ，…，Ｔ(n-1)-1 のシリアルデータｂ2 を
選択出力する選択回路２−２と、Ｔ2-1 ，Ｔ3-2 ，Ｔ
4-3 ，…，Ｔ1-n のシリアルデータｂn を選択出力する
選択回路２−ｎと、選択回路２−１からのＴ1-1 ，Ｔ
2-2 ，Ｔ3-3 ，…，Ｔn-n のｎビットのデータについて
時間軸方向のビット入れ替えを１ビット分行ってＴ
2-2 ，Ｔ1-1 ，Ｔ3-3 ，…，Ｔn-n のシリアルの時分割
多重化データｃ1 を出力する時分割多重化スイッチ３−
１と、選択回路２−２からのＴn-1 ，Ｔ1-2 ，Ｔ2-3 ，
…，Ｔ(n-1)-1 のｎビットのデータについて時間軸方向
のビット入れ替えを１ビット分行ってＴn-1 ，Ｔ2-3 ，
Ｔ1-2 ，…，Ｔ(n-1)-1 のシリアルの時分割多重化デー
タｃ2 を出力する時分割多重化スイッチ３−２と、選択
回路２−ｎからのＴ2-1 ，Ｔ3-2 ，Ｔ4-3 ，…，Ｔ1-n
のｎビットのデータについて時間軸方向のビット入れ替
えを１ビット分行ってＴ1-n ，Ｔ3-2 ，Ｔ4-3 ，…，Ｔ
2-1 のシリアルの時分割多重化データｃn を出力する時
分割多重化スイッチ３−ｎと、時分割多重化スイッチ３
−１〜３−ｎから出力する各各の時分割多重化データｃ
1 〜ｃn を各各入力されて、Ｔ2-2 ，Ｔ2-3 ，Ｔ2-4 ，
…，Ｔ2-1 のシリアルの時分割多重化データの出力信号
ｄ1 を選択出力して出力端子５−１へ送出する選択回路
４−１と、Ｔ1-n ，Ｔ1-1 ，Ｔ1-2 ，…Ｔ1-(n-1) のシ
リアルの時分割多重化データの出力信号ｄ2 を選択出力
して出力端子５−２へ送出する選択回路４−２と、Ｔ
n-n ，Ｔn-1 ，Ｔn-2 ，…，Ｔn-(n-1) の多重化データ
の出力信号ｄn を選択出力して出力端子５−ｎへ送出す
る選択回路４−ｎとから構成される。
【０００７】この構成において、選択回路２−ｉは図２
のｂに示されるようにｎ本の入力データのｉ番目のビッ
トＴi のデータを選択してシリアルデータｂ1 〜ｂn を
各各出力し、時分割多重化メモリスイッチ３−１〜３−
ｎはこのシリアルデータｂ1〜ｂn について各各時間軸
方向ののビット入れ替え、つまり、図２のｂおよびｃの
ようにシリアルデータｂ1 のＴ1-1 とＴ2-2 とを入れ替
えて時分割多重化データｃ1 とし、また、シリアルデー
タｂ2 のＴ1-2 とＴ2-3 とを入れ替えて時分割多重化デ
ータｃ2 とし、さらに、シリアルデータｂn のＴ2-1 の
前のビットとＴ2-1 とを入れ替えて時分割多重化データ
ｃn としている。また、選択回路４−ｉは図２のｄに示
されるようにｎ本の入力データのｉ番目のビットＴi と
常にその次の番目のビットのデータを選択するようにし
てシリアルデータｄ1 〜ｄn を各各出力する。
のｂに示されるようにｎ本の入力データのｉ番目のビッ
トＴi のデータを選択してシリアルデータｂ1 〜ｂn を
各各出力し、時分割多重化メモリスイッチ３−１〜３−
ｎはこのシリアルデータｂ1〜ｂn について各各時間軸
方向ののビット入れ替え、つまり、図２のｂおよびｃの
ようにシリアルデータｂ1 のＴ1-1 とＴ2-2 とを入れ替
えて時分割多重化データｃ1 とし、また、シリアルデー
タｂ2 のＴ1-2 とＴ2-3 とを入れ替えて時分割多重化デ
ータｃ2 とし、さらに、シリアルデータｂn のＴ2-1 の
前のビットとＴ2-1 とを入れ替えて時分割多重化データ
ｃn としている。また、選択回路４−ｉは図２のｄに示
されるようにｎ本の入力データのｉ番目のビットＴi と
常にその次の番目のビットのデータを選択するようにし
てシリアルデータｄ1 〜ｄn を各各出力する。
【０００８】
【発明の効果】以上説明したように本発明によれば、従
来の時分割多重化メモリスイッチにおいて直並列分離回
路と並直列多重化回路との組み合わせで構成されていた
部分を、単純な選択回路で構成することにより、ｎ本の
直列入力信号間の位相を変化させずにｎ本の入力信号の
入れ替えをｎビットの並列に開いて時分割多重化メモリ
スイッチを用いて実現する場合に、接続線および回路規
模の削減を図ることができる。
来の時分割多重化メモリスイッチにおいて直並列分離回
路と並直列多重化回路との組み合わせで構成されていた
部分を、単純な選択回路で構成することにより、ｎ本の
直列入力信号間の位相を変化させずにｎ本の入力信号の
入れ替えをｎビットの並列に開いて時分割多重化メモリ
スイッチを用いて実現する場合に、接続線および回路規
模の削減を図ることができる。
【図１】本発明の一実施例のビットスライス形時分割多
重化スイッチ回路を示すブロック図である。
重化スイッチ回路を示すブロック図である。
【図２】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来のビットスライス形時分割多重化スイッチ
回路を示すブロック図である。
回路を示すブロック図である。
【図４】従来のビットスライス形時分割多重化スイッチ
回路の動作を説明するためのタイミングチャートであ
る。
回路の動作を説明するためのタイミングチャートであ
る。
１−１〜１−ｎ 入力端子 ２−１〜２−ｎ 選択回路 ３−１〜３−ｎ 時分割多重化メモリスイッチ ４−１〜４−ｎ 選択回路 ５−１〜５−ｎ 出力端子 ａ1 〜ａn 入力信号 ｂ1 〜ｂn シリアルデータ ｃ1 〜ｃn 時分割多重化データ ｄ1 〜ｄn 出力信号 ｅ1 〜ｅn 制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−220689（ＪＰ，Ａ) 特開 昭60−125096（ＪＰ，Ａ) 特開 昭52−48408（ＪＰ，Ａ) 特開 昭60−41385（ＪＰ，Ａ) 特開 昭56−137748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04
Claims (1)
- 【請求項１】 ｎ本の信号の入れ替えを行い、ｎ本の出
力信号間の位相関係は問わないビットスライス形時分割
多重化メモリスイッチ回路において、 ｎ個のシリアルデータを選択して各各のｎ個のシリアル
データを出力するｎ個の選択回路と、 前記ｎ個の選択回路からの前記ｎ個のシリアルデータの
各各のｎビットのデータについて時間軸方向のビット入
れ替えを行ってｎ個の時分割多重化データを出力するｎ
個の時分割多重化メモリスイッチと、 前記ｎ個の時分割多重化メモリスイッチからの前記ｎ個
の時分割多重化データを選択して各各ｎ個の時分割多重
化データを出力するｎ個の選択回路と、 を備えることを特徴とするビットスライス形時分割多重
化メモリスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33409893A JP2912147B2 (ja) | 1993-12-28 | 1993-12-28 | ビットスライス形時分割多重化メモリスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33409893A JP2912147B2 (ja) | 1993-12-28 | 1993-12-28 | ビットスライス形時分割多重化メモリスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07203569A JPH07203569A (ja) | 1995-08-04 |
| JP2912147B2 true JP2912147B2 (ja) | 1999-06-28 |
Family
ID=18273508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33409893A Expired - Lifetime JP2912147B2 (ja) | 1993-12-28 | 1993-12-28 | ビットスライス形時分割多重化メモリスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912147B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5233569B2 (ja) * | 2008-10-15 | 2013-07-10 | 富士通株式会社 | クロスコネクト方法及びクロスコネクト装置 |
-
1993
- 1993-12-28 JP JP33409893A patent/JP2912147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07203569A (ja) | 1995-08-04 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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