JP2531483B2 - 時分割多重化スイッチ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は時分割多重化スイッチ回
路に関し、特に各々が複数ビットからなり互いにビット
同士の位相同期が維持された複数本の信号を入力とし、
これ等位相同期関係を維持しつつこれ等入力信号のうち
所定の少なくとも１組を互いに入替えて出力するビット
スライス形の時分割多重化メモリスイッチ回路に関する
ものである。

【０００２】

【従来の技術】従来のこの種のビットスライス形の時分
割多重化メモリスイッチ回路の構成を図８に示す。ｎ個
の入力端子１・１〜１ｎ（ｎは２以上の整数）の各々に
は、図９に示す如く、ｎビットからなるｎ本の信号が夫
々対応して供給される。これ等ｎ本の信号はビット同士
の位相同期が互いに確立されているものとする。

【０００３】これ等ｎ本の入力信号に夫々対応してｎ個
の直並列分離回路８・１〜８・ｎが設けられており、ｉ
番目（ｉは１〜ｎの整数）の直並列分離回路８・ｉに
は、ｉ番目の入力端子１・ｉの入力信号が印加される。
また、ｎ個の並直列多重化回路９・１〜９・ｎが設けら
れており、各並直列多重化回路は直並列分離回路８・１
〜８・ｎのｎ本の出力全てを入力とする。

【０００４】これ等直並列分離回路８・１〜８・ｎと並
直列多重化回路９・１〜９・ｎとの組合せにより、図１
０に示す様に，ｎ本の入力信号は時間軸方向（ｔ）のｎ
ビットに並び替えられることになる。

【０００５】これ等ｎ個の並直列多重化回路９・１〜９
・ｎに夫々対応して時分割多重化メモリスイッチ（以下
単にＴＳＷと称す）４・１〜４・ｎが設けられており、
対応直並列多重化回路の出力を入力とし、その出力に
は、図１１に示す如く、互いに入替えられるべき１組の
入力信号の時間軸方向のビット同士が入替えられて導出
されることになる。

【０００６】このＴＳＷの機能はＲＡＭ（ランダムアク
セスメモリ）にｎビット（１フレーム）分のデータを書
き込んでしかる後に所望の順序で（入替えるべき条件に
従って）読出すことにより行われる。

【０００７】これ等ＴＳＷ４・１〜４・ｎに夫々対応し
て直並列分離回路１０・１〜１０・ｎが設けられてお
り、対応ＴＳＷの出力を入力としている。これ等直並列
分離回路１０・１〜１０・ｎのｎ本の出力全てを入力と
するｎ個の並直列多重化回路１１・１〜１１・ｎが設け
られおり、これ等直並列分離回路１０・１〜１０・ｎと
並直列多重化回路１１・１〜１１・ｎとの組合せによ
り、図１０に示す如く、ｎ本の信号を時間軸方向のｎビ
ットに並び替え、対応するｎ個の出力端子７・１〜７・
ｎへ夫々導出するようになっている。

【０００８】こうすることにより、ｎ本の入力信号のう
ち第１番目と第２番目とを互いに入替えることが可能と
なる。尚、この入替え態様は、ＴＳＷ４・１〜４・ｎに
おいてその読出し時に読出すべきビットを入替える方法
を適宜変更して選定することにより種々変形可能となる
ことは明らかである。

【０００９】

【発明が解決しようとする課題】従来のこの様なビット
スライス形の時分割多重化メモリスイッチ回路では、Ｔ
ＳＷの入出力段に、直並列分離回路及び並直列多重化回
路の組合せを用いているので、回路規模が大きくなると
いう欠点がある。

【００１０】そこで、本発明はこの様な従来のものの欠
点を解決すべくなされたものであって、その目的とする
ところは、回路構成を簡素化して全体の回路規模を小さ
くすることができる時分割多重化スイッチ回路を提供す
ることにある。

【００１１】

【課題を解決するための手段】本発明によれば、各々が
第１〜第ｎのｎビット（ｎは２以上の整数）からなり互
いにビット同士の位相同期が維持された第１〜第ｎのｎ
本の入力ディジタル信号を入力とし、これ等の入力ディ
ジタル信号のビット位相同期関係を維持しつつ前記第１
〜第ｎの入力ディジタル信号のうち第ａと第ｂ（ａは１
〜ｎまでの任意の１つの整数、ｂは１〜ｎまでのａを除
く任意の整数）との１組のディジタル信号同士を互いに
入替えて出力する時分割多重化スイッチ回路であって、
前記第１〜第ｎの入力ディジタル信号に夫々対応して設
けられ対応する第ｉの（ｉは１〜ｎの整数）の入力ディ
ジタル信号に対して（ｉ−１）ビット相当の時間遅延を
与える第１〜第ｎのｎ個の遅延手段と、 各々が前記遅延
手段のｎ本の出力全てを入力として前記入力ディジタル
信号の各第ｉ（この第ｉは後記第１〜第ｎの選択手段の
第１〜第ｎの各々を示す）のビットのみを夫々選択的に
導出する第１〜第ｎのｎ個の選択手段と、 前記第１〜第
ｎの選択手段に夫々対応して設けられ対応選択手段の選
択出力を入力とし、前記第ａのビット目の情報と前記第
ｂのビット目の情報とを互いに入替えて出力する第１〜
第ｎのｎ個の時分割スイッチと、 各々が前記時分割スイ
ッチのｎ本の出力全てを入力として前記入力ディジタル
信号の各第ｉのビット（この第ｉは後記第１〜第ｎのセ
レクタの第１〜第ｎの各々を示す）のみを夫々選択的に
導出する第１〜第ｎのｎ個のセレクタと、 前記第１〜第
ｎのセレクタに夫々対応して設けられ第ｉのセレクタの
出力に対して（ｎ−ｉ）ビット相当の時間遅延を与える
第１〜第ｎのｎ個のディレー手段と、を含み、このｎ個
のディレー手段の出力をｎ本の出力ディジタル信号とす
るようにしたことを特徴とする時分割多重化スイッチ回
路が得られる。

【００１２】

【実施例】以下図面を用いて本発明の実施例を説明す
る。

【００１３】図１は本発明の実施例のブロック図であ
り、図８と同等部分は同一符号により示している。ｎ個
の入力端子１・１〜１・ｎの各々には、図２に示す如
く、ｎビットからなるｎ本の信号が夫々対応して供給さ
れる。これ等ｎ本の信号はビット同士の位相同期が互い
に確立されている。

【００１４】これ等ｎ本の入力信号に夫々対応してｎ個
の遅延回路２・１〜２・ｎが設けられており、ｉ番目の
遅延回路２・ｉはｉ番目の入力端子１・ｉの入力信号を
入力として（ｉ−１）ビット相当の時間遅延を与える。
図３に各遅延回路２・１〜２・ｎの出力のタイムチャー
トを示している。

【００１５】また、ｎ個のセレクタ３・１〜３・ｎが設
けられており、各セレクタは遅延回路２・１〜２・ｎの
ｎ本の出力全てを入力としてこれ等入力信号を選択して
出力する。その選択の方法としては、図４に示すセレク
タ３・１〜３・ｎの各出力が得られる様な方法である。

【００１６】すなわち、ｉ番目のセレクタ３・ｉはｎ本
の入力信号（１・１〜１・ｎ）のｉ番目のビットのみを
順次選択的に導出するものであり、例えば、第１番目の
セレクタ３・１はｎ本の入力信号の１番目のビット（Ｔ
１−１〜Ｔ１−ｎ）のみを、この順に順次導出するよう
になっている。

【００１７】これ等セレクタ３・１〜３・４に夫々対応
してｎ個のＴＳＷ４・１〜４・ｎが設けられており、対
応セレクタの選択出力を入力とし、その出力には、図５
に示す如く、互いに入替えるべき１組の入力信号の時間
軸方向のビット同士を入替えて導出されることになる。
このＴＳＷの機能はＲＡＭにて実現できることは図８の
例と同様である。

【００１８】これ等ＴＳＷ４・１〜４・ｎのｎ本の出力
全てを入力とするｎ個のセレクタ５・１〜５・ｎが設け
られており、各セレクタはｎ本のＴＳＷの全出力信号を
選択して出力する。その選択の方法はセレクタ３・１〜
３・ｎの場合と同様であり、図６に示すセレクタ３・１
〜３・ｎの各出力が得られる。

【００１９】すなわち、ｉ番目のセレクタ５・ｉはｎ本
の入力信号（１・１〜１・ｎ）のうちｉ番目の入力信号
（図２の１・ｉに示す信号）の各ビットのみを順次選択
的に導出するものであり、例えば第３番目のセレクタ５
・３はｎ本の入力信号のうち、３番目の入力信号１・３
のビット（Ｔ１−３，Ｔ２−３，Ｔ３−３，……，Ｔｎ
−３）のみを、この順に順次導出するようになってい
る。

【００２０】尚、１番目と２番目のセレクタ５・１と５
・２とについては、ＴＳＷにより時間軸方向の１ビット
目と２ビット目とが入替えられているために、セレクタ
５・１は２番目，セレクタ５・２は１番目の各入力信号
のビットのみを夫々順次選択することになる。

【００２１】各セレクタ５・１〜５・ｎに夫々対応して
１〜ｎの遅延回路６・１〜６・ｎが設けられており、ｉ
番目の遅延回路６・ｉはｉ番目のセレクタ５・ｉの出力
に対して（ｎ−ｉ）ビット相当の時間遅延を与えるよう
になっている。よって、各遅延回路６・１〜６・ｎの出
力は図７の如きタイムチャートとなり、これ等が対応出
力端子７・１〜７・ｎへ夫々供給されて回路出力信号と
なるのである。

【００２２】こうして、第１番目入力信号と第２番目の
入力信号とが互いに入替わって出力される。尚、本例で
も、どの入力信号の組を入替えるかは自由であり、１組
の入替えのみならず、２組以上の入替えも可能であるこ
とは明らかである。

【００２３】

【発明の効果】以上説明した様に、本発明によれば、遅
延回路とセレクタとの組合せにより時分割多重化メモリ
スイッチ回路を構成しているので、従来の回路に比し回
路規模が縮小可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の入力端子１・１〜１・ｎの各入力信号の
タイムチャートである。

【図３】図１の遅延回路２・１〜２・ｎの各出力信号の
タイムチャートである。

【図４】図１のセレクタ３・１〜３・ｎの各選択出力信
号のタイムチャートである。

【図５】図１のＴＳＷ４・１〜４・ｎの各出力信号のタ
イムチャートである。

【図６】図１のセレクタ５・１〜５・ｎの各選択出力信
号のタイムチャートである。

【図７】図１の遅延回路６・１〜６・ｎの各出力信号の
タイムチャートである。

【図８】従来の時分割多重化スイッチ回路のブロック図
である。

【図９】図８の入力端子１・１〜１・ｎの各入力信号の
タイムチャートである。

【図１０】図８の並直列多重化回路９・１〜９・ｎの各
出力信号のタイムチャートである。

【図１１】図８のＴＳＷ４・１〜４・ｎの各出力信号の
タイムチャートである。

【図１２】図８の並直列多重化回路１１・１〜１１・ｎ
の各出力信号のタイムチャートである。

【符号の説明】

１・１〜１・ｎ 入力端子 ２・１〜２・ｎ 遅延回路 ３・１〜３・ｎ セレクタ ４・１〜４・ｎ ＴＳＷ（時分割多重化メモリスイッ
チ） ５・１〜５・ｎ セレクタ ６・１〜６・ｎ 遅延回路 ７・１〜７・ｎ 出力端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 各々が第１〜第ｎのｎビット（ｎは２以
   上の整数）からなり互いにビット同士の位相同期が維持
   された第１〜第ｎのｎ本の入力ディジタル信号を入力と
   し、これ等の入力ディジタル信号のビット位相同期関係
   を維持しつつ前記第１〜第ｎの入力ディジタル信号のう
   ち第ａと第ｂ（ａは１〜ｎまでの任意の１つの整数、ｂ
   は１〜ｎまでのａを除く任意の整数）との１組のディジ
   タル信号同士を互いに入替えて出力する時分割多重化ス
   イッチ回路であって、 前記第１〜第ｎの入力ディジタル信号に夫々対応して設
   けられ対応する第ｉの（ｉは１〜ｎの整数）の入力ディ
   ジタル信号に対して（ｉ−１）ビット相当の時間遅延を
   与える第１〜第ｎのｎ個の遅延手段と、 各々が前記遅延手段のｎ本の出力全てを入力として前記
   入力ディジタル信号の各第ｉ（この第ｉは後記第１〜第
   ｎの選択手段の第１〜第ｎの各々を示す）のビットのみ
   を夫々選択的に導出する第１〜第ｎのｎ個の選択手段
   と、 前記第１〜第ｎの選択手段に夫々対応して設けられ対応
   選択手段の選択出力を入力とし、前記第ａのビット目の
   情報と前記第ｂのビット目の情報とを互いに入替えて出
   力する第１〜第ｎのｎ個の時分割スイッチと、 各々が前記時分割スイッチのｎ本の出力全てを入力とし
   て前記入力ディジタル信号の各第ｉのビット（この第ｉ
   は後記第１〜第ｎのセレクタの第１〜第ｎの各々を示
   す）のみを夫々選択的に導出する第１〜第ｎのｎ個のセ
   レクタと、 前記第１〜第ｎのセレクタに夫々対応して設けられ第ｉ
   のセレクタの出力に対して（ｎ−ｉ）ビット相当の時間
   遅延を与える第１〜第ｎのｎ個のディレー手段と、 を含み、このｎ個のディレー手段の出力をｎ本の出力デ
   ィジタル信号とするようにしたことを特徴とする時分割
   多重化スイッチ回路。