JP2793728B2 - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は，シリアル／パラレル
（Ｓ／Ｐ）変換回路に関し，特に，時分割多重データハ
イウェイによるデータ伝送におけるＳ／Ｐ変換回路に関
する。
（Ｓ／Ｐ）変換回路に関し，特に，時分割多重データハ
イウェイによるデータ伝送におけるＳ／Ｐ変換回路に関
する。
【０００２】時分割多重データハイウェイのための時分
割スイッチは，概略，多重分離回路，時間スイッチ，空
間スイッチで構成される。この多重分離回路としてのＳ
／Ｐ変換回路が用いられる。
割スイッチは，概略，多重分離回路，時間スイッチ，空
間スイッチで構成される。この多重分離回路としてのＳ
／Ｐ変換回路が用いられる。
【０００３】
【従来の技術】時分割多重データハイウェイを用いたデ
ータ伝送においては，例えば，信号を多重化してハイウ
ェイに乗せたり，ハイウェイ上の多重化されたデータを
分離して個別の信号を得たりするために，パラレルデー
タをシリアルデータに変換（Ｐ→Ｓ変換）したり，シリ
アルデータをパラレルデータに変換（Ｓ→Ｐ変換）した
りする。このために，Ｐ→Ｓ変換回路やＳ→Ｐ変換回路
（総称してＳ／Ｐ変換回路という）が用いられる。
ータ伝送においては，例えば，信号を多重化してハイウ
ェイに乗せたり，ハイウェイ上の多重化されたデータを
分離して個別の信号を得たりするために，パラレルデー
タをシリアルデータに変換（Ｐ→Ｓ変換）したり，シリ
アルデータをパラレルデータに変換（Ｓ→Ｐ変換）した
りする。このために，Ｐ→Ｓ変換回路やＳ→Ｐ変換回路
（総称してＳ／Ｐ変換回路という）が用いられる。
【０００４】このＳ／Ｐ変換回路では，シリアルデータ
とパラレルデータのデータ転送量を同一にするために，
転送速度を同一に設定している。このため，パラレルデ
ータが，１ワードがｎビットのデータｎ個（チャネル）
からなる（ｎＢＩＴ×ｎＣＨ）場合，シリアルデータ
は，ｎビットのデータをｎ多重（ハイウェイ）した構成
とする必要がある（ｎＢＩＴ×ｎＨＷ）。そして，この
ようなデータの基本変換サイクル（１ワードのデータの
Ｓ／Ｐ変換の所要時間）におけるハイウェイ構成は，ｎ
ＢＩＴ×ｎＣＨ及びｎＢＩＴ×ｎＨＷという関係から判
るように，正則ビット収容である必要がある。なお，ｎ
は，ｎ≧２の整数である。
とパラレルデータのデータ転送量を同一にするために，
転送速度を同一に設定している。このため，パラレルデ
ータが，１ワードがｎビットのデータｎ個（チャネル）
からなる（ｎＢＩＴ×ｎＣＨ）場合，シリアルデータ
は，ｎビットのデータをｎ多重（ハイウェイ）した構成
とする必要がある（ｎＢＩＴ×ｎＨＷ）。そして，この
ようなデータの基本変換サイクル（１ワードのデータの
Ｓ／Ｐ変換の所要時間）におけるハイウェイ構成は，ｎ
ＢＩＴ×ｎＣＨ及びｎＢＩＴ×ｎＨＷという関係から判
るように，正則ビット収容である必要がある。なお，ｎ
は，ｎ≧２の整数である。
【０００５】
【発明が解決しようとする課題】前述の従来技術によれ
ば，どのハイウェイにおいても正則ビット収容という原
則を守る必要があるため，ハイウェイの構成条件に大き
な制約があるという問題があった。
ば，どのハイウェイにおいても正則ビット収容という原
則を守る必要があるため，ハイウェイの構成条件に大き
な制約があるという問題があった。
【０００６】また，Ｓ／Ｐ変換回路を一旦ＬＳＩ化等し
てしまうと，ｎの値は固定となるため，周辺回路の高速
化等に応じたハイウェイの構成の変更ができにくいとい
う問題があった。例えば，パラレルデータｎＢＩＴ×ｎ
ＣＨ及びシリアルデータｎＢＩＴ×ｎＨＷを，パラレル
データｍＢＩＴ×ｍＣＨ及びシリアルデータｍＢＩＴ×
ｍＨＷ（ｍはｍ＞ｎの整数）に変更して，より多重化を
図ることもできない。変更しようとすれば，Ｓ／Ｐ変換
回路自体を作り直さなければならず，その汎用性が低か
った。
てしまうと，ｎの値は固定となるため，周辺回路の高速
化等に応じたハイウェイの構成の変更ができにくいとい
う問題があった。例えば，パラレルデータｎＢＩＴ×ｎ
ＣＨ及びシリアルデータｎＢＩＴ×ｎＨＷを，パラレル
データｍＢＩＴ×ｍＣＨ及びシリアルデータｍＢＩＴ×
ｍＨＷ（ｍはｍ＞ｎの整数）に変更して，より多重化を
図ることもできない。変更しようとすれば，Ｓ／Ｐ変換
回路自体を作り直さなければならず，その汎用性が低か
った。
【０００７】本発明は，時分割多重データハイウェイの
構成の自由度を向上させることができるＳ／Ｐ変換回路
を提供することを目的とする。
構成の自由度を向上させることができるＳ／Ｐ変換回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は，本発明の原理構
成図であり，本発明によるＳ／Ｐ変換回路を示す。図１
において，Ｓ→Ｐ変換用シフトレジスタ１は，複数（ｋ
個，ｋはｋ≧２の整数）設けられ，各々に入力されるシ
リアル信号をパラレル信号に変換する。Ｓ→Ｐ変換用フ
リップフロップ回路２は，シフトレジスタ１に対応して
設けられ，対応するシフトレジスタ１からのパラレル信
号を取込んで出力する。多重回路３は，フリップフロッ
プ（Ｆ／Ｆ）回路２からのパラレル信号を順次取込んで
出力する。Ｓ→Ｐ変換タイミング回路６は，シフトレジ
スタ１，Ｆ／Ｆ回路２及び多重回路３を制御してＳ→Ｐ
変換を行なわせ，このための多重度設定値とシリアル信
号用フレームパルス及びクロックとを，外部から供給さ
れる。
成図であり，本発明によるＳ／Ｐ変換回路を示す。図１
において，Ｓ→Ｐ変換用シフトレジスタ１は，複数（ｋ
個，ｋはｋ≧２の整数）設けられ，各々に入力されるシ
リアル信号をパラレル信号に変換する。Ｓ→Ｐ変換用フ
リップフロップ回路２は，シフトレジスタ１に対応して
設けられ，対応するシフトレジスタ１からのパラレル信
号を取込んで出力する。多重回路３は，フリップフロッ
プ（Ｆ／Ｆ）回路２からのパラレル信号を順次取込んで
出力する。Ｓ→Ｐ変換タイミング回路６は，シフトレジ
スタ１，Ｆ／Ｆ回路２及び多重回路３を制御してＳ→Ｐ
変換を行なわせ，このための多重度設定値とシリアル信
号用フレームパルス及びクロックとを，外部から供給さ
れる。
【０００９】一方，Ｐ→Ｓ変換用フリップフロップ回路
４は，順次入力される複数のパラレル信号を順次取込ん
で，複数のＰ→Ｓ変換用シフトレジスタ５のうち所定の
ものに順次出力する。シフトレジスタ５は，複数（ｋ
個）設けられ，Ｆ／Ｆ回路４からのパラレル信号をシリ
アル信号に変換する。Ｐ→Ｓ変換タイミング回路７は，
Ｆ／Ｆ回路４及びシフトレジスタ５を制御してＰ→Ｓ変
換を行なわせ，このための多重度設定値とパラレル信号
用フレームパルス及びクロックとを，外部から供給され
る。
４は，順次入力される複数のパラレル信号を順次取込ん
で，複数のＰ→Ｓ変換用シフトレジスタ５のうち所定の
ものに順次出力する。シフトレジスタ５は，複数（ｋ
個）設けられ，Ｆ／Ｆ回路４からのパラレル信号をシリ
アル信号に変換する。Ｐ→Ｓ変換タイミング回路７は，
Ｆ／Ｆ回路４及びシフトレジスタ５を制御してＰ→Ｓ変
換を行なわせ，このための多重度設定値とパラレル信号
用フレームパルス及びクロックとを，外部から供給され
る。
【００１０】
【作用】多重度設定値は，シフトレジスタ１及び５の数
ｋをその最大値とする任意の整数とされる。いま，多重
度設定値がｍ（ｍ＜ｋ）であるとし，また，データ長
（１ワード）はｎＢＩＴであるとして説明する。
ｋをその最大値とする任意の整数とされる。いま，多重
度設定値がｍ（ｍ＜ｋ）であるとし，また，データ長
（１ワード）はｎＢＩＴであるとして説明する。
【００１１】Ｓ→Ｐ変換タイミング回路６は，多重度設
定値ｍを受けて形成した信号により，ｋ個のＦ／Ｆ回路
２に所定の動作をさせる。即ち，各々がｎＢＩＴのシリ
アルデータがｍ本のハイウェイを使用して送られてくる
（ｎＢＩＴ×ｍＨＷ）と，シフトレジスタ１は，このデ
ータを各々がｎＢＩＴのパラレルデータｍ個に変換す
る。そして，Ｆ／Ｆ回路２を介して，多重回路３からｎ
ＢＩＴのパラレルデータを順次ｍ個出力する（ｎＢＩＴ
×ｍＣＨ）。Ｓ→Ｐ変換タイミング回路６は，多重度ｍ
に応じて，シリアル信号用及びパラレル信号用フレーム
パルス及びクロックに基づいて，必要なタイミング信号
を形成する。
定値ｍを受けて形成した信号により，ｋ個のＦ／Ｆ回路
２に所定の動作をさせる。即ち，各々がｎＢＩＴのシリ
アルデータがｍ本のハイウェイを使用して送られてくる
（ｎＢＩＴ×ｍＨＷ）と，シフトレジスタ１は，このデ
ータを各々がｎＢＩＴのパラレルデータｍ個に変換す
る。そして，Ｆ／Ｆ回路２を介して，多重回路３からｎ
ＢＩＴのパラレルデータを順次ｍ個出力する（ｎＢＩＴ
×ｍＣＨ）。Ｓ→Ｐ変換タイミング回路６は，多重度ｍ
に応じて，シリアル信号用及びパラレル信号用フレーム
パルス及びクロックに基づいて，必要なタイミング信号
を形成する。
【００１２】一方，Ｐ→Ｓ変換タイミング回路７は，多
重度設定値ｍを受けて形成した信号により，ｋ個のＦ／
Ｆ回路４に所定の動作をさせる。各々がｎビットのパラ
レルデータが順次ｍ個送られてくる（ｎＢＩＴ×ｍＣ
Ｈ）と，Ｆ／Ｆ回路４を介して，シフトレジスタ５は，
このデータを各々がｎＢＩＴのシリアルデータｍ本に変
換して（ｎＢＩＴ×ｍＨＷ），ｍ本のハイウェイへ送出
する。Ｐ→Ｓ変換タイミング回路７は，多重度ｍに応じ
て，パラレル信号用及びシリアル信号用フレームパルス
及びクロックに基づいて，必要なタイミング信号を形成
する。
重度設定値ｍを受けて形成した信号により，ｋ個のＦ／
Ｆ回路４に所定の動作をさせる。各々がｎビットのパラ
レルデータが順次ｍ個送られてくる（ｎＢＩＴ×ｍＣ
Ｈ）と，Ｆ／Ｆ回路４を介して，シフトレジスタ５は，
このデータを各々がｎＢＩＴのシリアルデータｍ本に変
換して（ｎＢＩＴ×ｍＨＷ），ｍ本のハイウェイへ送出
する。Ｐ→Ｓ変換タイミング回路７は，多重度ｍに応じ
て，パラレル信号用及びシリアル信号用フレームパルス
及びクロックに基づいて，必要なタイミング信号を形成
する。
【００１３】以上によれば，非正則ビット収容の変換が
可能となるので，正則ビット収容のためにハイウェイ構
成が受けていた制約が無くなる。また，Ｓ／Ｐ変換回路
をＬＳＩ化した場合であっても，ｍの値は（ｋを限度と
して）可変であるので，ハイウェイの構成を多重度の設
定により容易に変更でき，その汎用性を高くすることが
できる。
可能となるので，正則ビット収容のためにハイウェイ構
成が受けていた制約が無くなる。また，Ｓ／Ｐ変換回路
をＬＳＩ化した場合であっても，ｍの値は（ｋを限度と
して）可変であるので，ハイウェイの構成を多重度の設
定により容易に変更でき，その汎用性を高くすることが
できる。
【００１４】
【実施例】図２乃至図４は，図１と共に，第１実施例に
ついて示す。特に，図２は，図１のＳ／Ｐ変換回路のＳ
→Ｐ変換回路部分を，図３は，Ｐ→Ｓ変換回路部分を示
す。また，図４は，非正則ビット収容（パラレルデータ
６ＢＩＴ×４ＣＨ，シリアルデータ６ＢＩＴ×４ＨＷ）
のＳ／Ｐ変換の例を示す。
ついて示す。特に，図２は，図１のＳ／Ｐ変換回路のＳ
→Ｐ変換回路部分を，図３は，Ｐ→Ｓ変換回路部分を示
す。また，図４は，非正則ビット収容（パラレルデータ
６ＢＩＴ×４ＣＨ，シリアルデータ６ＢＩＴ×４ＨＷ）
のＳ／Ｐ変換の例を示す。
【００１５】図２において，Ｓ→Ｐ変換タイミング回路
６は，ＳＨＷ（シリアルデータハイウェイ）制御カウン
タ６ａと，ＰＨＷ（パラレルデータハイウェイ）制御用
カウンタ６ｂ及び６ｃとからなる。カウンタ６ａは，シ
リアル信号用のＳＨＷクロック及びＳＨＷフレームパル
スとを受けて，所定の出力をＣＯ端子から出力する。こ
の出力は，ＳＨＷ上のシリアルデータのフレーム（１ワ
ードがｎＢＩＴとするとｎＢＩＴ）毎に出力され，フレ
ームを区別する。なお，ＳＨＷフレームパルスは，出力
ＣＯとの論理和の形で供給される。
６は，ＳＨＷ（シリアルデータハイウェイ）制御カウン
タ６ａと，ＰＨＷ（パラレルデータハイウェイ）制御用
カウンタ６ｂ及び６ｃとからなる。カウンタ６ａは，シ
リアル信号用のＳＨＷクロック及びＳＨＷフレームパル
スとを受けて，所定の出力をＣＯ端子から出力する。こ
の出力は，ＳＨＷ上のシリアルデータのフレーム（１ワ
ードがｎＢＩＴとするとｎＢＩＴ）毎に出力され，フレ
ームを区別する。なお，ＳＨＷフレームパルスは，出力
ＣＯとの論理和の形で供給される。
【００１６】カウンタ６ｂは，パラレル信号用のＰＨＷ
クロック及びＰＨＷフレームパルスと多重度設定値ｍと
を受けて，所定の出力をＣＯ端子から出力する。この出
力は，多重回路３からのパラレルデータの出力タイミン
グ毎に（ＰＨＷクロックに同期して）出力され，パラレ
ルデータ（の数，即ちＣＨ）を区別する。また，この出
力は，１フレーム内でｍ個だけ出力される。多重度ｍ
は，１≦ｍ≦ｋの整数とされ，ｊビットの信号で表され
外部から供給される。
クロック及びＰＨＷフレームパルスと多重度設定値ｍと
を受けて，所定の出力をＣＯ端子から出力する。この出
力は，多重回路３からのパラレルデータの出力タイミン
グ毎に（ＰＨＷクロックに同期して）出力され，パラレ
ルデータ（の数，即ちＣＨ）を区別する。また，この出
力は，１フレーム内でｍ個だけ出力される。多重度ｍ
は，１≦ｍ≦ｋの整数とされ，ｊビットの信号で表され
外部から供給される。
【００１７】カウンタ６ｃは，ＰＨＷクロックとカウン
タ６ｂの出力とを受けて，所定の出力信号をＱ端子から
出力する。この出力信号は，数値ｋを表すことができる
ｉビットの信号で表され，ＰＨＷクロックに同期して１
からｋまでの数値をこの順に出力するが，その最大値
は，カウンタ６ｂの出力により，ｍに制限される。
タ６ｂの出力とを受けて，所定の出力信号をＱ端子から
出力する。この出力信号は，数値ｋを表すことができる
ｉビットの信号で表され，ＰＨＷクロックに同期して１
からｋまでの数値をこの順に出力するが，その最大値
は，カウンタ６ｂの出力により，ｍに制限される。
【００１８】図２において，ｋ個のシフトレジスタ１−
１乃至１−ｋが設けられ，その各々のＤｉ端子には対応
するＳＨＷであるＨＷ＃１乃至ＨＷ＃ｋが接続され，そ
の各々のＣＫ端子には共通のＳＨＷクロックが供給され
る。例えば，シフトレジスタ１−１はハイウェイＨＷ＃
１上のｎＢＩＴのシリアルデータを，ＳＨＷクロックに
同期して順次取込んで保持すると共に，Ｑ端子からｎＢ
ＩＴのパラレルデータとして出力する。
１乃至１−ｋが設けられ，その各々のＤｉ端子には対応
するＳＨＷであるＨＷ＃１乃至ＨＷ＃ｋが接続され，そ
の各々のＣＫ端子には共通のＳＨＷクロックが供給され
る。例えば，シフトレジスタ１−１はハイウェイＨＷ＃
１上のｎＢＩＴのシリアルデータを，ＳＨＷクロックに
同期して順次取込んで保持すると共に，Ｑ端子からｎＢ
ＩＴのパラレルデータとして出力する。
【００１９】Ｆ／Ｆ回路２は，ＳＨＷ用バッファレジス
タ２ａと，ＰＨＷ用バッファレジスタ２ｂとからなる。
バッファレジスタ２ａ及び２ｂは，シフトレジスタ１−
１乃至１−ｋの各々に対応して設けられる。例えばシフ
トレジスタ１−１に対応するものをバッファレジスタ２
ａ−１，２ｂ−１と表す。バッファレジスタ２ａ−１
は，カウンタ６ａの出力に同期して，対応するシフトレ
ジスタ１−１の出力を取込んで保持されると共に，バッ
ファレジスタ２ｂ−１に出力する。即ち，ＳＨＷである
ＨＷ＃１上のｎビットのシリアルデータがパラレルデー
タに変換されたタイミングで，バッファレジスタ２ａ−
１に保持される。
タ２ａと，ＰＨＷ用バッファレジスタ２ｂとからなる。
バッファレジスタ２ａ及び２ｂは，シフトレジスタ１−
１乃至１−ｋの各々に対応して設けられる。例えばシフ
トレジスタ１−１に対応するものをバッファレジスタ２
ａ−１，２ｂ−１と表す。バッファレジスタ２ａ−１
は，カウンタ６ａの出力に同期して，対応するシフトレ
ジスタ１−１の出力を取込んで保持されると共に，バッ
ファレジスタ２ｂ−１に出力する。即ち，ＳＨＷである
ＨＷ＃１上のｎビットのシリアルデータがパラレルデー
タに変換されたタイミングで，バッファレジスタ２ａ−
１に保持される。
【００２０】バッファレジスタ２ｂ−１は，カウンタ６
ｂの出力に同期して，対応するバッファレジスタ２ａ−
１のｎビットのパラレル出力を取込んで保持すると共
に，このｎビットのパラレルデータをＱ1 端子乃至Ｑn
端子から多重回路３へ出力する。
ｂの出力に同期して，対応するバッファレジスタ２ａ−
１のｎビットのパラレル出力を取込んで保持すると共
に，このｎビットのパラレルデータをＱ1 端子乃至Ｑn
端子から多重回路３へ出力する。
【００２１】多重回路（マルチプレクサ）３は，ｎビッ
トのパラレルデータを例えばＰＨＷ上へ送出するため
に，ｎ個の単位回路（以下，この単位回路も多重回路と
いう）３−１乃至３−ｎからなる。例えば，多重回路３
−１は，ｋ個のバッファレジスタ２ｂ−１乃至２ｂ−ｋ
の各々のＱ1 端子の出力を受け，その１つを選択して出
力する。この出力は，ｎビットのパラレルデータの第１
ビットｂｉｔ＃１とされる。多重回路３−１乃至３−ｎ
には，前記選択のための切換え信号として，カウンタ６
ｃの出力信号が共通に供給される。従って，多重回路３
−１は，バッファレジスタ２ｂ−１乃至２ｂ−ｋの各々
のＱ1 端子の出力を，この順にｍ個まで出力する。換言
すれば，多重回路３−１乃至３−ｎは，バッファレジス
タ２ｂ−１から２ｂ−ｍまでの各々のｎビットのパラレ
ルデータを，この順に出力する。即ち，ｎビットのパラ
レルデータがｍ本（ｎＢＩＴ×ｍＣＨ）出力される。
トのパラレルデータを例えばＰＨＷ上へ送出するため
に，ｎ個の単位回路（以下，この単位回路も多重回路と
いう）３−１乃至３−ｎからなる。例えば，多重回路３
−１は，ｋ個のバッファレジスタ２ｂ−１乃至２ｂ−ｋ
の各々のＱ1 端子の出力を受け，その１つを選択して出
力する。この出力は，ｎビットのパラレルデータの第１
ビットｂｉｔ＃１とされる。多重回路３−１乃至３−ｎ
には，前記選択のための切換え信号として，カウンタ６
ｃの出力信号が共通に供給される。従って，多重回路３
−１は，バッファレジスタ２ｂ−１乃至２ｂ−ｋの各々
のＱ1 端子の出力を，この順にｍ個まで出力する。換言
すれば，多重回路３−１乃至３−ｎは，バッファレジス
タ２ｂ−１から２ｂ−ｍまでの各々のｎビットのパラレ
ルデータを，この順に出力する。即ち，ｎビットのパラ
レルデータがｍ本（ｎＢＩＴ×ｍＣＨ）出力される。
【００２２】図３において，Ｐ→Ｓ変換タイミング回路
７は，ＰＨＷ制御カウンタ７ａ及び７ｂ，ＰＨＷ制御デ
コーダ７ｃ及び，ＳＨＷ制御カウンタ７ｄからなる。カ
ウンタ７ａは，ＰＨＷクロック及びＰＨＷフレームパル
スと多重度設定値ｍとを受けて，所定のクロック出力を
ＣＯ端子から出力する。この出力は，ＰＨＷ上のパラレ
ルデータ（の数，即ち，ＣＨ）毎に出力され，パラレル
データ（のＣＨ）を区別する。また，この出力は，ｍ個
だけ出力される。なお，ＰＨＷフレームパルスは，クロ
ック出力ＣＯとの論理和の形で供給される。
７は，ＰＨＷ制御カウンタ７ａ及び７ｂ，ＰＨＷ制御デ
コーダ７ｃ及び，ＳＨＷ制御カウンタ７ｄからなる。カ
ウンタ７ａは，ＰＨＷクロック及びＰＨＷフレームパル
スと多重度設定値ｍとを受けて，所定のクロック出力を
ＣＯ端子から出力する。この出力は，ＰＨＷ上のパラレ
ルデータ（の数，即ち，ＣＨ）毎に出力され，パラレル
データ（のＣＨ）を区別する。また，この出力は，ｍ個
だけ出力される。なお，ＰＨＷフレームパルスは，クロ
ック出力ＣＯとの論理和の形で供給される。
【００２３】カウンタ７ｂは，ＰＨＷクロックとカウン
タ７ａの出力を受けて，所定の出力をＱ端子から出力す
る。この出力は，数値ｋを表すことのできるｉビットの
信号で表され，ＰＨＷクロックに同期して１からｋまで
の数をこの順に出力するが，その最大値は，カウンタ７
ａの出力により，ｍに制限される。
タ７ａの出力を受けて，所定の出力をＱ端子から出力す
る。この出力は，数値ｋを表すことのできるｉビットの
信号で表され，ＰＨＷクロックに同期して１からｋまで
の数をこの順に出力するが，その最大値は，カウンタ７
ａの出力により，ｍに制限される。
【００２４】デコーダ７ｃは，カウンタ７ｃの出力信号
をデコードして，ｋ個のバッファレジスタ４ａ−１乃至
４ａ−ｋのうちの１つを選択するための選択信号を形成
する。
をデコードして，ｋ個のバッファレジスタ４ａ−１乃至
４ａ−ｋのうちの１つを選択するための選択信号を形成
する。
【００２５】カウンタ７ｄは，ＳＨＷクロック及びＳＨ
Ｗフレームパルスと多重度設定値ｍとを受けて，所定の
出力をＣＯ端子から出力する。この出力は，ＳＨＷ上の
シリアルデータのフレーム毎に出力され，フレームを区
別する。なお，ＳＨＷフレームパルスは，出力ＣＯとの
論理和の形で供給される。
Ｗフレームパルスと多重度設定値ｍとを受けて，所定の
出力をＣＯ端子から出力する。この出力は，ＳＨＷ上の
シリアルデータのフレーム毎に出力され，フレームを区
別する。なお，ＳＨＷフレームパルスは，出力ＣＯとの
論理和の形で供給される。
【００２６】Ｆ／Ｆ回路４は，ＰＨＷ用バッファレジス
タ４ａとＳＨＷ用バッファレジスタ４ｂとからなる。バ
ッファレジスタ４ａ及び４ｂは，シフトレジスタ５−１
乃至５−ｋの各々に対応して設けられる。ｋ個のバッフ
ァレジスタ４ａ−１乃至４ａ−ｋにおいて，その各々の
Ｄ1 乃至Ｄn 端子（ｎ個）にはＰＨＷの対応するライン
ｂｉｔ＃１乃至ｂｉｔ＃ｎが接続され，その各々のＣＫ
端子にはデコーダ７ｃの選択出力が供給される。例え
ば，バッファレジスタ４ａ−１は，デコーダ７ｃの選択
出力に同期してＰＨＷ上のｎビットのパラレルデータを
取込んで保持する。ＰＨＷ上のｍ本のパラレルデータ
は，順に，バッファレジスタ４ａ−１乃至４ａ−ｍに取
込まれる。
タ４ａとＳＨＷ用バッファレジスタ４ｂとからなる。バ
ッファレジスタ４ａ及び４ｂは，シフトレジスタ５−１
乃至５−ｋの各々に対応して設けられる。ｋ個のバッフ
ァレジスタ４ａ−１乃至４ａ−ｋにおいて，その各々の
Ｄ1 乃至Ｄn 端子（ｎ個）にはＰＨＷの対応するライン
ｂｉｔ＃１乃至ｂｉｔ＃ｎが接続され，その各々のＣＫ
端子にはデコーダ７ｃの選択出力が供給される。例え
ば，バッファレジスタ４ａ−１は，デコーダ７ｃの選択
出力に同期してＰＨＷ上のｎビットのパラレルデータを
取込んで保持する。ＰＨＷ上のｍ本のパラレルデータ
は，順に，バッファレジスタ４ａ−１乃至４ａ−ｍに取
込まれる。
【００２７】バッファレジスタ４ｂ−１は，カウンタ７
ｄの出力に同期して，対応するバッファレジスタ４ａ−
１のｎビットのパラレル出力を取込んで保持すると共
に，このｎビットのパラレルデータをＱ端子からシフト
レジスタ５−１へ出力する。
ｄの出力に同期して，対応するバッファレジスタ４ａ−
１のｎビットのパラレル出力を取込んで保持すると共
に，このｎビットのパラレルデータをＱ端子からシフト
レジスタ５−１へ出力する。
【００２８】ｋ個のシフトレジスタ５−１乃至５−ｋに
おいて，各々のＳＯ端子にはＳＨＷであるＨＷ＃１乃至
ＨＷ＃ｋが接続され，また，各々に共通にＳＨＷクロッ
ク及びカウンタ７ｄのクロック出力が供給される。例え
ば，シフトレジスタ５−１は，対応するバッファレジス
タ４ｂ−１のパラレル出力をカウンタ７ｄの出力に同期
して取込んで保持すると共に，ＳＯ端子からＳＨＷクロ
ックに同期してｎビットのシリアルデータに変換して出
力する。
おいて，各々のＳＯ端子にはＳＨＷであるＨＷ＃１乃至
ＨＷ＃ｋが接続され，また，各々に共通にＳＨＷクロッ
ク及びカウンタ７ｄのクロック出力が供給される。例え
ば，シフトレジスタ５−１は，対応するバッファレジス
タ４ｂ−１のパラレル出力をカウンタ７ｄの出力に同期
して取込んで保持すると共に，ＳＯ端子からＳＨＷクロ
ックに同期してｎビットのシリアルデータに変換して出
力する。
【００２９】図４に示す如く，本実施例では，ＰＨＷク
ロック及びＳＨＷクロックの周期も，多重度設定値ｍを
考慮して決定される。即ち，非正則ビット収容を可能と
しつつシリアルデータとパラレルデータの転送量を同一
とするために，ＰＨＷクロックとＳＨＷクロックのクロ
ック幅が異なるものとされる。パラレルデータがｎＢＩ
Ｔ×ｍＣＨである場合，ＰＨＷクロックの周期はτ１／
ｍとされる。一方，シリアルデータがｎＢＩＴ×ｍＨＷ
である場合，ＳＨＷクロックの周期はτ２／ｎとされ
る。ここで，τ１＝τ２であり，これにより，ＰＨＷ側
とＳＨＷ側の同期を可能としている。
ロック及びＳＨＷクロックの周期も，多重度設定値ｍを
考慮して決定される。即ち，非正則ビット収容を可能と
しつつシリアルデータとパラレルデータの転送量を同一
とするために，ＰＨＷクロックとＳＨＷクロックのクロ
ック幅が異なるものとされる。パラレルデータがｎＢＩ
Ｔ×ｍＣＨである場合，ＰＨＷクロックの周期はτ１／
ｍとされる。一方，シリアルデータがｎＢＩＴ×ｍＨＷ
である場合，ＳＨＷクロックの周期はτ２／ｎとされ
る。ここで，τ１＝τ２であり，これにより，ＰＨＷ側
とＳＨＷ側の同期を可能としている。
【００３０】そして図２において，バッファレジスタ２
ａ及び２ｂに，各々，ＳＨＷクロック及びＰＨＷクロッ
クに依存する信号を供給していることで，クロックをＳ
ＨＷクロックからＰＨＷクロックへ乗換えている。同様
に，図３において，Ｆ／Ｆ回路４及びシフトレジスタ５
に，各々，ＰＨＷクロック及びＳＨＷクロックに依存す
る信号を供給し，クロックを乗換えている。
ａ及び２ｂに，各々，ＳＨＷクロック及びＰＨＷクロッ
クに依存する信号を供給していることで，クロックをＳ
ＨＷクロックからＰＨＷクロックへ乗換えている。同様
に，図３において，Ｆ／Ｆ回路４及びシフトレジスタ５
に，各々，ＰＨＷクロック及びＳＨＷクロックに依存す
る信号を供給し，クロックを乗換えている。
【００３１】図５乃至図８は，データ長を可変とした他
の実施例を示す図である。図５は図１に対応するもので
あり，その相違は，図５において，非正則変換の制御変
数として多重度設定値ｍに代えてデータ長設定値ｌが供
給されること，Ｓ→Ｐ変換タイミング回路６にＰＨＷフ
レームパルス及びＰＨＷクロックが供給されないこと，
及びＰ→Ｓ変換タイミング回路７にＳＨＷフレームパル
ス及びＳＨＷクロックが供給されないことである。図５
のＳ／Ｐ変換回路のＳ→Ｐ変換回路部分及びＰ→Ｓ変換
回路部分は，各々，図６及び図８に示される。
の実施例を示す図である。図５は図１に対応するもので
あり，その相違は，図５において，非正則変換の制御変
数として多重度設定値ｍに代えてデータ長設定値ｌが供
給されること，Ｓ→Ｐ変換タイミング回路６にＰＨＷフ
レームパルス及びＰＨＷクロックが供給されないこと，
及びＰ→Ｓ変換タイミング回路７にＳＨＷフレームパル
ス及びＳＨＷクロックが供給されないことである。図５
のＳ／Ｐ変換回路のＳ→Ｐ変換回路部分及びＰ→Ｓ変換
回路部分は，各々，図６及び図８に示される。
【００３２】図６において，Ｓ→Ｐ変換タイミング回路
６は，カウンタ６ｂ及び６ｃからなり，図２のＳ→Ｐ変
換タイミング回路６におけるカウンタ６ａを省略した構
成を有する。そして，Ｆ／Ｆ回路２は，バッファレジス
タ２ｂ−１乃至２ｂ−ｋのみからなり，図２のＦ／Ｆ回
路２におけるバッファレジスタ２ａ−１乃至２ａ−ｋ
（これらはカウンタ６ａのクロック出力を受ける）を省
略した構成を有する。なお，カウンタ６ｂ及び６ｃは，
ＳＨＷクロックを受けるが，ＰＨＷ制御用として用いら
れる。従って，この実施例では，ＳＨＷとＰＨＷとで同
一のクロックが用いられる。
６は，カウンタ６ｂ及び６ｃからなり，図２のＳ→Ｐ変
換タイミング回路６におけるカウンタ６ａを省略した構
成を有する。そして，Ｆ／Ｆ回路２は，バッファレジス
タ２ｂ−１乃至２ｂ−ｋのみからなり，図２のＦ／Ｆ回
路２におけるバッファレジスタ２ａ−１乃至２ａ−ｋ
（これらはカウンタ６ａのクロック出力を受ける）を省
略した構成を有する。なお，カウンタ６ｂ及び６ｃは，
ＳＨＷクロックを受けるが，ＰＨＷ制御用として用いら
れる。従って，この実施例では，ＳＨＷとＰＨＷとで同
一のクロックが用いられる。
【００３３】図６において，例えば，バッファレジスタ
２ｂ−１は，対応するシフトレジスタ１−１が変換し保
持するｌビットのパラレルデータを多重化のためにデー
タ長ｌの回数だけ取込んで出力する。これにより，多重
回路３−１乃至３−ｌから，ＳＨＷクロックに同期し
て，ｌビットのパラレルデータがｍ本出力される（ｌＢ
ＩＴ×ｍＣＨ）。この様子を，図７に示す。
２ｂ−１は，対応するシフトレジスタ１−１が変換し保
持するｌビットのパラレルデータを多重化のためにデー
タ長ｌの回数だけ取込んで出力する。これにより，多重
回路３−１乃至３−ｌから，ＳＨＷクロックに同期し
て，ｌビットのパラレルデータがｍ本出力される（ｌＢ
ＩＴ×ｍＣＨ）。この様子を，図７に示す。
【００３４】図６及び図７から判るように，この実施例
では，シフトレジスタ１，バッファレジスタ２ｂ及び多
重回路３は，各々，ｋ個設けられ，かつ，各々が最大ｋ
個のパラレルデータを取扱うようにされる。従って，最
大ｋ×ｋの正則ビット収容が可能となり，ｋより小さい
範囲でデータ長を可変とすることができる。データ長設
定値ｌは，ｊビットの信号で外部から与えられる。
では，シフトレジスタ１，バッファレジスタ２ｂ及び多
重回路３は，各々，ｋ個設けられ，かつ，各々が最大ｋ
個のパラレルデータを取扱うようにされる。従って，最
大ｋ×ｋの正則ビット収容が可能となり，ｋより小さい
範囲でデータ長を可変とすることができる。データ長設
定値ｌは，ｊビットの信号で外部から与えられる。
【００３５】図８において，Ｐ→Ｓ変換タイミング回路
７は，カウンタ７ａ及び７ｂとデコーダ７ｃとからな
り，図３のＰ→Ｓ変換回路７におけるカウンタ７ｄを省
略した構成を有する。そして，Ｆ／Ｆ回路４は，バッフ
ァレジスタ４ａ−１乃至４ａ−ｋのみからなり，図３の
Ｆ／Ｆ回路４におけるバッファレジスタ４ｂ−１乃至４
ｂ−ｋを省略した構成を有する。なお，シフトレジスタ
５−１乃至５−ｋは，ＰＨＷクロックを受けるが，シリ
アルデータを出力する。
７は，カウンタ７ａ及び７ｂとデコーダ７ｃとからな
り，図３のＰ→Ｓ変換回路７におけるカウンタ７ｄを省
略した構成を有する。そして，Ｆ／Ｆ回路４は，バッフ
ァレジスタ４ａ−１乃至４ａ−ｋのみからなり，図３の
Ｆ／Ｆ回路４におけるバッファレジスタ４ｂ−１乃至４
ｂ−ｋを省略した構成を有する。なお，シフトレジスタ
５−１乃至５−ｋは，ＰＨＷクロックを受けるが，シリ
アルデータを出力する。
【００３６】図８において，バッファレジスタ４ａ−１
乃至４ａ−ｌは，各々，デコーダ７ｃの選択出力に同期
して，ｌビットのパラレルデータを保持し出力する。そ
して，シフトレジスタ５−１乃至５−ｌは，デコーダ７
ｃの最後の選択出力に同期してバッファレジスタ４ａ−
１乃至４ａ−ｋの出力を取込み，ＰＨＷクロックに同期
してｌビットのデータ長のシリアルデータとして出力す
る。
乃至４ａ−ｌは，各々，デコーダ７ｃの選択出力に同期
して，ｌビットのパラレルデータを保持し出力する。そ
して，シフトレジスタ５−１乃至５−ｌは，デコーダ７
ｃの最後の選択出力に同期してバッファレジスタ４ａ−
１乃至４ａ−ｋの出力を取込み，ＰＨＷクロックに同期
してｌビットのデータ長のシリアルデータとして出力す
る。
【００３７】
【発明の効果】以上説明したように，本発明によれば，
時分割多重データハイウェイによるデータ伝送における
シリアル／パラレル変換回路において，非正則ビット収
容のための制御変数として多重度設定値又はデータ長設
定値を外部より入力することにより，データの多重度又
はデータ長を容易に変更できるので，ハイウェイを自由
に構成でき，また，汎用性の高いシリアル／パラレル変
換回路を得ることができ，ハイウェイの構成の変更に容
易に対応できる。
時分割多重データハイウェイによるデータ伝送における
シリアル／パラレル変換回路において，非正則ビット収
容のための制御変数として多重度設定値又はデータ長設
定値を外部より入力することにより，データの多重度又
はデータ長を容易に変更できるので，ハイウェイを自由
に構成でき，また，汎用性の高いシリアル／パラレル変
換回路を得ることができ，ハイウェイの構成の変更に容
易に対応できる。
【図１】本発明の原理構成図である。
【図２】Ｓ→Ｐ変換説明図である。
【図３】Ｐ→Ｓ変換説明図である。
【図４】非正則変換説明図である。
【図５】他の実施例構成図である。
【図６】他のＳ→Ｐ変換説明図である。
【図７】他のＳ→Ｐ変換の状態を示す図である。
【図８】他のＰ→Ｓ変換説明図である。
１ Ｓ→Ｐ変換用シフトレジスタ ２ Ｓ→Ｐ変換用フリップフロップ回路 ２ａ ＳＨＷ用バッファレジスタ ２ｂ ＰＨＷ用バッファレジスタ ３ 多重回路 ４ Ｐ→Ｓ変換用フリップフロップ回路 ４ａ ＰＨＷ用バッファレジスタ ４ｂ ＳＨＷ用バッファレジスタ ５ Ｐ→Ｓ変換用シフトレジスタ ６ Ｓ→Ｐ変換タイミング回路 ６ａ ＳＨＷ制御カウンタ ６ｂ ＰＨＷ制御カウンタ ６ｃ ＰＨＷ制御カウンタ ７ Ｐ→Ｓ変換タイミング回路 ７ａ ＰＨＷ制御カウンタ ７ｂ ＰＨＷ制御カウンタ ７ｃ ＰＨＷ制御デコーダ ７ｄ ＳＨＷ制御カウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−27623（ＪＰ，Ａ) 特開 平４−360425（ＪＰ，Ａ) 特開 昭58−170117（ＪＰ，Ａ) 特開 昭62−128215（ＪＰ，Ａ) 特開 昭57−186830（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00
Claims (3)
- 【請求項１】 各々に入力されるシリアル信号をパラレ
ル信号に変換する複数のＳ→Ｐ変換用シフトレジスタ
（１）と， 前記Ｓ→Ｐ変換用シフトレジスタ（１）の各々に対応し
て設けられ，当該対応するＳ→Ｐ変換用シフトレジスタ
（１）からのパラレル信号を取込んで出力するＳ→Ｐ変
換用フリップフロップ回路（２）と， 前記Ｓ→Ｐ変換用フリップフロップ回路（２）からのパ
ラレル信号を順次取込んで出力する多重回路（３）と， 外部から供給された多重度設定値又はデータ長設定値に
もとづいて，前記複数のＳ→Ｐ変換用フリップフロップ
回路（２）を動作させると共に前記Ｓ→Ｐ変換用シフト
レジスタ（１），Ｓ→Ｐ変換用フリップフロップ回路
（２）及び多重回路（３）を制御してＳ→Ｐ変換を行な
わせる出力信号を発生するＳ→Ｐ変換タイミング回路
（６）とを備えたことを特徴とするシリアル／パラレル
変換回路。 - 【請求項２】 順次入力される複数のパラレル信号を順
次取込んで，複数のＰ→Ｓ変換用シフトレジスタ（５）
のうちの所定のものへ出力するＰ→Ｓ変換用フリップフ
ロップ回路（４）と， 前記Ｐ→Ｓ変換用フリップフロップ回路（４）からのパ
ラレル信号をシリアル信号に変換するＰ→Ｓ変換用シフ
トレジスタ（５）と， 外部から供給された多重度設定値又はデータ長設定値に
もとづいて，前記Ｐ→Ｓ変換用フリップフロップ回路
（４）を動作させると共に前記Ｐ→Ｓ変換用フリップフ
ロップ回路（４）及びＰ→Ｓ変換用シフトレジスタ
（５）を制御してＰ→Ｓ変換を行なわせる出力信号を発
生するＰ→Ｓ変換タイミング回路（７）とを備えたこと
を特徴とするパラレル／シリアル変換回路。 - 【請求項３】 各々に入力されるシリアル信号をパラレ
ル信号に変換する複数のＳ→Ｐ変換用シフトレジスタ
（１）と， 前記Ｓ→Ｐ変換用シフトレジスタ（１）の各々に対応し
て設けられ，当該対応するＳ→Ｐ変換用シフトレジスタ
（１）からのパラレル信号を取込んで出力するＳ→Ｐ変
換用フリップフロップ回路（２）と， 前記Ｓ→Ｐ変換用フリップフロップ回路（２）からのパ
ラレル信号を順次取込んで出力する多重回路（３）と， 外部から多重度設定値又はデータ長設定値を受けて形成
した信号により，前記複数のＳ→Ｐ変換用フリップフロ
ップ回路（２）を動作させると共に，前記Ｓ→Ｐ変換用
シフトレジスタ（１），Ｓ→Ｐ変換用フリップフロップ
回路（２）及び多重回路（３）を制御してＳ→Ｐ変換を
行なわせるＳ→Ｐ変換タイミング回路（６）と， 順次入力される複数のパラレル信号を順次取込んで，複
数のＰ→Ｓ変換用シフトレジスタ（５）のうちの所定の
ものへ出力するＰ→Ｓ変換用フリップフロップ回路
（４）と， 前記Ｐ→Ｓ変換用フリップフロップ回路（４）からのパ
ラレル信号をシリアル信号に変換するＰ→Ｓ変換用シフ
トレジスタ（５）と， 外部から供給された多重度設定値又はデータ長設定値に
もとづいて，前記Ｐ→Ｓ変換用シフトレジスタ（５）を
動作させると共に前記Ｐ→Ｓ変換用フリップフロップ回
路（４）及びＰ→Ｓ変換用シフトレジスタ（５）を制御
してＰ→Ｓ変換を行なわせる出力信号を発生するＰ→Ｓ
変換タイミング回路（７）とを備えたことを特徴とする
シリアル／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247210A JP2793728B2 (ja) | 1991-09-26 | 1991-09-26 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247210A JP2793728B2 (ja) | 1991-09-26 | 1991-09-26 | シリアル／パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590978A JPH0590978A (ja) | 1993-04-09 |
| JP2793728B2 true JP2793728B2 (ja) | 1998-09-03 |
Family
ID=17160086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247210A Expired - Fee Related JP2793728B2 (ja) | 1991-09-26 | 1991-09-26 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793728B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4865002B2 (ja) * | 2009-04-15 | 2012-02-01 | 日本電波工業株式会社 | 水晶センサー及び感知装置 |
| KR101977270B1 (ko) | 2016-02-24 | 2019-05-10 | 주식회사 아모텍 | 가이드 결합형 컨택터 및 이를 구비한 휴대용 전자장치 |
| US10756472B2 (en) | 2016-02-26 | 2020-08-25 | Amotech Co., Ltd. | Functional contactor and portable electronic device comprising same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924464A (en) * | 1989-03-13 | 1990-05-08 | American Telephone And Telegraph Company | Technique for converting either way between a plurality of N synchronized serial bit streams and a parallel TDM format |
-
1991
- 1991-09-26 JP JP3247210A patent/JP2793728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590978A (ja) | 1993-04-09 |
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|---|---|---|---|
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